JP2000081633A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JP2000081633A JP2000081633A JP24990598A JP24990598A JP2000081633A JP 2000081633 A JP2000081633 A JP 2000081633A JP 24990598 A JP24990598 A JP 24990598A JP 24990598 A JP24990598 A JP 24990598A JP 2000081633 A JP2000081633 A JP 2000081633A
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Abstract
(57)【要約】
【課題】 アクテティブマトリックス基板の配線、ある
いは電極端子部の接続信頼性を高める。 【解決手段】 ガラス基板１１上にゲートバス配線１８
とドレインバス配線１９とがマトリクス状に配線し、そ
の各交差位置にそれぞれ薄膜トランジスタ（以降ＴＦＴ
と略す）２３を設する。ＴＦＴ２３は、ゲート電極１２
がゲートバス配線１８に接続され、ドレイン電極１７が
ドレインバス配線１９に接続され、ソース電極１６が画
素電極２２に接続されている。ゲート電極１２とゲート
バス配線１８及びソース、ドレイン電極１６、１７とド
レインバス配線１９とは、上下２層構造となっており、
いずれも上層は、Ｔａを概ね９０％以上含有するＭｏ−
Ｔａ合金膜３３，４３であり、下層は、純Ｍｏ膜３２，
４２である。Ｍｏ−Ｔａ合金膜のＴａ含有率を少なくと
も９０原子％以上とすることにより、腐食耐性が向上
し、積層配線に、純Ｔａ膜と、純Ｍｏ膜との積層構造を
用いたものとほぼ同等となり、製品として十分な接続信
頼性が得られる。
いは電極端子部の接続信頼性を高める。 【解決手段】 ガラス基板１１上にゲートバス配線１８
とドレインバス配線１９とがマトリクス状に配線し、そ
の各交差位置にそれぞれ薄膜トランジスタ（以降ＴＦＴ
と略す）２３を設する。ＴＦＴ２３は、ゲート電極１２
がゲートバス配線１８に接続され、ドレイン電極１７が
ドレインバス配線１９に接続され、ソース電極１６が画
素電極２２に接続されている。ゲート電極１２とゲート
バス配線１８及びソース、ドレイン電極１６、１７とド
レインバス配線１９とは、上下２層構造となっており、
いずれも上層は、Ｔａを概ね９０％以上含有するＭｏ−
Ｔａ合金膜３３，４３であり、下層は、純Ｍｏ膜３２，
４２である。Ｍｏ−Ｔａ合金膜のＴａ含有率を少なくと
も９０原子％以上とすることにより、腐食耐性が向上
し、積層配線に、純Ｔａ膜と、純Ｍｏ膜との積層構造を
用いたものとほぼ同等となり、製品として十分な接続信
頼性が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板の配線、電極構造に関する。
クス基板の配線、電極構造に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置
は、安価なガラス基板を用いて低温膜成形技術によりア
クティブマトリクス回路が形成できること、大面積化が
容易であることからフラット型テレビジョンへの適用が
大いに期待されている。
は、安価なガラス基板を用いて低温膜成形技術によりア
クティブマトリクス回路が形成できること、大面積化が
容易であることからフラット型テレビジョンへの適用が
大いに期待されている。
【０００３】アクティブマトリクス基板の配線並びに電
極構造に関し、そのゲート電極やＳＤ電極材料には、低
抵抗で、加工性、耐薬品性に優れたものが要求される。
この要求に適合する材料として、Ｍｏ−Ｔａ合金があ
り、Ｔａ含有率をコントロールすることによって、合金
膜の諸特性を改善できることが知られている。
極構造に関し、そのゲート電極やＳＤ電極材料には、低
抵抗で、加工性、耐薬品性に優れたものが要求される。
この要求に適合する材料として、Ｍｏ−Ｔａ合金があ
り、Ｔａ含有率をコントロールすることによって、合金
膜の諸特性を改善できることが知られている。
【０００４】Ｍｏ−Ｔａ合金について、Ｔａの含有率を
限定することは、例えば特開昭６３−２７６２４２号公
報（先行例１）に示されている。この先行例１ではＴａ
の含有率を３０〜８５原子％と限定しており、数値限定
の根拠を以下のように述べている。すなわち、
限定することは、例えば特開昭６３−２７６２４２号公
報（先行例１）に示されている。この先行例１ではＴａ
の含有率を３０〜８５原子％と限定しており、数値限定
の根拠を以下のように述べている。すなわち、
【０００５】この範囲では比抵抗がＭｏよりも低く、し
かも加工性、陽極酸化時における酸化膜形成性、耐薬品
性に優れている（Ｔａが３０原子％未満では比抵抗がＭ
ｏより大きく、また酸化膜形成性、耐薬品性に難があ
る。Ｔａが８５原子％を越えるとやはり電気抵抗がＭｏ
より大きくなる）。というのである。
かも加工性、陽極酸化時における酸化膜形成性、耐薬品
性に優れている（Ｔａが３０原子％未満では比抵抗がＭ
ｏより大きく、また酸化膜形成性、耐薬品性に難があ
る。Ｔａが８５原子％を越えるとやはり電気抵抗がＭｏ
より大きくなる）。というのである。
【０００６】この先行例１においては、Ｍｏ−Ｔａ合金
を単層配線電極として用いることを前提としているた
め、上記の数値限定が必要であることは理解できる。
を単層配線電極として用いることを前提としているた
め、上記の数値限定が必要であることは理解できる。
【０００７】ところが先行例１の公報の第６図によれ
ば、純Ｍｏ膜の比抵抗は約５５μΩ・ｃｍ、Ｔａの含有
率３０〜８５原子％のＭｏ−Ｔａ合金の比抵抗は、３５
〜４５μΩ・ｃｍであるとしているのに対し、本発明者
が実測した純Ｍｏ膜の比抵抗は、約１０μΩ・ｃｍであ
った。
ば、純Ｍｏ膜の比抵抗は約５５μΩ・ｃｍ、Ｔａの含有
率３０〜８５原子％のＭｏ−Ｔａ合金の比抵抗は、３５
〜４５μΩ・ｃｍであるとしているのに対し、本発明者
が実測した純Ｍｏ膜の比抵抗は、約１０μΩ・ｃｍであ
った。
【０００８】この矛盾についての理由は明確ではない
が、おそらく、スパッタリング条件が最適化されていな
い、ターゲットの純度が悪い、もしくは同時スパッタリ
ングのため、モリブデンターゲットの表面がタンタルで
汚染されており、ターゲットクリーニングが不十分であ
ったというような原因があったのではないかと推測され
る。
が、おそらく、スパッタリング条件が最適化されていな
い、ターゲットの純度が悪い、もしくは同時スパッタリ
ングのため、モリブデンターゲットの表面がタンタルで
汚染されており、ターゲットクリーニングが不十分であ
ったというような原因があったのではないかと推測され
る。
【０００９】以上のような理由から、本発明者は、Ｍｏ
−Ｔａ合金膜は、純Ｍｏ膜と比べて比抵抗が高く、単層
配線として用いる場合には配線抵抗という点からいえば
不利ではないかという見解をもつに至った。
−Ｔａ合金膜は、純Ｍｏ膜と比べて比抵抗が高く、単層
配線として用いる場合には配線抵抗という点からいえば
不利ではないかという見解をもつに至った。
【００１０】配線抵抗を下げる目的で純Ｍｏを用いた公
知例として、例えば特開平４−３７０３５号公報（先行
例２）に見られるような上層に純Ｍｏ膜、下層に純Ｔａ
膜を用いた積層配線の技術や、ＳＩＤ９３ＤＩＧＥＳＴ
（Ｐ４６７）（先行例３）に見られるような、上層に純
Ｔａ膜、下層に純Ｍｏ膜を用いた積層配線の技術があ
る。
知例として、例えば特開平４−３７０３５号公報（先行
例２）に見られるような上層に純Ｍｏ膜、下層に純Ｔａ
膜を用いた積層配線の技術や、ＳＩＤ９３ＤＩＧＥＳＴ
（Ｐ４６７）（先行例３）に見られるような、上層に純
Ｔａ膜、下層に純Ｍｏ膜を用いた積層配線の技術があ
る。
【００１１】しかし、先行例２，３のいずれについても
純Ｔａ膜を用いると、ドライエッチングの際のデポが深
刻な問題となる。さらに、先行例２では端子部について
の記述が全くないため不明であるが、特別な工夫がない
限り、おそらく端子部は上層が純Ｍｏ膜となり、接続信
頼性が十分に得られないではないかと思われる。この理
由は、純Ｍｏ膜の水に対する耐腐食性が悪く、その上層
に端子保護用として透明電極膜が被覆してあったとして
も、水分が侵入し、簡単に腐食してしまうからである。
純Ｔａ膜を用いると、ドライエッチングの際のデポが深
刻な問題となる。さらに、先行例２では端子部について
の記述が全くないため不明であるが、特別な工夫がない
限り、おそらく端子部は上層が純Ｍｏ膜となり、接続信
頼性が十分に得られないではないかと思われる。この理
由は、純Ｍｏ膜の水に対する耐腐食性が悪く、その上層
に端子保護用として透明電極膜が被覆してあったとして
も、水分が侵入し、簡単に腐食してしまうからである。
【００１２】一般に、純Ｔａは、腐食に非常に強い金属
であるため、この二者を混合したＭｏ−Ｔａ合金を用い
ることがある。そこで、上層より順に透明電極膜、Ｍｏ
−Ｔａ合金膜、純Ｍｏ膜の積層構造をもつ端子部につい
て信頼性試験を行った結果を図８に示す。純Ｔａ膜と純
Ｍｏ膜との積層構造と同等の信頼性を確保するには、図
７に示すように少なくとも９０原子％以上のＴａを含む
Ｍｏ−Ｔａ合金を用いる必要があることが、本発明者の
実験の結果判明した。
であるため、この二者を混合したＭｏ−Ｔａ合金を用い
ることがある。そこで、上層より順に透明電極膜、Ｍｏ
−Ｔａ合金膜、純Ｍｏ膜の積層構造をもつ端子部につい
て信頼性試験を行った結果を図８に示す。純Ｔａ膜と純
Ｍｏ膜との積層構造と同等の信頼性を確保するには、図
７に示すように少なくとも９０原子％以上のＴａを含む
Ｍｏ−Ｔａ合金を用いる必要があることが、本発明者の
実験の結果判明した。
【００１３】もっとも、特公平５−８４９１５号公報
（先行例４）には、アドレス配線材料としてＴａの組成
比が３０〜９５原子％であるＭｏ−Ｔａ合金膜を用いる
ことが記載されているが、データとしてＴａの組成比が
８０％を越えると、比抵抗値が急激に大きくなることが
示されており、おそらく実用レベルは、Ｔａ組成比６０
％あたりが適当な範囲であると考えられているものと思
われる。
（先行例４）には、アドレス配線材料としてＴａの組成
比が３０〜９５原子％であるＭｏ−Ｔａ合金膜を用いる
ことが記載されているが、データとしてＴａの組成比が
８０％を越えると、比抵抗値が急激に大きくなることが
示されており、おそらく実用レベルは、Ｔａ組成比６０
％あたりが適当な範囲であると考えられているものと思
われる。
【００１４】本発明の目的は、配線、あるいは電極端子
部の接続信頼性を高め、配線抵抗が格段に低く、ドライ
エッチングの際のデボを減少させたアクテティブマトリ
ックス基板を提供することにある。
部の接続信頼性を高め、配線抵抗が格段に低く、ドライ
エッチングの際のデボを減少させたアクテティブマトリ
ックス基板を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるアクテティブマトリックス基板アクテ
ティブマトリックス基板においては、電極、配線に上下
２層の積層を有するアクティブマトリクス基板であっ
て、２層の積層は、純Ｍｏ膜と、Ｍｏ−Ｔａ合金膜との
組合せであり、Ｍｏ−Ｔａ合金膜中のＴａの含有率は、
少なくとも９０原子％以上である。
め、本発明によるアクテティブマトリックス基板アクテ
ティブマトリックス基板においては、電極、配線に上下
２層の積層を有するアクティブマトリクス基板であっ
て、２層の積層は、純Ｍｏ膜と、Ｍｏ−Ｔａ合金膜との
組合せであり、Ｍｏ−Ｔａ合金膜中のＴａの含有率は、
少なくとも９０原子％以上である。
【００１６】また、電極、配線に上下２層の積層を有す
るアクティブマトリクス基板であって、上層は、純Ｍｏ
膜、下層はＭｏ−Ｔａ合金膜であり、下層のＭｏ−Ｔａ
合金膜のＴａの含有率は，少なくとも９０原子％以上で
ある。
るアクティブマトリクス基板であって、上層は、純Ｍｏ
膜、下層はＭｏ−Ｔａ合金膜であり、下層のＭｏ−Ｔａ
合金膜のＴａの含有率は，少なくとも９０原子％以上で
ある。
【００１７】また、電極、配線に上下２層の積層を有す
るアクティブマトリクス基板であって、下層は、純Ｍｏ
膜、上層は、Ｍｏ−Ｔａ合金膜であり、上層のＭｏ−Ｔ
ａ合金のＴａの含有率は，少なくとも９０原子％以上で
ある。
るアクティブマトリクス基板であって、下層は、純Ｍｏ
膜、上層は、Ｍｏ−Ｔａ合金膜であり、上層のＭｏ−Ｔ
ａ合金のＴａの含有率は，少なくとも９０原子％以上で
ある。
【００１８】また、ガラス基板上にゲートバス配線とド
レインバス配線とがマトリクス状に配設され、その各交
差位置にそれぞれ薄膜トランジスタが配設されたアクテ
ィブマトリクス基板であって、薄膜トランジスタは、ゲ
ート電極がゲートバス配線に、ドレイン電極がドレイン
バス配線に、ソース電極が画素電極に接続されたもので
あり、ゲートバス配線の端部には、それぞれ、外部駆動
回路に接続するためのゲート端子が配設され、ドレイン
バス配線にはドレイン端子が配設され、画素電極と、対
向基板上に設けられた対向電極との間に、液晶セルが形
成され、ゲート電極とゲートバス配線及びソース、ドレ
イン電極とドレインバス配線とは、いずれも上下２層の
積層構造となっており、２層は、純Ｍｏ膜と、Ｍｏ−Ｔ
ａ合金膜との積層であり、上層又は下層として積層され
るＭｏ−Ｔａ合金膜中のＴａの含有率は、少なくとも９
０原子％以上である。
レインバス配線とがマトリクス状に配設され、その各交
差位置にそれぞれ薄膜トランジスタが配設されたアクテ
ィブマトリクス基板であって、薄膜トランジスタは、ゲ
ート電極がゲートバス配線に、ドレイン電極がドレイン
バス配線に、ソース電極が画素電極に接続されたもので
あり、ゲートバス配線の端部には、それぞれ、外部駆動
回路に接続するためのゲート端子が配設され、ドレイン
バス配線にはドレイン端子が配設され、画素電極と、対
向基板上に設けられた対向電極との間に、液晶セルが形
成され、ゲート電極とゲートバス配線及びソース、ドレ
イン電極とドレインバス配線とは、いずれも上下２層の
積層構造となっており、２層は、純Ｍｏ膜と、Ｍｏ−Ｔ
ａ合金膜との積層であり、上層又は下層として積層され
るＭｏ−Ｔａ合金膜中のＴａの含有率は、少なくとも９
０原子％以上である。
【００１９】
【発明の実施の形態】（実施形態１）以下に本発明のア
クティブマトリクス基板の第1の実施の形態を図に基づ
いて説明する。 図１は、本発明のアクティブマトリク
ス基板を示す回路概念図である。図において、ガラス基
板１１上にゲートバス配線１８とドレインバス配線１９
とがマトリクス状に配設され、その各交差位置にそれぞ
れ薄膜トランジスタ（以降ＴＦＴと略す）２３が配設さ
れる。ＴＦＴ２３は、ゲート電極１２がゲートバス配線
１８に接続され、ドレイン電極１７がドレインバス配線
１９に接続され、ソース電極１６が画素電極２２に接続
されている。
クティブマトリクス基板の第1の実施の形態を図に基づ
いて説明する。 図１は、本発明のアクティブマトリク
ス基板を示す回路概念図である。図において、ガラス基
板１１上にゲートバス配線１８とドレインバス配線１９
とがマトリクス状に配設され、その各交差位置にそれぞ
れ薄膜トランジスタ（以降ＴＦＴと略す）２３が配設さ
れる。ＴＦＴ２３は、ゲート電極１２がゲートバス配線
１８に接続され、ドレイン電極１７がドレインバス配線
１９に接続され、ソース電極１６が画素電極２２に接続
されている。
【００２０】さらにゲートバス配線１８の端部には、そ
れぞれ、外部駆動回路に接続するためのゲート端子３５
が配設され、ドレインバス配線１９にはドレイン端子４
５が配設されている。また、画素電極２２と、対向基板
上に設けられた対向電極３６との間に液晶３７が注入さ
れて、液晶セルが形成されている。
れぞれ、外部駆動回路に接続するためのゲート端子３５
が配設され、ドレインバス配線１９にはドレイン端子４
５が配設されている。また、画素電極２２と、対向基板
上に設けられた対向電極３６との間に液晶３７が注入さ
れて、液晶セルが形成されている。
【００２１】図２（ａ）は、ＴＦＴ２３を含む一画素部
分の平面図、図２（ｂ）は、そのＡ−Ａ’断面図であ
る。図において、透明ガラス基板１１の表面に選択的に
形成されたゲート電極１２と、その上のゲート絶縁膜１
３を介してゲート電極１２に対向する島状の半導体層
（ノンドープ半導体層１４と、ｎ型半導体層１５）、ｎ
型半導体層１５にそれぞれ接続された一対のソース、ド
レイン電極１６、１７とを有する逆スタガ型構造になっ
ている。
分の平面図、図２（ｂ）は、そのＡ−Ａ’断面図であ
る。図において、透明ガラス基板１１の表面に選択的に
形成されたゲート電極１２と、その上のゲート絶縁膜１
３を介してゲート電極１２に対向する島状の半導体層
（ノンドープ半導体層１４と、ｎ型半導体層１５）、ｎ
型半導体層１５にそれぞれ接続された一対のソース、ド
レイン電極１６、１７とを有する逆スタガ型構造になっ
ている。
【００２２】さらにゲート電極１２に接続されたゲート
バス配線１８と、ゲート絶縁膜１３を介してゲートバス
配線１８と交差し、ドレイン電極１７に接続されたドレ
インバス配線１９と、その上の保護膜２０に設けられた
開口部２１を介してソース電極１６に接続された透明な
画素電極２２とを図１のようにマトリクス状に配設して
アクティブマトリクス基板が構成されている。
バス配線１８と、ゲート絶縁膜１３を介してゲートバス
配線１８と交差し、ドレイン電極１７に接続されたドレ
インバス配線１９と、その上の保護膜２０に設けられた
開口部２１を介してソース電極１６に接続された透明な
画素電極２２とを図１のようにマトリクス状に配設して
アクティブマトリクス基板が構成されている。
【００２３】本発明において、ゲート電極１２とゲート
バス配線１８及びソース、ドレイン電極１６、１７とド
レインバス配線１９とは、上下２層構造となっており、
いずれも上層は、Ｔａを少なくとも９０％以上含有する
Ｍｏ−Ｔａ合金膜であり、下層は、純Ｍｏ膜である。
バス配線１８及びソース、ドレイン電極１６、１７とド
レインバス配線１９とは、上下２層構造となっており、
いずれも上層は、Ｔａを少なくとも９０％以上含有する
Ｍｏ−Ｔａ合金膜であり、下層は、純Ｍｏ膜である。
【００２４】以下の説明においては、ゲート電極１２と
ゲートバス配線１８の上層のＭｏ−Ｔａ合金膜を３３、
下層の純Ｍｏ膜を３２とし、ソース、ドレイン電極１
６、１７とドレインバス配線１９の上層のＭｏ−Ｔａ合
金膜を４３、下層の純Ｍｏ膜を４２として両者を区別す
る。
ゲートバス配線１８の上層のＭｏ−Ｔａ合金膜を３３、
下層の純Ｍｏ膜を３２とし、ソース、ドレイン電極１
６、１７とドレインバス配線１９の上層のＭｏ−Ｔａ合
金膜を４３、下層の純Ｍｏ膜を４２として両者を区別す
る。
【００２５】図３（ａ）は、ゲート端子の平面図、図３
（ｂ）はそのＢ−Ｂ’断面図である。ゲートバス配線１
８の端部で、ゲート絶縁膜１３と保護膜２０に設けられ
た開口部３１を通して、透明電極膜３４とゲートバス配
線１８の上層のＭｏ−Ｔａ合金膜３３とが接続されてい
る。
（ｂ）はそのＢ−Ｂ’断面図である。ゲートバス配線１
８の端部で、ゲート絶縁膜１３と保護膜２０に設けられ
た開口部３１を通して、透明電極膜３４とゲートバス配
線１８の上層のＭｏ−Ｔａ合金膜３３とが接続されてい
る。
【００２６】図４（ａ）はドレイン端子の平面図、図４
（ｂ）はそのＣ−Ｃ’断面図である。ドレインバス配線
１９の端部で、保護膜２０に設けられた開口部４１を通
じて、透明電極膜４４とドレインバス配線１９の上層の
Ｍｏ−Ｔａ合金膜４３とが接続されている。
（ｂ）はそのＣ−Ｃ’断面図である。ドレインバス配線
１９の端部で、保護膜２０に設けられた開口部４１を通
じて、透明電極膜４４とドレインバス配線１９の上層の
Ｍｏ−Ｔａ合金膜４３とが接続されている。
【００２７】次に本発明によるアクティブマトリクス基
板の製造方法を工程順に説明する。図５（ａ）におい
て、透明ガラス基板１１の上にまず、スパッタリングに
より純Ｍｏ膜３２を約３００ｎｍ、次にＴａを概ね９０
原子％以上含有するＭｏ−Ｔａ合金膜３３を約５０〜１
００ｎｍこの順に連続して成膜し、次に後に説明するよ
うに、フォトリソグラフィー法を用い、ゲート電極１
２、ゲートバス配線、ゲート端子を順に形成する。
板の製造方法を工程順に説明する。図５（ａ）におい
て、透明ガラス基板１１の上にまず、スパッタリングに
より純Ｍｏ膜３２を約３００ｎｍ、次にＴａを概ね９０
原子％以上含有するＭｏ−Ｔａ合金膜３３を約５０〜１
００ｎｍこの順に連続して成膜し、次に後に説明するよ
うに、フォトリソグラフィー法を用い、ゲート電極１
２、ゲートバス配線、ゲート端子を順に形成する。
【００２８】図５（ｂ）において、次にプラズマＣＶＤ
法により、窒化シリコンからなるゲート絶縁膜１３を約
４００ｎｍ、ノンドープ半導体膜１４を約３００ｎｍ、
その上にｎ型半導体膜１５を約３０ｎｍこの順に連続し
て成膜する。次にゲート電極１２に対向し、フォトリソ
グラフィー法により、ノンドープ半導体層１４とｎ型半
導体層１５を島状にドライエッチングして形成する。
法により、窒化シリコンからなるゲート絶縁膜１３を約
４００ｎｍ、ノンドープ半導体膜１４を約３００ｎｍ、
その上にｎ型半導体膜１５を約３０ｎｍこの順に連続し
て成膜する。次にゲート電極１２に対向し、フォトリソ
グラフィー法により、ノンドープ半導体層１４とｎ型半
導体層１５を島状にドライエッチングして形成する。
【００２９】図５（ｃ）において、その後再びスパッタ
リングにより純Ｍｏ膜４２を約３００ｎｍ、Ｔａを概ね
９０原子％以上含有するＭｏ−Ｔａ合金膜４３を約５０
〜１００ｎｍこの順に連続して成膜し、フォトリソグラ
フィー法によりソース電極１６、ドレイン電極１７、ド
レインバス配線、ドレイン端子を形成する。
リングにより純Ｍｏ膜４２を約３００ｎｍ、Ｔａを概ね
９０原子％以上含有するＭｏ−Ｔａ合金膜４３を約５０
〜１００ｎｍこの順に連続して成膜し、フォトリソグラ
フィー法によりソース電極１６、ドレイン電極１７、ド
レインバス配線、ドレイン端子を形成する。
【００３０】図６（ｄ）において、次にソース電極１
６、ドレイン電極１７をマスクとして不要なｎ型半導体
層１５をエッチングにより除去する。次に、プラズマＣ
ＶＤ法により約２００ｎｍの窒化シリコンからなる保護
膜２０を成膜した後、フォトリソグラフィー法により画
素電極２２とソース電極１６を接続する開口部２１とゲ
ート、ドレイン端子接続用の開口部３１、４１をエッチ
ングして形成する。
６、ドレイン電極１７をマスクとして不要なｎ型半導体
層１５をエッチングにより除去する。次に、プラズマＣ
ＶＤ法により約２００ｎｍの窒化シリコンからなる保護
膜２０を成膜した後、フォトリソグラフィー法により画
素電極２２とソース電極１６を接続する開口部２１とゲ
ート、ドレイン端子接続用の開口部３１、４１をエッチ
ングして形成する。
【００３１】図６（ｅ）において、最後に酸化インジウ
ム錫（以下ＩＴＯと略す）からなる透明導電膜をスパッ
タリングにより約４０ｎｍ成膜し、フォトリソグラフィ
ーとエッチングにより、画素電極２２とゲート、ドレイ
ン端子用透明電極膜３４、４４を形成する。
ム錫（以下ＩＴＯと略す）からなる透明導電膜をスパッ
タリングにより約４０ｎｍ成膜し、フォトリソグラフィ
ーとエッチングにより、画素電極２２とゲート、ドレイ
ン端子用透明電極膜３４、４４を形成する。
【００３２】次に、上層Ｍｏ−Ｔａ合金膜、下層純Ｍｏ
膜の積層構造をもつゲートバス配線１８、ゲート電極１
２、ゲート端子３５及びドレインバス配線１９、ドレイ
ン電極１７、ドレイン端子４５の製造方法について説明
する。
膜の積層構造をもつゲートバス配線１８、ゲート電極１
２、ゲート端子３５及びドレインバス配線１９、ドレイ
ン電極１７、ドレイン端子４５の製造方法について説明
する。
【００３３】図７（ａ）において、まずガラス基板１１
上に純Ｍｏターゲット、Ｔａの含有率が少なくとも９０
原子％以上のＭｏ−Ｔａ合金ターゲットを用いたスパッ
タリング法により純Ｍｏ薄膜３２、Ｍｏ−Ｔａ合金薄膜
３３、をこの順に連続して成膜する。
上に純Ｍｏターゲット、Ｔａの含有率が少なくとも９０
原子％以上のＭｏ−Ｔａ合金ターゲットを用いたスパッ
タリング法により純Ｍｏ薄膜３２、Ｍｏ−Ｔａ合金薄膜
３３、をこの順に連続して成膜する。
【００３４】スパッタリングについては、ＤＣマグネト
ロンスパッタリング、ＲＦマグネトロンスパッタリング
のどちらでもよい。その後フォトリソグラフィー法によ
り図７（ｂ）に示すようにポジ型フォトレジスト５１の
配線パターンを形成し、図７（ｃ）のようにドライエッ
チングにて加工する。
ロンスパッタリング、ＲＦマグネトロンスパッタリング
のどちらでもよい。その後フォトリソグラフィー法によ
り図７（ｂ）に示すようにポジ型フォトレジスト５１の
配線パターンを形成し、図７（ｃ）のようにドライエッ
チングにて加工する。
【００３５】この際、リン酸を主体とした混酸をエッチ
ャントとしてウエットエッチングにより形成する方法も
考えられる。しかしこの場合には、純Ｍｏのエッチレー
トがＭｏ−Ｔａ合金に比べ極端に速いので、図７（ｄ）
に見られるようなオーバーハング形状となり、上層に堆
積するゲート絶縁膜のカバレッジが悪くなり、絶縁耐性
が低下する恐れがある。
ャントとしてウエットエッチングにより形成する方法も
考えられる。しかしこの場合には、純Ｍｏのエッチレー
トがＭｏ−Ｔａ合金に比べ極端に速いので、図７（ｄ）
に見られるようなオーバーハング形状となり、上層に堆
積するゲート絶縁膜のカバレッジが悪くなり、絶縁耐性
が低下する恐れがある。
【００３６】このような問題を避けるには、４フッ化炭
素（ＣＦ4）、６フッ化硫黄（ＳＦ6）等のフッ素系ガス
を用いたリアクティブイオンエッチングにより形成する
のが望ましい。リアクティブイオンエッチングであれ
ば、酸素の添加等により図７（ｃ）に見られるようなテ
ーパー形状に加工することが可能である。
素（ＣＦ4）、６フッ化硫黄（ＳＦ6）等のフッ素系ガス
を用いたリアクティブイオンエッチングにより形成する
のが望ましい。リアクティブイオンエッチングであれ
ば、酸素の添加等により図７（ｃ）に見られるようなテ
ーパー形状に加工することが可能である。
【００３７】最後に図７（ｅ）に示すようにフォトレジ
スト５１を剥離し、ゲートバス配線１８、ゲート電極１
２、ゲート端子３５を形成し、図１に示すアクティブマ
トリクス基板を完成する。
スト５１を剥離し、ゲートバス配線１８、ゲート電極１
２、ゲート端子３５を形成し、図１に示すアクティブマ
トリクス基板を完成する。
【００３８】ドレインバス配線１９、ドレイン電極１
７、ドレイン端子４５についても同様であるが、エッチ
ングには、塩素系のガスを用い、下地（ゲート絶縁膜１
３、ｎ型半導体膜）との選択比が高い条件で行う必要が
ある。
７、ドレイン端子４５についても同様であるが、エッチ
ングには、塩素系のガスを用い、下地（ゲート絶縁膜１
３、ｎ型半導体膜）との選択比が高い条件で行う必要が
ある。
【００３９】（実施形態２）第１の実施形態において
は、上層にＭｏ−Ｔａ合金膜、下層に純Ｍｏ膜を積層し
た配線について述べたが、本発明においては、上層と下
層を入れ替えることもできる。
は、上層にＭｏ−Ｔａ合金膜、下層に純Ｍｏ膜を積層し
た配線について述べたが、本発明においては、上層と下
層を入れ替えることもできる。
【００４０】第２の実施形態のＴＦＴの断面図を図９に
示す。ただしこの配線構造の場合、第１の実施形態と同
じ製造方法のままでは、端子部分の断面構造が上層から
透明電極膜、純Ｍｏ膜、Ｍｏ−Ｔａ合金膜となり、良好
な接続信頼性が得られない。
示す。ただしこの配線構造の場合、第１の実施形態と同
じ製造方法のままでは、端子部分の断面構造が上層から
透明電極膜、純Ｍｏ膜、Ｍｏ−Ｔａ合金膜となり、良好
な接続信頼性が得られない。
【００４１】従って、図１０（ａ）、（ｂ）のようにし
て端子部分の保護膜開口部３１、４１内の純Ｍｏ膜を除
去し、ゲート、ドレイン端子構造を上層から透明電極膜
３４、４４、Ｍｏ−Ｔａ合金膜３３、４３とする。
て端子部分の保護膜開口部３１、４１内の純Ｍｏ膜を除
去し、ゲート、ドレイン端子構造を上層から透明電極膜
３４、４４、Ｍｏ−Ｔａ合金膜３３、４３とする。
【００４２】図１、図９を参照し、図１０を用いて、そ
の製造工程を説明する。図１０（ａ）において、まず、
第１の実施形態と同様にしてスパッタリングとフォトリ
ソグラフィー法、ドライエッチングにより、透明ガラス
基板１１上に、上層厚さ約２００ｎｍの純Ｍｏ膜３２、
下層厚さ約２００ｎｍのＭｏ−Ｔａ合金膜３３からなる
ゲート電極１２、ゲートバス配線１８、ゲート端子３５
を形成する。
の製造工程を説明する。図１０（ａ）において、まず、
第１の実施形態と同様にしてスパッタリングとフォトリ
ソグラフィー法、ドライエッチングにより、透明ガラス
基板１１上に、上層厚さ約２００ｎｍの純Ｍｏ膜３２、
下層厚さ約２００ｎｍのＭｏ−Ｔａ合金膜３３からなる
ゲート電極１２、ゲートバス配線１８、ゲート端子３５
を形成する。
【００４３】次にプラズマＣＶＤ法により窒化シリコン
からなるゲート絶縁膜１３を約４００ｎｍ、ノンドープ
半導体膜を約３００ｎｍ、その上にｎ型半導体膜を約３
０ｎｍこの順に連続して成膜する。次にゲート電極１２
に対向して、フォトリソグラフィー法により、ノンドー
プ半導体層１４とｎ型半導体層１５を島状にドライエッ
チングすることによって形成する。
からなるゲート絶縁膜１３を約４００ｎｍ、ノンドープ
半導体膜を約３００ｎｍ、その上にｎ型半導体膜を約３
０ｎｍこの順に連続して成膜する。次にゲート電極１２
に対向して、フォトリソグラフィー法により、ノンドー
プ半導体層１４とｎ型半導体層１５を島状にドライエッ
チングすることによって形成する。
【００４４】その後、ゲート電極１２、ゲートバス配線
１８、ゲート端子３５と同様に、図１０（ｂ）に示すよ
うに上層厚さ約２００ｎｍの純Ｍｏ膜４２、下層厚さ約
２００ｎｍのＭｏ−Ｔａ合金膜４３からなるソース電極
１６、ドレイン電極１７、ドレインバス配線１９、ドレ
イン端子４５を形成する。
１８、ゲート端子３５と同様に、図１０（ｂ）に示すよ
うに上層厚さ約２００ｎｍの純Ｍｏ膜４２、下層厚さ約
２００ｎｍのＭｏ−Ｔａ合金膜４３からなるソース電極
１６、ドレイン電極１７、ドレインバス配線１９、ドレ
イン端子４５を形成する。
【００４５】図９において、次にソース電極１６、ドレ
イン電極１７をマスクとして不要なｎ型半導体層１５を
エッチングする。次に、プラズマＣＶＤ法により約２０
０ｎｍの窒化シリコンからなる保護膜２０を成膜した
後、フォトリソグラフィー法により画素電極２２とソー
ス電極１６を接続する開口部２１とゲート端子用開口部
３１、ドレイン端子用開口部４１をフッ酸とフッ化アン
モニウムの混液をエッチャントとしてウエットエッチン
グすることにより形成する。
イン電極１７をマスクとして不要なｎ型半導体層１５を
エッチングする。次に、プラズマＣＶＤ法により約２０
０ｎｍの窒化シリコンからなる保護膜２０を成膜した
後、フォトリソグラフィー法により画素電極２２とソー
ス電極１６を接続する開口部２１とゲート端子用開口部
３１、ドレイン端子用開口部４１をフッ酸とフッ化アン
モニウムの混液をエッチャントとしてウエットエッチン
グすることにより形成する。
【００４６】その後さらに、ゲート端子開口部３１、ド
レイン端子用開口部４１より露出した純Ｍｏ膜３２、４
２をドライエッチングし、取り除く。ドライエッチング
のガスとしては４フッ化炭素（ＣＦ4）、６フッ化硫黄
（ＳＦ6）等のフッ素系ガス用いる。最後にＩＴＯから
なる透明導電性膜をスパッタリングにより成膜し、フォ
トリソグラフィー法とエッチングにより、画素電極２２
と透明電極膜３４、４４を形成する。
レイン端子用開口部４１より露出した純Ｍｏ膜３２、４
２をドライエッチングし、取り除く。ドライエッチング
のガスとしては４フッ化炭素（ＣＦ4）、６フッ化硫黄
（ＳＦ6）等のフッ素系ガス用いる。最後にＩＴＯから
なる透明導電性膜をスパッタリングにより成膜し、フォ
トリソグラフィー法とエッチングにより、画素電極２２
と透明電極膜３４、４４を形成する。
【００４７】以上の実施形態においては、チャネルエッ
チ型逆スタガ型ＴＦＴについて述べたが、チャネル保護
型のＴＦＴにも適用できる。さらに順スタガ型ＴＦＴに
も適用可能である。
チ型逆スタガ型ＴＦＴについて述べたが、チャネル保護
型のＴＦＴにも適用できる。さらに順スタガ型ＴＦＴに
も適用可能である。
【００４８】図８は、高温高湿試験（８５℃、８５％）
により、本発明のアクティブマトリクス基板の図４に示
す端子部分の接続信頼性試験を行った結果である。横軸
はＴａ含有量、縦軸は端子部に腐食が発生し始めるまで
の時間を表す。ここでは、端子部の金属膜が純Ｍｏ単層
の場合を１とした相対値で示してある。
により、本発明のアクティブマトリクス基板の図４に示
す端子部分の接続信頼性試験を行った結果である。横軸
はＴａ含有量、縦軸は端子部に腐食が発生し始めるまで
の時間を表す。ここでは、端子部の金属膜が純Ｍｏ単層
の場合を１とした相対値で示してある。
【００４９】この結果より、Ｍｏ−Ｔａ合金膜のＴａ含
有率を少なくとも９０原子％以上にすれば、腐食耐性が
向上し、積層配線の上層に純Ｔａ膜を用いたものとほぼ
同等となり、製品として十分な接続信頼性を有すること
が判った。さらに、Ｍｏ−Ｔａ合金を用いることにより
デポが減少するため、上層を純Ｔａ膜、下層を純Ｍｏ膜
あるいは上層を純Ｍｏ膜、下層を純Ｔａ膜とした場合と
比べ、装置のクリーニング頻度が減り、生産効率が上が
る。また、上層、下層のエッチングレートが純Ｔａと純
Ｍｏの場合よりも近くなるため、テーパーエッチも容易
となる。
有率を少なくとも９０原子％以上にすれば、腐食耐性が
向上し、積層配線の上層に純Ｔａ膜を用いたものとほぼ
同等となり、製品として十分な接続信頼性を有すること
が判った。さらに、Ｍｏ−Ｔａ合金を用いることにより
デポが減少するため、上層を純Ｔａ膜、下層を純Ｍｏ膜
あるいは上層を純Ｍｏ膜、下層を純Ｔａ膜とした場合と
比べ、装置のクリーニング頻度が減り、生産効率が上が
る。また、上層、下層のエッチングレートが純Ｔａと純
Ｍｏの場合よりも近くなるため、テーパーエッチも容易
となる。
【００５０】
【発明の効果】以上のように、電極、配線の上層と下層
とに純Ｍｏ膜、Ｍｏ−Ｔａ合金膜の積層の組み合わせを
用い、前記Ｍｏ−Ｔａ合金膜のＴａの含有率を少なくと
も９０原子％以上に設定したことにより、純Ｍｏ単層配
線の場合よりも端子部での接続信頼性を格段に改善でき
る。
とに純Ｍｏ膜、Ｍｏ−Ｔａ合金膜の積層の組み合わせを
用い、前記Ｍｏ−Ｔａ合金膜のＴａの含有率を少なくと
も９０原子％以上に設定したことにより、純Ｍｏ単層配
線の場合よりも端子部での接続信頼性を格段に改善でき
る。
【００５１】また、純Ｔａ膜はドライエッチングの際の
デポが問題となるが、Ｔａの含有率が概ね９０原子％以
上のＭｏ−Ｔａ合金を用いることによりデポが減少す
る。従って上層を純Ｔａ、下層を純Ｍｏとした場合と比
べ、装置汚染が少なく、歩留まりが向上する。またドラ
イエッチング装置のクリーニング頻度も減るため、生産
効率が上がる。
デポが問題となるが、Ｔａの含有率が概ね９０原子％以
上のＭｏ−Ｔａ合金を用いることによりデポが減少す
る。従って上層を純Ｔａ、下層を純Ｍｏとした場合と比
べ、装置汚染が少なく、歩留まりが向上する。またドラ
イエッチング装置のクリーニング頻度も減るため、生産
効率が上がる。
【００５２】また、上層と下層との組み合わせの選定に
よって固有の効果がえられる。すなわち、下層の金属を
比抵抗の低い純Ｍｏ膜で形成すれば、Ｍｏ−Ｔａ合金単
層で配線電極を形成した場合に比べ、格段に配線抵抗が
低いため、大型かつ高精細液晶表示パネルの配線として
適用できる。
よって固有の効果がえられる。すなわち、下層の金属を
比抵抗の低い純Ｍｏ膜で形成すれば、Ｍｏ−Ｔａ合金単
層で配線電極を形成した場合に比べ、格段に配線抵抗が
低いため、大型かつ高精細液晶表示パネルの配線として
適用できる。
【００５３】例えば、純Ｍｏ薄膜の比抵抗は約１０μΩ
・ｃｍ、Ｔａを９５原子％含むＭｏ−Ｔａ合金薄膜の比
抵抗は約１９０μΩ・ｃｍであるので、本発明第１の実
施形態における配線（純Ｍｏ膜厚３００ｎｍ、Ｍｏ−Ｔ
ａ合金膜厚１００ｎｍ）の配線抵抗は、Ｍｏ−Ｔａ合金
単層配線（膜厚４００ｎｍ）の配線抵抗に比べ約１／１
４になる。さらに、上層をＭｏ−Ｔａ合金とすること
で、配線、電極の断面をテーパー形状に加工することが
容易になる。
・ｃｍ、Ｔａを９５原子％含むＭｏ−Ｔａ合金薄膜の比
抵抗は約１９０μΩ・ｃｍであるので、本発明第１の実
施形態における配線（純Ｍｏ膜厚３００ｎｍ、Ｍｏ−Ｔ
ａ合金膜厚１００ｎｍ）の配線抵抗は、Ｍｏ−Ｔａ合金
単層配線（膜厚４００ｎｍ）の配線抵抗に比べ約１／１
４になる。さらに、上層をＭｏ−Ｔａ合金とすること
で、配線、電極の断面をテーパー形状に加工することが
容易になる。
【図１】アクティブマトリクス基板の回路概念図であ
る。
る。
【図２】（ａ）は本発明の第１の実施形態を示すアクテ
ィブマトリクス基板の一画面を示す平面図、（ｂ）は
（ａ）のＡ−Ａ’断面図である。
ィブマトリクス基板の一画面を示す平面図、（ｂ）は
（ａ）のＡ−Ａ’断面図である。
【図３】（ａ）は本発明の第１の実施形態を示すアクテ
ィブマトリクス基板のゲート端子平面図、（ｂ）は
（ａ）のＢーＢ’断面図である。
ィブマトリクス基板のゲート端子平面図、（ｂ）は
（ａ）のＢーＢ’断面図である。
【図４】（ａ）は本発明の第１の実施形態を示すアクテ
ィブマトリクス基板のドレイン端子平面図、（ｂ）は
（ａ）のＣ−Ｃ’断面図である。
ィブマトリクス基板のドレイン端子平面図、（ｂ）は
（ａ）のＣ−Ｃ’断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態を示
すアクティブマトリクス基板の製造フローを示す説明図
である。
すアクティブマトリクス基板の製造フローを示す説明図
である。
【図６】（ｄ）〜（ｅ）は本発明の第１の実施形態を示
すアクティブマトリクス基板の製造フローを示す説明図
である。
すアクティブマトリクス基板の製造フローを示す説明図
である。
【図７】（ａ）〜（ｅ）は本発明の第一の実施例におけ
る配線、電極の製造方法を示す説明図である。】
る配線、電極の製造方法を示す説明図である。】
【図８】図４の端子構造におけるＭｏ−Ｔａ合金膜中の
Ｔａ含有率と腐食開始時間との関係を示すグラフの一例
である。
Ｔａ含有率と腐食開始時間との関係を示すグラフの一例
である。
【図９】本発明の第２の実施形態を示すアクティブマト
リクス基板の薄膜トランジスタ部分の断面図である。
リクス基板の薄膜トランジスタ部分の断面図である。
【図１０】（ａ）は本発明の第２の実施形態を示すアク
ティブマトリクス基板のゲート端子断面図、（ｂ）は同
じくドレイン端子断面図である。
ティブマトリクス基板のゲート端子断面図、（ｂ）は同
じくドレイン端子断面図である。
１１ 透明ガラス基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ ノンドープ半導体層 １５ ｎ型半導体層 １６ ソース電極 １７ ドレイン電極 １８ ゲートバス配線 １９ ドレインバス配線 ２０ 保護膜 ２１，３１，４１ 開口部 ２２ 画素電極 ３４，４４ 透明電極膜 ３２，４２ 純Ｍｏ膜 ３３，４３ Ｍｏ−Ｔａ合金膜 ３５ ゲート端子 ３６ 対向電極 ３７ 液晶 ４５ ドレイン端子 ５１ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA17 GA34 HA06 JA24 JA45 KA06 KB14 MA05 MA13 MA19 NA28 PA01 5C094 AA04 AA05 AA14 AA31 AA32 AA42 AA43 BA03 BA43 CA19 DA13 DB01 EA04 EA05 EA07 EA10 FB02 FB12 GB10 JA01 5F033 GG04 HH20 HH21 HH38 JJ01 KK20 KK21 MM05 VV06 XX08 XX18
Claims (4)
- 【請求項１】 電極、配線に上下２層の積層を有するア
クティブマトリクス基板であって、 ２層の積層は、純Ｍｏ膜と、Ｍｏ−Ｔａ合金膜との組合
せであり、Ｍｏ−Ｔａ合金膜中のＴａの含有率は、少な
くとも９０原子％以上であることを特徴とするアクティ
ブマトリクス基板。 - 【請求項２】 電極、配線に上下２層の積層を有するア
クティブマトリクス基板であって、 上層は、純Ｍｏ膜、下層はＭｏ−Ｔａ合金膜であり、下
層のＭｏ−Ｔａ合金膜のＴａの含有率は、少なくとも９
０原子％以上であることを特徴とするアクティブマトリ
クス基板。 - 【請求項３】 電極、配線に上下２層の積層を有するア
クティブマトリクス基板であって、 下層は、純Ｍｏ膜、上層は、Ｍｏ−Ｔａ合金膜であり、
上層のＭｏ−Ｔａ合金のＴａの含有率は、少なくとも９
０原子％以上であることを特徴とするアクティブマトリ
クス基板。 - 【請求項４】 ガラス基板上にゲートバス配線とドレイ
ンバス配線とがマトリクス状に配設され、その各交差位
置にそれぞれ薄膜トランジスタが配設されたアクティブ
マトリクス基板であって、 薄膜トランジスタは、ゲート電極がゲートバス配線に、
ドレイン電極がドレインバス配線に、ソース電極が画素
電極に接続されたものであり、 ゲートバス配線の端部には、それぞれ、外部駆動回路に
接続するためのゲート端子が配設され、ドレインバス配
線にはドレイン端子が配設され、 画素電極と、対向基板上に設けられた対向電極との間
に、液晶セルが形成され、 ゲート電極とゲートバス配線及びソース、ドレイン電極
とドレインバス配線とは、いずれも上下２層の積層構造
となっており、２層は、純Ｍｏ膜と、Ｍｏ−Ｔａ合金膜
との積層であり、上層又は下層として積層されるＭｏ−
Ｔａ合金膜中のＴａの含有率は、少なくとも９０原子％
以上であることを特徴とするアクティブマトリクス基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24990598A JP3107055B2 (ja) | 1998-09-03 | 1998-09-03 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24990598A JP3107055B2 (ja) | 1998-09-03 | 1998-09-03 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000081633A true JP2000081633A (ja) | 2000-03-21 |
| JP3107055B2 JP3107055B2 (ja) | 2000-11-06 |
Family
ID=17199956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24990598A Expired - Fee Related JP3107055B2 (ja) | 1998-09-03 | 1998-09-03 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107055B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082353A (ja) * | 2000-05-12 | 2002-03-22 | Semiconductor Energy Lab Co Ltd | 携帯用情報機器 |
| JP2002302780A (ja) * | 2000-12-20 | 2002-10-18 | Lg Phillips Lcd Co Ltd | エッチング溶液及びエッチング溶液でパターン形成された銅配線を有する電子機器用アレー基板 |
| KR100696264B1 (ko) * | 2000-04-27 | 2007-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의 제조방법 |
| JP2014082508A (ja) * | 2004-09-15 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1998
- 1998-09-03 JP JP24990598A patent/JP3107055B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696264B1 (ko) * | 2000-04-27 | 2007-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의 제조방법 |
| JP2002082353A (ja) * | 2000-05-12 | 2002-03-22 | Semiconductor Energy Lab Co Ltd | 携帯用情報機器 |
| JP2002302780A (ja) * | 2000-12-20 | 2002-10-18 | Lg Phillips Lcd Co Ltd | エッチング溶液及びエッチング溶液でパターン形成された銅配線を有する電子機器用アレー基板 |
| US7850866B2 (en) | 2000-12-20 | 2010-12-14 | Lg Display Co., Ltd. | Etchant and array substrate having copper lines etched by the etchant |
| US8236704B2 (en) | 2000-12-20 | 2012-08-07 | Lg Display Co., Ltd. | Etchant and array substrate having copper lines etched by the etchant |
| JP2015111704A (ja) * | 2004-09-15 | 2015-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014082508A (ja) * | 2004-09-15 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9252227B2 (en) | 2004-09-15 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9716180B2 (en) | 2004-09-15 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10109744B2 (en) | 2004-09-15 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10573757B2 (en) | 2004-09-15 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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