JP2000079728A - 画像処理装置及び画像出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は画像処理装置及び画像出力装置に関
し、画像処理速度を高速化することができる画像処理装
置及び画像出力装置を提供することを目的としている。 【解決手段】 画像データを記憶するメモリと、画像デ
ータを入力し、指定された書き込み、若しくは読み出し
タイミングで画像データを前記メモリに書き込むメモリ
制御手段と、該メモリ制御手段への画像データ書き込
み、若しくは読み出しタイミングを指定するＣＰＵとを
具備し、該ＣＰＵで書き込み、若しくは読み出しタイミ
ングを指定したら、前記メモリ制御手段はＣＰＵを介在
させることなく、入力データの前記メモリへの画像デー
タの書き込み、若しくは前記メモリからの画像データの
読み出しを行なうように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置及び画
像出力装置に関し、更に詳しくは画像処理をハードウェ
アで実行することにより、ＣＰＵの負荷を軽減し、処理
の高速度化を図った画像処理装置及び画像出力装置に関
する。

【０００２】

【従来の技術】近年、ディジタル画像データを受けてフ
ルカラー印刷を行なうことができるプリンタが用いられ
るようになっている。ディジタル画像データは、内部の
ＣＰＵで画像処理され、例えばインクジェットヘッドか
ら記録紙にフルカラー印刷が行われる。その分解能も、
３００ｄｐｉ以上のものが使用されてきている。

【０００３】更に、１ライン分の画像を同時に印刷する
ラインヘッドが提案されている。従って、一度に印刷す
るために必要な画像データの量は、大幅に増加し、それ
を作成するための処理装置の負荷も大きくなってきてい
る。

【０００４】

【発明が解決しようとする課題】従来の技術は、各色の
ヘッド取り付け位置による印画位置ずれ、印画方法、ヘ
ッドノズル間隔等の条件による前記画像データの処理を
ＣＰＵで行なっているので、ＣＰＵの負担が大きく、画
像処理速度がＣＰＵの処理速度にひきずられて遅くなる
という問題があった。

【０００５】また、高画質化の追求によるヘッドの多ノ
ズル化に起因して処理速度が低下してしまうという問題
があった。

【０００６】本発明はこのような課題に鑑みてなされた
ものであって、画像処理速度を高速化することができる
画像処理装置及び画像出力装置を提供することを目的と
している。

【０００７】

【課題を解決するための手段】（１）前記した課題を解
決する第１の発明は、画像データを記憶するメモリと、
画像データを入力し、指定された書き込み、若しくは読
み出しタイミングで画像データを前記メモリに書き込む
メモリ制御手段と、該メモリ制御手段への画像データ書
き込み、若しくは読み出しタイミング及びこれらデータ
数を指定するＣＰＵとを具備し、該ＣＰＵで書き込み、
若しくは読み出しタイミング及びデータ数を指定した
ら、前記メモリ制御手段はＣＰＵを介在させることな
く、入力データの前記メモリへの画像データの書き込
み、若しくは前記メモリからの画像データの読み出しを
行なうことを特徴としている。

【０００８】この発明の構成によれば、ＣＰＵから画像
データ書き込み、若しくは読み出しタイミングを指定す
ることにより、後はＣＰＵを除いた回路でメモリへの画
像データの書き込み及びメモリからの画像データの読み
出しを行なうことができる。

【０００９】（２）この場合において、前記メモリから
画像データを読み出すに際し、記録紙と印字エリアとで
形成される余白領域にデータを打ち出さないための余白
挿入部を設けたことを特徴としている。

【００１０】この発明の構成によれば、印字ヘッドの装
着位置ずれへの対応として各色一致した位置から画像デ
ータを書き込むようにすることができる。

【００１１】（３）前記画像データをメモリに書き込む
に際し、記録紙と印字エリアとで構成される余白領域に
データを打ち出さないために余白分だけ非画像データを
書き込む非画像データ書き込み部を設けたことを特徴と
している。

【００１２】この発明の構成によれば、画像データをメ
モリに書き込むに際し、余白領域相当部には０データを
書き込むことにより、主走査方向画素単位で各色一致し
た位置から画像データを書き込むようにすることができ
る。

【００１３】（４）また、前記画像データをメモリから
読み出すに際し、各色ヘッドの装着位置ずれに対応する
余白分だけの画素数を“０”データで追加的に読み出す
余白挿入部を設けたことを特徴としている。

【００１４】この発明の構成によれば、画像データをメ
モリから読み出すに際し、余白領域相当部には０データ
を書き込むことにより、記録紙の余白領域を外して印字
エリアから画像データを読み出すようにすることができ
る。

【００１５】（５）また、前記メモリを少なくとも３ブ
ロック以上に分割し、一つのブロックにデータを書き込
んでいる間に他のブロックからデータを読み出すための
メモリ制御手段を設け、書き込みブロックと読み出しブ
ロックをリング状に順次切り換えながら画像データの書
き込みと読み出しを行なうことを特徴としている。

【００１６】この発明の構成によれば、少なくとも３ブ
ロック以上のメモリブロックを設けることにより、読み
出しエリアの一部が徐々に更新されていくような重畳的
読み出しに対しても同時書き込みと読み出しが可能なデ
ュアルポートメモリとしての機能を持たせることができ
る。

【００１７】（６）また、前記複数ブロックに分かれた
メモリ領域への書き込みアドレス、及び前記メモリ領域
からの読み出しアドレスを前記ＣＰＵが管理し、読み出
し中のブロックへは前記ＣＰＵが書き込みを行わないよ
う制御することを特徴としている。

【００１８】この発明の構成によれば、メモリからの読
み出し中のブロックへは前記ＣＰＵが書き込みを行わな
いよう制御することにより、メモリ容量を削減すること
ができる。

【００１９】（７）また、ラインヘッドを複数ブロック
に分割し、読み出し用のアドレスバスとデータバスを前
記ブロック毎に独立に持つと共に、各ブロックの並列読
み出しを行なうように構成することを特徴としている。

【００２０】この発明の構成によれば、ノズル数の極め
て大きいラインヘッドを駆動する時に、高速にデータ転
送することができる。

【００２１】（８）前記した課題を解決する第２の発明
は、画像データを記憶するメモリと、画像データを入力
し、指定された書き込み、若しくは読み出しタイミング
及びこれらデータ数で画像データを前記メモリに書き込
むメモリ制御手段と、該メモリ制御手段への画像データ
書き込み、若しくは読み出しタイミング及びデータ数を
指定するＣＰＵとを具備し、ＣＰＵは、前記メモリから
画像データを読み出すに際し、読み出し開始番地と、読
み出しアドレスの規則性及び読み出しデータ数を設定す
ることで、任意のヘッド構成とインク吐出方式に対応す
るデータ読み出しを行なうことを特徴としている。

【００２２】この発明の構成によれば、ＣＰＵはラスタ
データで書かれた前記メモリから読み出し開始アドレス
と読み出しアドレスの規則性及び読み出しデータ数を設
定することで、任意のヘッド構成と打ち方に対応するデ
ータの読み出しを行ない、後はＣＰＵを除いた回路でプ
リンタ等の出力装置に出力することができる。

【００２３】（９）前記した課題を解決する第３の発明
は、画像データを記憶する複数のメモリと、該複数のメ
モリの各々に対して設けられ、画像データを入力し、指
定された書き込み、若しくは読み出しタイミング及びこ
れらデータ数で画像データを前記メモリに書き込むメモ
リ制御手段と、前記複数のメモリ制御手段への画像デー
タ書き込み、若しくは読み出しタイミング及びデータ数
を指定する1つのＣＰＵと、を有し、前記ＣＰＵは、画
像データの書き込みに際し、書き込む画像データをライ
ン単位で振り分けて、前記複数のメモリのいずれかへ選
択的に書き込むことを特徴としている。

【００２４】この発明の構成によれば、画像データを入
力し、指定された書き込み、若しくは読み出しタイミン
グ及びこれらデータ数で画像データを前記メモリに書き
込むメモリ制御手段を、複数のメモリの各々に対して設
けることにより、複数のメモリで並列処理が可能とな
り、多ノズルとなった場合でも高速での処理が行える。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。

【００２６】図１は本発明装置の全体構成例を示すブロ
ック図で、プリンタに適用した場合を示している。図に
おいて、１はメカニック部分の制御や、本発明に係る画
像転送制御を行なうＣＰＵ、２は該ＣＰＵ１からの何段
目から何行置きに読み出すかという指令を受けて、デュ
アルポートＲＡＭ３の読み出しタイミングを制御すると
共に、インタフェースコントロール用バッファＲＡＭ５
から画像データの振り分け制御を行ないながら、デュア
ルポートＲＡＭ３に書き込み制御を行なう振り分けメモ
リアクセス部である。該振り分けメモリアクセス部２
は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒｒａｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ）で構成されている。

【００２７】３は前述した画像データの書き込みと読み
出しが同時に行えるデュアルポートメモリで、本発明を
特徴付ける部分で、例えばＲＡＭが用いられる。該デュ
アルポートＲＡＭ３は読み出し用に２ブロック（バン
ク）、書き込み用に１ブロック（バンク）の少なくとも
３ブロック構成となっている。４はプログラムを記憶す
る主メモリ、５は入力されるインタフェースより入力さ
れた画像データを一時保持するバッファＲＡＭである。
６は振り分けメモリアクセス部２から与えられるＹ，
Ｍ，Ｃ，Ｋ各濃淡データをインクジェット用ラインヘッ
ドの並びに合わせる縦横変換を行なうデータ展開部であ
る。該データ展開部６もＦＰＧＡで構成される。７はデ
ータ展開部６の出力を受けるラインヘッドを持つキャリ
ッジである。

【００２８】８は各種入出力と接続されるＩ／Ｏ拡張処
理やエンコーダ信号処理を行なう信号処理部、９は該信
号処理部８と接続されるキャリッジ用ディジタルＤＣサ
ーボ、１０は同じく信号処理部８と接続される送り用デ
ィジタルＤＣサーボ、１１はキーマトリクスを具備しＬ
ＣＤ駆動を行なう操作部である。このように構成された
システムの動作を説明すれば、以下の通りである。

【００２９】入力された画像データは、バッファＲＡＭ
５で一時保持され、振り分けメモリアクセス部２を介し
てデュアルポートＲＡＭ３に書き込まれる。このような
画像データ書き込み処理を繰り返すことにより、デュア
ルポートＲＡＭ３には画像データが順次記憶されてい
く。

【００３０】デュアルポートＲＡＭ３に画像データが記
憶されたら、ＣＰＵ１は読み出しブロックから画像デー
タを読み出し、データ展開部６はラインヘッドの構成に
あった縦横変換（ＸＹ変換）を行ない、キャリッジ７に
出力する。キャリッジ７は、記録紙（図示せず）上を主
走査方向に移動しながらノズルからＹ，Ｍ，Ｃ，Ｋ各濃
淡インクを吐出して画像データを出力し、次に副走査方
向に移動する動作を繰り返しながら、記録紙上に画像を
形成していく。キャリッジ７はディジタルＤＣサーボ９
により主走査方向に制御され、副走査方向にはディジタ
ルＤＣサーボ１０により制御される。

【００３１】図２は本発明の要部の一実施の形態例を示
すブロック図である。図１と同一のものは、同一の符号
を付して示す。図において、２０は振り分けメモリアク
セスＦＰＧＡである。該メモリアクセスＦＰＧＡ２０
は、例えば集積回路（ＩＣ）で構成することができる。
入力画像データは、バッファＲＡＭ５に入る。バッファ
ＲＡＭ５に蓄積された画像データは、ＳＣＳＩコントロ
ーラ１６を介してＦＩＦＯ（ファーストイン・ファース
トアウト）メモリ１７に入力される。

【００３２】ＦＩＦＯコントローラ２２は、ＦＩＦＯ１
７から画像データを読み出す。この時、ＣＰＵ１からの
指示（何行目から何行置きに読み出す）がＣＰＵインタ
フェース部３０を介してデータ入力コントロール部２１
に送られる。該データ入力コントロール部２１は、ＦＩ
ＦＯ１７から読み出された画像データ（１６ビット）を
受けて、データ振り分け部２３に与える。該データ振り
分け部２３は、入力されたＹ，Ｍ，Ｃ，Ｋ各色の画像デ
ータを濃いデータと淡いデータとに振り分ける（詳細後
述）。

【００３３】データ振り分け部２３から出力された画像
データは、メモリライト要求部２４に入る。該メモリラ
イト要求部２４の出力はメモリコントローラ２５に入
る。該メモリコントローラ２５は、デュアルポートメモ
リ３に対して書き込み制御と読み出し制御を行なう（詳
細後述）。この時、メモリコントローラ２５とデュアル
ポートメモリ３とは３２ビットで接続される。

【００３４】デュアルポートメモリ３としては、ここで
はバンク０〜バンク２までの３つのバンク（ブロック）
に分けられており、その容量は、画像サイズで異なる
が、例えば６４ＭＢ×３又は３２ＭＢ×３である。これ
らバンクの内の１つが書き込み用バンク、残り２つが読
み出し用バンクである。

【００３５】メモリコントローラ２５は、既に書き込ま
れているバンクから画像データの読み出しを行なう。読
み出された画像データは、メモリコントローラ２５を介
してメモリリード要求部２６を介してＸＹ変換ＦＰＧＡ
インタフェース部２８に入る。この時、余白挿入部２７
は、各色ラインヘッドの装着位置ずれのために、余白部
分に画像ドットを打たないための余白を画像データに設
定する（詳細後述）。このようにして余白が設けられた
画像データはＸＹ変換ＦＰＧＡインタフェース２８に入
り、ＸＹ変換ＦＰＧＡ６に与えられる。ＸＹ変換ＦＰＧ
Ａ６は、画像データの縦横変換を行ない、ラインヘッド
を駆動し、記録紙上に画像を形成する。このように、本
発明によれば、ＣＰＵ１は初期動作時にのみ、何行目か
ら何行置きに計何行分の画像データを読み出すという指
令を出すのみで、後の処理は全て図示されるハードウェ
アで実行される。従って、ＣＰＵから画像データ書き込
み、若しくは読み出しタイミングを指定することによ
り、後はＣＰＵを除いた回路でメモリへの画像データの
書き込み及びメモリからの画像データの読み出しを行な
うことができる。この結果、ＣＰＵの負荷は軽減され、
処理速度を向上させることができる。

【００３６】次に、データ振り分け部２３の動作につい
て説明する。図３はデータ振り分け部２３の一実施の形
態例を示すブロック図である。ＥＡＢ−ＲＡＭ制御部３
１には、２ビットのＣＯＬＳＥＬ信号と、４ビットの階
調データと、１６ビットのＬＵＴセット信号が入力され
ている。ＥＡＢ−ＲＡＭ制御部３１は、これら信号を受
けて淡色用と濃色用のそれぞれ３ビットのアドレス信号
及びＬＵＴデータの書き込み／読み出し制御信号を出力
する。これらアドレス信号と書き込み／読み出し信号
は、淡色ＬＵＴ３２と濃色ＬＵＴ３３に入る。これらＬ
ＵＴ３２，３３には、１６ビットの入力データが入って
おり、ＬＵＴデータとして内部に格納される。

【００３７】この結果、淡色ＬＵＴ３２及び濃色ＬＵＴ
３３からは、入力データがアドレス信号により選択され
た１６ビットのＬＵＴデータとして出力される。これら
ＬＵＴデータは、ＬＵＴ比較部３４に入る。該ＬＵＴ比
較部３４は、淡色ＬＵＴデータ及び濃色ＬＵＴデータ及
び階調データを受けて、１６ビットのデータを淡色、濃
色毎に２ビットに変換して出力する。この時、４ビット
の階調データは、１６ビットのＬＵＴデータのどの２ビ
ットを選択するかを決定するためのものである。２ビッ
トのデータは、図に示すように、００，０１，１０，１
１の４種類がある。淡色２ビット、濃色２ビットとで合
計４ビットで１６階調を表現することができる。これら
２ビットのＬＵＴ出力は、メモリライト要求部２４（図
２参照）に与えられる。

【００３８】図４はデータ振り分けＬＵＴのビット構成
を示す図である。４ビットの入力データＫｎに対し、そ
れぞれ淡色のテーブル（ＬＵＴＫＴＬ，ＬＵＴＫＴＨ）
及び濃色のテーブル（ＬＵＴＫＮＬ，ＬＵＴＫＮＨ）か
ら、一致する値を引っ張ってくることにより、淡色、濃
色それぞれ２ビットのデータに振り分ける。例えば、Ｋ
ｎ＝７の場合、ＬＵＴＫＴＬのビット１５，１４の値を
淡色データに、ＬＵＴＫＮＬのビット１５，１４の値を
濃色データに設定する。４ビットのデータ１個を１色の
ヘッドで階調をもたせて打つよりも濃淡２ビットずつに
分けて打つ方が印画速度が向上するからである。

【００３９】次に、余白挿入部２７の動作について説明
する。図５は余白挿入部２７の動作説明図である。横方
向が主走査方向、縦方向が副走査方向である。図におい
て、Ｐは記録紙、Ｋは印字エリア、記録紙Ｐと印字エリ
アＫとの間は余白領域Ｑである。印字ヘッドは１ライン
１６ビットであり、図では、余白領域はＡ、Ｂ、Ｃなる
１アドレス当たり１６ビットの主走査方向のデータの並
びと１６ビットに満たない不完全領域Ｄが入っている。
領域Ａ、Ｂ、Ｃについては、読み出しアドレスを変更せ
ず、読み出し制御のみを“０”データ出力にて行なうこ
とにより、印字時に０を読み出す。従って、１アドレス
当たりのデータ量（画素数）単位でしか余白制御を行な
うことができない。

【００４０】この実施の形態例によれば、印字ヘッドの
初期位置設定時に、記録紙の余白領域を外して印字エリ
アから画像データを書き込むようにすることができる。

【００４１】上述の実施の形態例では、画像データを読
み出して印字ヘッドで印字する場合に１アドレス当たり
のデータ数単位の余白領域の処理を行なうことしかでき
ないため、図の不完全領域Ｄについては、デュアルポー
トメモリに画像データを書き込む時に、余白領域を構成
する部分に予め“０”を書き込んでおくようにすること
ができる。これにより、記録紙の余白領域を外して印字
エリアからデータを書き込むようにすることができる。

【００４２】以上は、主走査方向に対する各色ヘッドの
位置補正に対する余白領域の構成を示したが、副操作方
向に対しても同様の技術で構成することができる。即
ち、デュアルポートメモリ３の指定行目のアドレスから
読み出す際に、予め読み出しアドレスを変更せず、読み
出し制御のみ“０”データ出力で行なう。以上を組み合
わせることで上下左右の余白部分をヘッド位置補正用と
して確保することができる。

【００４３】次に、本発明によるデュアルポートメモリ
の構成について説明する。本発明では、図２に示すよう
にデュアルポートメモリ３を３ブロック（バンク）以上
から構成している。図６はデュアルポートメモリ動作の
説明図で、該デュアルポートメモリ動作は、メモリコン
トローラ２５（図２参照）により行われる。図におい
て、メモリコントローラ２５は、メモリアドレスマルチ
プレクサ２５ａと、メモリアクセスコントローラ２５ｂ
と、リフレッシュタイマ２５ｃから構成されている。

【００４４】メモリライト要求部２４からのライトアド
レス３２ビットと、ライトデータ３２ビットは、アドレ
ス下位２４ビットがメモリアドレスマルチプレクサ２５
ａに入り、上位８ビットがメモリアクセスコントローラ
２５ｂに入っている。同様にメモリリード要求部２６か
らのリードアドレス３２ビットとリードデータ３２ビッ
トは、アドレス下位２４ビットがメモリアドレスマルチ
プレクサ２５ａに入り、アドレス上位８ビットはメモリ
アクセスコントローラ２５ｂに入っている。メモリアク
セスコントローラ２５ｂには、メモリライト要求部２４
からのライト要求信号が入り、これに対するライトＡＣ
Ｋが出力される。メモリリード要求部２６からのリード
要求が入り、これに対するリードＡＣＫが出力される。
リフレッシュタイマ２５ｃは、メモリアクセスコントロ
ーラ２５ｂに入っている。メモリアドレスマルチプレク
サ２５ａは、３個のメモリバンクと接続され、メモリア
クセスコントローラ２５ｂからは、メモリバンクそのそ
れぞれに対してＲＡＳ、ＣＡＳ、ＷＥ（ライトイネーブ
ル）、ＯＥ（アウトイネーブル）信号が入っている。Ｒ
ＡＳ、ＣＡＳはメモリバンクのどのバンクを選ぶか決定
する信号である。メモリアクセスコントローラ２５ｂ
は、３個のバンクの内の１つを書き込みブロックとし
て、残りの２個のバンクを読み出しブロックとして動作
するように制御する。メモリバンクのアドレスは２４ビ
ットあるが、同時にアクセスするのではなく、１２ビッ
トずつ２回に分けて与えるようになっている。

【００４５】図７はメモリバンクがリング状にリード／
ライト動作する例を示す図である。メモリバンク（ブロ
ック）をＢ０、Ｂ１、Ｂ２とする。最初はに示すよう
にＢ０とＢ１がリードモード（最初の方をＲ１、次をＲ
２とする）、Ｂ２がライトモードである。つまり、バン
クＢ０とＢ１から画像データを読み出している間にバン
クＢ２はライトモードとなっている。次に、バンクＢ１
まで読み出した後にはに示すように、バンクＢ２から
画像データを読み出す（リード）モードとなる。一方、
既にバンクＢ０は読み出しが終了しているので、バンク
Ｂ０がライトモードとなる。以上のような動作を継続し
て行なうことにより、バンクＢ０〜バンクＢ２はリング
状にライトモードとリードモードになり、書き込みと読
み出しが同時に行えるデュアルポートメモリとして動作
する。

【００４６】ところで、図２のメモリ３は、バンク１，
２，３に分かれており、それぞれが１回のキャリッジ走
査で持ち出すメモリ容量以上を必要としている。つま
り、ノズル間隔が８画素おきに６４個のノズルが空いて
いるヘッドを想定した場合、５１２ライン分（１ヘッド
ライン分）以上のメモリを必要とする。

【００４７】ここで、メモリ３のバンク数を増やしてい
き、１ライン毎のバンクを有すると仮定する。すると、
図１１に示すように、メモリ３が１ヘッドライン＋ａ
のメモリ容量を持てば、等価的ＦＩＦＯメモリを構成す
ることが可能となる。図１１でｎをヘッドライン数とす
れば、最初にｎラインまでメモリに書き込まれた状態で
あれば、キャリッジのスキャン動作は可能である。

【００４８】また、１スキャンでｎライン全てのデータ
を印画するわけでなく、１ヘッドラインの数分の１づつ
新しいラインを加え、重畳的に印画してゆく。そのた
め、次のスキャンまでに数分の１のライン分のメモリが
書き込まれておればよく、どこまで読まれ、どこまで書
き込んだかはＣＰＵが把握可能である。

【００４９】すなわち、ａをこの数分の１ライン分のメ
モリ容量以上に設定しておけば、１ヘッドラインの３倍
のメモリ容量が無くても構成可能となる。なお、ａは、
ヘッドの有するノズル数、ノズル間隔と印画解像度の関
係から決定すればよい。

【００５０】この実施の形態例によれば、複数ラインを
ライン間隔を空けて印画し、次に空きラインを埋めてい
くような重畳的にメモリ読み出しを行なうインクジェッ
トの打ち方に対する構成でも、少なくとも３ブロック以
上のメモリブロック（バンク）を設けることにより、同
時書き込みと読み出しが可能なデュアルポートメモリと
しての機能を持たせることができる。

【００５１】また、ラインヘッドが非常に長いものであ
る場合、全てのラインヘッドに画像データを順次書き込
み、順次読み出すようにすると、データ転送時間がかか
る。そこで、非常に長いラインヘッドの場合には、ライ
ンヘッドを幾つかのブロックに分割し、分割したブロッ
ク毎に前述したような画像データの書き込みと読み出し
を行なうようにすることができる。

【００５２】図８は長いラインヘッドの処理動作の説明
図である。図において、Ｌ１〜Ｌ４はヘッドを４分割し
たものである。そして、各ブロック毎に読み出しのアド
レスバスとデータバスを独立に持ち、それぞれのブロッ
クから並列読み出しを行なうようにすることで、データ
読み出しに要する時間を１／４に短縮することができ
る。各ブロックにおける処理は、上述した処理が用いら
れる。

【００５３】この場合、書き込みについては前記内容と
変わらないが、読み出し制御が各ブロック並列に行なう
点が異なる。しかしながら、読み出し時のアドレスライ
ンは各ブロック中ある程度共通化することが可能であ
る。

【００５４】この実施の形態例によれば、ドット数の極
めて大きいラインヘッドを駆動する時に高速に駆動する
ことができる。

【００５５】次に、データの縦横変換について説明す
る。データは各色毎にライン状になって入ってくるの
で、これを印字ヘッドの方向に縦横変換する必要があ
る。印字ヘッドは、図９に示すように、主走査方向と副
走査方向に移動する。ヘッドは、高濃度用のＹ１，Ｍ
１，Ｃ１，Ｋ１と低濃度用のＹ２，Ｍ２，Ｃ２，Ｋ２か
ら構成されている。そして、先ず高濃度領域のヘッドで
印字し、それから半ピッチずらして低濃度用のヘッドで
印字する。１ラインの印字が終了したら、今度は副走査
方向に所定の距離移動して印字動作を続行する。

【００５６】図１０は縦横変換（ＸＹ変換）の説明図で
ある。縦横変換は、図２のＸＹ変換ＦＰＧＡインタフェ
ース部２８が読み出された画像データに対して行なう。
印字ヘッドまでは各色毎に１列に並んだ画像データが入
ってくるので、この画像データを印字ヘッドに合うよう
に縦方向に変換してやる必要がある。図に示すように、
１６ビット単位で濃い黒と淡い黒とがデータとして並ん
でいる。この主走査方向に並んだ１６ビットデータを１
２８ノズルの縦方向に並び変える。

【００５７】このようにして、縦横変換された画像デー
タは、キャリッジ７（図１参照）に転送され、記録紙に
インクジェットノズルからインクが吐出される。これに
より、ＣＰＵから画像データ書き込み、若しくは読み出
しタイミングを指定することにより、後はＣＰＵを除い
た回路でメモリへの画像データの書き込み及びメモリか
らの画像データの読み出しを行ない、プリンタ等の出力
装置に出力することができる。即ち、画像処理装置を画
像出力装置としても使用することができる。この場合
に、印字領域の余白処理、メモリバンクのリード／ライ
ト切り換え等の技術はそのまま用いることができる。

【００５８】以上のような振り分けメモリアクセス部に
よる画像処理の高速化を図っても、ヘッドノズル数がさ
らに多数化すると、処理速度が低下することが考えられ
る。そこで、振り分けメモリアクセス部２と画像メモリ
部３をそれぞれ並列構成とすることで多ノズル化に対応
し、高速化を図る例を以下説明する。

【００５９】ヘッドのノズル数を増大する場合、ノズル
数が比較的少ないときは一列に伸びてゆく。しかし、ノ
ズル間隔は解像度に比例し細かく出来ず、また、ヘッド
長も長くなり過ぎる為、一定ノズル数より多くなると、
一列のもの（単位ヘッド）を張り合わせる図１２のよう
な構成となるのが一般的である。図１２は、説明のため
４画素おきに空けた5個のノズルが一列となった単位ヘ
ッドを主走査（ライン）方向に２画素、副走査方向に2
画素ずらした構成で２枚張り合わせ、合計１０ノズルの
ヘッドとした例である。なお、ノズル数、重ね数及び使
用する単位ヘッドの数はこの例に限定されるものではな
い。

【００６０】図１２の構成のヘッドで印画する場合の、
各ノズルの走査毎のインク吐出による印画パターンを図
１３に示した。また、このような多ノズルに対応したブ
ロック構成を図１４に示した。なお、図１４は、基本的
に図１と同じ構成であり、同一符号は同一構成を示して
いるので説明は省略する。ここでは、画像メモリ３と振
り分けメモリアクセス部２が対となっており、かつ複数
設けられている。

【００６１】これらの図を用いて動作を説明する。本例
の場合、Ｎｏ．１からＮｏ．５の５ノズルで振り分けメ
モリアクセス部の画像処理がほぼ限界であると仮定し
た。この場合、ヘッドの１走査でＮｏ．１からＮｏ．１
０のノズルは同時に吐出を開始し、図１３の第１スキャ
ンに相当する１０本のラインを印画すべきであるが、こ
の時、画像メモリと振り分けメモリアクセス部は２組
(Ｎｏ．２)まで必要となり、Ｎｏ．１からＮｏ．５まで
はＮｏ．１アクセス部で、Ｎｏ．６からＮｏ．１０まで
はＮｏ．２アクセス部で処理される。それぞれ別々に処
理されたデータはそれぞれのデータ展開部でパラシリ変
換され、Ｎｏ．１からＮｏ．５までのノズルに接続する
ヘッドドライバー、及びＮｏ．６からＮｏ．１０までの
ノズルに接続するヘッドドライバーへと転送される。

【００６２】次の走査では、図１２のヘッドを副走査方
向に１画素ずらし、同じく各振り分けメモリアクセス部
で処理されたデータをそれぞれのヘッドドライバーへと
転送される。図１２の構成では、２回の走査で、全ての
ラインが埋まるので、３回めの走査時は、１９画素分大
きく移動する事になる。ここで、各画像メモリ３からの
読み出しに先立って、これらのメモリへは、図１３の印
画に合わせてＣＰＵ１がデータを書き込んでおくべきで
ある。すなわち、Ｎｏ．１の画像メモリ３には、ライン
Ｎｏ．１，Ｎｏ．２，Ｎｏ．５，Ｎｏ．６，Ｎｏ．９，
Ｎｏ．１０…のデータを、Ｎｏ．２の画像メモリ３に
は、ラインＮｏ．３，Ｎｏ．４，Ｎｏ．７，Ｎｏ．８，
Ｎｏ．１１，Ｎｏ．１２…のデータを、ＣＰＵ１が画像
データ入力時に適宜書き込むべきである。

【００６３】以上の構成とすることで、1個の振り分け
アクセス部だけで処理しきれない数のノズルを有するヘ
ッドに対しても複数並列に構成する事で、対応可能とな
る。ここで、図１２のヘッド構成は、各一列のノズル間
隔は４画素おきであったが、例えば８画素おきの構成で
あれば、Ｎｏ．１の画像メモリに書き込むラインをＮ
ｏ．１，Ｎｏ．２，Ｎｏ．３，Ｎｏ．４，Ｎｏ．９，Ｎ
ｏ．１０…とし、Ｎｏ．２の画像メモリに書き込むライ
ンを、Ｎｏ．５，Ｎｏ．６，Ｎｏ．７，Ｎｏ．８，Ｎ
ｏ．１３，Ｎｏ．１４…とすればよい。

【００６４】また、列の数を増やす場合には、画像メモ
リ３と振り分けメモリアクセス部の組を増やすことによ
り対応可能である。さらに、これらの組合わせは主走査
方向にヘッドを重ねていったが、図５に示すようにノズ
ル方向に接続する場合も同じである。

【００６５】上述の実施の形態例では、データ幅として
３２ビット、１６ビット、階調として４ビットの場合に
ついて説明したが、本発明はこれに限るものではなく、
その他の任意のビット数のものを用いることができる。

【００６６】

【発明の効果】以上、詳細に説明したように、 （１）第１の発明によれば、画像データを記憶するメモ
リと、画像データを入力し、指定された書き込み、若し
くは読み出しタイミングで画像データを前記メモリに書
き込むメモリ制御手段と、該メモリ制御手段への画像デ
ータ書き込み、若しくは読み出しタイミング及びこれら
データ数を指定するＣＰＵとを具備し、該ＣＰＵで書き
込み、若しくは読み出しタイミング及びデータ数を指定
したら、前記メモリ制御手段はＣＰＵを介在させること
なく、入力データの前記メモリへの画像データの書き込
み、若しくは前記メモリからの画像データの読み出しを
行なうことにより、ＣＰＵから画像データ書き込み、若
しくは読み出しタイミングを指定して、後はＣＰＵを除
いた回路でメモリへの画像データの書き込み及びメモリ
からの画像データの読み出しを行なうことができる。

【００６７】（２）この場合において、前記メモリから
画像データを読み出すに際し、記録紙と印字エリアとで
形成される余白領域にデータを打ち出さないための余白
挿入部を設けたことにより、印字ヘッドの装着位置ずれ
への対応として各色一致した位置から画像データを書き
込むようにすることができる。

【００６８】（３）また、前記画像データをメモリに書
き込むに際し、記録紙と印字エリアとで構成される余白
領域にデータを打ち出さないために余白分だけ非画像デ
ータを書き込む非画像データ書き込み部を設けたことに
より、画像データをメモリに書き込むに際し、余白領域
相当部には０データを書き込み、主走査方向画素単位で
各色一致した位置から画像データを書き込むようにする
ことができる。

【００６９】（４）また、前記画像データをメモリから
読み出すに際し、各色ヘッドの装着位置ずれに対応する
余白分だけの画素数を“０”データで追加的に読み出す
余白挿入部を設けたことにより、画像データをメモリか
ら読み出すに際し、余白領域相当部には０データを書き
込むことにより、記録紙の余白領域を外して印字エリア
から画像データを読み出すようにすることができる。

【００７０】（５）また、前記メモリを少なくとも３ブ
ロック以上に分割し、一つのブロックにデータを書き込
んでいる間に他のブロックからデータを読み出すための
メモリ制御手段を設け、書き込みブロックと読み出しブ
ロックをリング状に順次切り換えながら画像データの書
き込みと読み出しを行なうことにより、少なくとも３ブ
ロック以上のメモリブロックを設けることにより、読み
出しエリアの一部が徐々に更新されていくような重畳的
読み出しに対しても同時書き込みと読み出しが可能なデ
ュアルポートメモリとしての機能を持たせることができ
る。

【００７１】（６）また、前記複数ブロックに分かれた
メモリ領域への書き込みアドレス、及び前記メモリ領域
からの読み出しアドレスを前記ＣＰＵが管理し、読み出
し中のブロックへは前記ＣＰＵが書き込みを行わないよ
う制御することにより、メモリ容量を削減することがで
きる。

【００７２】（７）また、ラインヘッドを複数ブロック
に分割し、読み出し用のアドレスバスとデータバスを前
記ブロック毎に独立に持つと共に、各ブロックの並列読
み出しを行なうように構成することにより、ノズル数の
極めて大きいラインヘッドを駆動する時に、高速にデー
タ転送することができる。

【００７３】（８）第２の発明によれば、画像データを
記憶するメモリと、画像データを入力し、指定された書
き込み、若しくは読み出しタイミングで画像データを前
記メモリに書き込むメモリ制御手段と、該メモリ制御手
段への画像データ書き込み、若しくは読み出しタイミン
グを指定するＣＰＵとを具備し、ＣＰＵは、前記メモリ
から画像データを読み出すに際し、読み出し開始番地
と、読み出しアドレスの規則性及び読み出しデータ数を
設定することで、任意のヘッド構成とインク吐出方式に
対応するデータ読み出しを行なうことにより、ＣＰＵは
ラスタデータで書かれた前記メモリから読み出し開始ア
ドレスと読み出しアドレスの規則性及び読み出しデータ
数を設定することで、任意のヘッド構成と打ち方に対応
するデータの読み出しを行ない、後はＣＰＵを除いた回
路でプリンタ等の出力装置に出力することができる。

【００７４】（９）第３の発明によれば、画像データを
記憶する複数のメモリと、該複数のメモリの各々に対し
て設けられ、画像データを入力し、指定された書き込
み、若しくは読み出しタイミング及びこれらデータ数で
画像データを前記メモリに書き込むメモリ制御手段と、
前記複数のメモリ制御手段への画像データ書き込み、若
しくは読み出しタイミング及びデータ数を指定する1つ
のＣＰＵと、を有し、前記ＣＰＵは、画像データの書き
込みに際し、書き込む画像データをライン単位で振り分
けて、前記複数のメモリのいずれかへ選択的に書き込む
ことにより、メモリ制御手段を、複数のメモリの各々に
対して設けたので、複数のメモリで並列処理することが
可能となり、多ノズルとなった場合でも高速処理が行え
る。

【００７５】このように、本発明によれば、画像処理速
度を高速化することができる画像処理装置及び画像出力
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明装置の全体構成例を示すブロック図であ
る。

【図２】本発明の要部の一実施の形態例を示すブロック
図である。

【図３】データ振り分け部の一実施の形態例を示すブロ
ック図である。

【図４】データ振り分けＬＵＴのビット構成を示す図で
ある。

【図５】余白挿入部の動作説明図である。

【図６】デュアルポートメモリ動作の説明図である。

【図７】メモリバンクがリング状にリード／ライト動作
する例を示す図である。

【図８】長いラインヘッドの処理動作の説明図である。

【図９】印字ヘッドの走査方向の説明図である。

【図１０】縦横変換の説明図である。

【図１１】メモリ容量を示す模式図である。

【図１２】４ライン間隔を２個張り付けたヘッドのノズ
ル面模式図である。

【図１３】各ノズルのスキャン毎の印画位置を示す模式
図である。

【図１４】多ノズルヘッドの構成図である。

【図１５】４ライン間隔を２個直列に張り付けたヘッド
のノズル面模式図である。

【符号の説明】

１ ＣＰＵ ３ デュアルポートメモリ ５ バッファＲＡＭ ６ ＸＹ変換ＦＰＧＡ １６ ＳＣＳＩコントローラ １７ ＦＩＦＯ ２０ 振り分け・メモリアクセスＦＰＧＡ ２１ データ入力コントロール部 ２２ ＦＩＦＯコントロール部 ２３ データ振り分け部 ２４ メモリライト要求部 ２５ メモリコントローラ ２６ メモリリード要求部 ２７ 余白挿入部 ２８ ＸＹ変換ＦＰＧＡインタフェース部 ２９ Ｉ／Ｏレジスタ部 ３０ ＣＰＵインタフェース部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 画像データを記憶するメモリと、 画像データを入力し、指定された書き込み、若しくは読
   み出しタイミングで画像データを前記メモリに書き込む
   メモリ制御手段と、 該メモリ制御手段への画像データ書き込み、若しくは読
   み出しタイミング及びこれらデータ数を指定するＣＰＵ
   とを具備し、 該ＣＰＵで書き込み、若しくは読み出しタイミング及び
   データ数を指定したら、前記メモリ制御手段はＣＰＵを
   介在させることなく、入力データの前記メモリへの画像
   データの書き込み、若しくは前記メモリからの画像デー
   タの読み出しを行なうことを特徴とする画像処理装置。
2. 【請求項２】 前記メモリから画像データを読み出すに
   際し、記録紙と印字エリアとで形成される余白領域にデ
   ータを打ち出さないための余白挿入部を設けたことを特
   徴とする請求項１記載の画像処理装置。
3. 【請求項３】 前記画像データをメモリに書き込むに際
   し、記録紙と印字エリアとで構成される余白領域にデー
   タを打ち出さないために余白分だけ非画像データを書き
   込む非画像データ書き込み部を設けたことを特徴とする
   請求項１乃至２の何れかに記載の画像処理装置。
4. 【請求項４】 前記画像データをメモリから読み出すに
   際し、各色ヘッドの装着位置ずれに対応する余白分だけ
   の画素数を“０”データで追加的に読み出す余白挿入部
   を設けたことを特徴とする請求項３記載の画像処理装
   置。
5. 【請求項５】 前記メモリを少なくとも３ブロック以上
   の領域に分割し、一つのブロックにデータを書き込んで
   いる間に他のブロックからデータを読み出すメモリ制御
   手段を設け、 書き込みブロックと読み出しブロックをリング状に順次
   切り換えながら画像データの書き込みと読み出しを行な
   うことを特徴とする請求項１記載の画像処理装置。
6. 【請求項６】 前記複数ブロックに分かれたメモリ領域
   への書き込みアドレス、及び前記メモリ領域からの読み
   出しアドレスを前記ＣＰＵが管理し、読み出し中のブロ
   ックへは前記ＣＰＵが書き込みを行わないよう制御する
   ことを特徴とする請求項５記載の画像処理装置。
7. 【請求項７】 ラインヘッドを複数ブロックに分割し、
   読み出し用のアドレスバスとデータバスを前記ブロック
   毎に独立に持つと共に、各ブロックの並列読み出しを行
   なうように構成することを特徴とする請求項１記載の画
   像処理装置。
8. 【請求項８】 画像データを記憶するメモリと、 画像データを入力し、指定された書き込み、若しくは読
   み出しタイミング及びこれらデータ数で画像データを前
   記メモリに書き込むメモリ制御手段と、 該メモリ制御手段への画像データ書き込み、若しくは読
   み出しタイミング及びデータ数を指定するＣＰＵとを具
   備し、 該ＣＰＵは、前記メモリから画像データを読み出すに際
   し、読み出し開始番地と、読み出しアドレスの規則性及
   び読み出しデータ数を設定することで、任意のヘッド構
   成とインク吐出方式に対応するデータ読み出しを行なう
   ことを特徴とする画像出力装置。
9. 【請求項９】 画像データを記憶する複数のメモリと、 該複数のメモリの各々に対して設けられ、画像データを
   入力し、指定された書き込み、若しくは読み出しタイミ
   ング及びこれらデータ数で画像データを前記メモリに書
   き込むメモリ制御手段と、 前記複数のメモリ制御手段への画像データ書き込み、若
   しくは読み出しタイミング及びデータ数を指定する1つ
   のＣＰＵと、を有し、 前記ＣＰＵは、画像データの書き込みに際し、書き込む
   画像データをライン単位で振り分けて、前記複数のメモ
   リのいずれかへ選択的に書き込むことを特徴とする画像
   処理装置。