JP2000077668A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の特性の改善、微細化、低電圧駆
動を可能とする。 【解決手段】 ゲート電極11の上面となだらかに連なる
上面を有する平坦化絶縁膜12を形成する。ゲート電極11
はテーパー化されないので、テーパーの制御が不要とな
り、テーパーのばらつきに起因する特性のばらつきが無
くされるとともに、微細化が実現される。ゲート電極11
のエッジにおいて、段切れが起こることが無いので、ゲ
ート絶縁膜13を薄くすることができ、閾値を下げること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特
に、液晶表示装置（ＬＣＤ：liquid crystal display）
に用いる薄膜トランジスタ（ＴＦＴ）の製造方法に関す
る。

【０００２】

【従来の技術】レーザーアニールによりガラスなどの基
板上に形成された非晶質シリコン（ａ−Ｓｉ）を多結晶
化する方法が開発され、ガラス基板の耐熱限界温度以下
で、良質の多結晶シリコン（ｐ−Ｓｉ）膜を形成するこ
とができる。ｐ−ＳｉＴＦＴは、単結晶シリコンを用い
たＭＯＳトランジスタに比して遜色のない動作速度を有
しているため、同一のガラス基板上に、画素スイッチン
グ素子としてのＴＦＴとともに、その周縁に、画素ＴＦ
Ｔを駆動するドライバーを構成するためのＣＭＯＳ回路
をＴＦＴにより形成することができ、いわゆるドライバ
ー内蔵型のＬＣＤの量産技術が確立されるに至ってい
る。

【０００３】従来のＬＣＤの製造方法を説明する。図５
から図７は、ＬＣＤにおいて、各画素に接続形成される
画素ＴＦＴ及びＣＭＯＳＴＦＴの製造方法を示す工程断
面図である。

【０００４】第１に、図５（ａ）に示すように、ガラス
基板（５０）上に、Ｃｒ，Ｔｉ，Ｔａ，Ａｌ，Ｍｏ等を
成膜し、これをエッチングすることにより、ＴＦＴのゲ
ート電極（５１）を形成する。この時、ゲート電極（５
１）と一体でゲートラインが形成される。エッチング
は、ウエット式の等方性エッチングであり、かつ、レジ
ストとの密着性を制御してサイドエッチ量を調整するこ
とにより、テーパー角の制御を行っている。

【０００５】第２に、図５（ｂ）に示すように、ゲート
電極（５１）を覆って、全面に、シリコン窒化膜、シリ
コン酸化膜、あるいは、これらの積層膜からなるゲート
絶縁膜（５２）、及び、ａ−Ｓｉ膜（５３ａ）を、プラ
ズマＣＶＤの連続成膜により形成する。

【０００６】第３に、図５（ｃ）に示すように、エキシ
マレーザーアニール（ＥＬＡ）を施すことにより、ａ−
Ｓｉ膜（５３ａ）を結晶化し、ｐ−Ｓｉ膜（５３）を形
成する。ＥＬＡは、レーザー光を線状にしたラインビー
ムを走査することにより行われる。

【０００７】ここで、ゲート電極（５１）をｐ−Ｓｉ膜
（５３）の下層に配したボトムゲート構造において、レ
ーザーアニールにより、ａ−Ｓｉがいったん流動化する
ので、ゲート電極（５１）のエッジ部において、段切れ
が発生しやすい。また、ゲート絶縁膜（５２）が、ゲー
ト電極（５１）のエッジ部において段切れを起こしやす
く、素子の耐圧が低下する。このため、ゲート電極（５
１）のエッジ部をテーパー化することにより、このよう
な問題を防いでいる。

【０００８】第４に、図６（ｄ）に示すように、ｐ−Ｓ
ｉ膜（５３）上に、注入ストッパー（５４）となるシリ
コン酸化膜を、プラズマＣＶＤにより形成し、更に、シ
リコン酸化膜（５４）上のゲート電極（５１）の直上領
域に第１のレジスト膜（Ｒ１）を形成し、これをマスク
にシリコン酸化膜をエッチングすることにより、注入ス
トッパー（５４）を形成する。ここで、第１のレジスト
膜（Ｒ１）は、まず、レジスト膜を全面に塗布形成した
後、基板（５０）の下方より露光を行って、ゲート電極
（５１）の反転パターンに感光し、これを現像すること
により得られる。

【０００９】第５に、図６（ｅ）に示すように、第１の
レジスト膜（Ｒ１）を剥離した後、注入ストッパー（５
４）をマスクに、ｐ−Ｓｉ膜（５３）に対する燐（Ｐ）
のイオン注入を低ドーズ量で行う。これにより、注入ス
トッパー（５４）に覆われない領域を低濃度にドーピン
グし、低濃度領域（ＬＤ）を形成する（Ｎ-）ととも
に、注入ストッパー（５４）の直下領域はノンドープの
チャンネル領域（ＣＨ）となる。なお、第１のレジスト
膜（Ｒ１）は、イオン注入時には残しておき、イオン注
入後に剥離しても良い。

【００１０】第６に、図７（ｆ）に示すように、ｐ−Ｓ
ｉ膜（５３）上に、ゲート電極（５１）の直上領域より
少なくともチャンネル長方向に大きな第２のレジスト膜
（Ｒ２）を形成し、これをマスクに燐（Ｐ）のイオン注
入を高ドーズ量で行う。これにより、第２のレジスト膜
（Ｒ２）に覆われない領域を高濃度にドーピングして、
ソース領域（Ｓ）及びドレイン領域（Ｄ）を形成すると
ともに、第２のレジスト膜（Ｒ２）の直下に低濃度領域
（ＬＤ）が残される。このように、チャンネル領域（Ｃ
Ｈ）とソース及びドレイン領域（Ｓ、Ｄ）の間にＬＤ領
域（ＬＤ）が介在された構成はＬＤＤと呼ばれる。

【００１１】第７に、図７（ｇ）に示すように、ｐ−Ｓ
ｉ膜（５３）をＴＦＴの島状にパターニングした後、シ
リコン窒化膜とシリコン酸化膜の積層膜からなる層間絶
縁膜（５５）を形成し、更に、層間絶縁膜（５５）にコ
ンタクトホールを開口する。層間絶縁膜（５５）上に、
Ａｌ、Ｍｏ、Ｔａ等からなるＴＦＴのソース電極（５
６）及びドレイン電極（５７）を形成し、コンタクトホ
ールを介して、ｐ−Ｓｉ膜（５３）のソース領域（Ｓ）
及びドレイン領域（Ｄ）に各々接続する。

【００１２】以上で、ｐ−ＳｉＴＦＴが完成される。

【００１３】

【発明が解決しようとする課題】このように、ゲート電
極（５１）をテーパー化したＴＦＴにおいては、全ての
ＴＦＴ素子について、均一なテーパー制御を行うことが
難しく、特に、サイドエッチ量がばらつくと、トランジ
スタサイズが変わり、表示特性や、回路の動作を変動さ
せてしまう。

【００１４】また、ゲート電極（５１）をテーパー化し
たＴＦＴでは、トランジスタサイズの縮小が困難で、微
細化が妨げられる。

【００１５】

【課題を解決するための手段】本発明は、この課題を解
決するためになされ、基板上に導電膜層を形成する工程
と、前記導電膜層上の所定の位置にレジストを形成する
工程と、前記導電膜層をエッチングすることによりゲー
ト電極を形成する工程と、前記ゲート電極及び前記レジ
ストが形成された基板上に、スパッタリングにより絶縁
膜層を形成する工程と、前記レジストを前記レジスト上
の前記絶縁膜層とともに除去することによりゲート電極
の上面となだらかに連なる上面を有する平坦化絶縁膜を
形成する工程と、前記ゲート電極及び前記平坦化絶縁膜
上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上に半導体膜層を形成する工程と、を有する半導体装
置の製造方法である。

【００１６】これにより、半導体膜層の下地が平坦化さ
れるので、ゲート電極をテーパー化しなくても、半導体
膜層が段切れを起こすことが防がれる。

【００１７】

【発明の実施の形態】本発明の実施の形態にかかる製造
方法を図１から図４の工程断面図を用いて説明する。

【００１８】第１に、図１（ａ）に示す如く、ガラス等
の基板（１０）上に、ゲート電極（１１）となる、Ｃ
ｒ、Ａｌ、Ｍｏ、Ｔａ等の導電膜層をスパッタリングに
より１０００Åの厚みに成膜する。

【００１９】第２に、図１（ｂ）に示す如く、導電膜層
（１１）上に、レジスト（Ｒ１）を所定の形状に形成
し、これをマスクにエッチングすることにより、ＴＦＴ
のゲート電極（１１）を形成する。エッチングは、ＲＩ
Ｅのような異方性エッチングであり、ゲート電極（１
１）の側壁は、理想的には垂直にされる。

【００２０】ここで、導電膜層（１１）のエッチングを
ウエットエッチングにより行う場合、サイドエッチのた
めに、ゲート電極（１１）はレジスト（Ｒ１）に対して
縮小する。従って、このレジストをいったん剥離して、
ゲート電極（１１）上に形成し直す必要がある。この
際、裏面露光法を用いることができる。即ち、ゲート電
極（１１）上に、レジストの材料層を成膜した後、基板
（１０）の裏面より露光を行うことにより、ゲート電極
（１１）をマスクに利用して感光される。これを現像す
ることで、ゲート電極（１１）の上にのみレジスト（Ｒ
１）を新たに形成することができる。

【００２１】第３に、図１（ｃ）に示す如く、ゲート電
極（１１）上にレジスト（Ｒ１）が残された状態で、全
面に平坦化絶縁膜（１２）となる酸化シリコン膜を、ス
パッタリングにより１０００Åの厚さに成膜する。ここ
で、スパッタリングは、室温で行うことができる。この
ため、スパッタリング中に、レジスト（Ｒ１）の変性を
招くことが無く、続く工程において、剥離が困難となる
ことが防がれる。なお、平坦化絶縁膜（１２）として、
酸化シリコン膜に換えて窒化シリコン膜を用いること
で、基板（１０）中のアルカリ成分が、後に形成される
ｐ−Ｓｉ膜（１４）に侵入して、特性をシフトさせるこ
とを防ぐためのパッシベーション膜を兼ねることができ
る。また、平坦化絶縁膜（１２）として、上層が酸化シ
リコン膜、下層が窒化シリコン膜の積層膜としてもよ
い。

【００２２】第４に、図２（ｄ）に示すように、レジス
ト（Ｒ１）を剥離することで、レジスト（Ｒ１）の上に
形成された平坦化絶縁膜（１２）を除去し、いわゆるリ
フトオフを行う。この結果、ゲート電極（１１）の上面
になだらかに連なった上面を有する平坦化絶縁膜（１
２）が形成される。

【００２３】第５に、図２（ｅ）に示すように、ゲート
電極（１１）及び平坦化絶縁膜（１２）上に、ゲート絶
縁膜（１３）となる酸化シリコン膜、及び、ａ−Ｓｉ膜
（１４ａ）を連続ＣＶＤにより形成する。ゲート絶縁膜
（１３）は、平坦化された下地の上に形成されるので、
段切れの恐れが無く、厚さを？？？Å程度に薄くするこ
とができる。

【００２４】第６に、図２（ｆ）に示す如く、エキシマ
レーザーアニール（ＥＬＡ）を施すことにより、ａ−Ｓ
ｉ膜（１４ａ）のみが集中的に加熱され、基板（１０）
を歪ませることなく、ａ−Ｓｉを多結晶化し、ｐ−Ｓｉ
膜（１４）を形成する。この際の基板温度は、ガラス基
板の耐熱温度の６００度以下の低温で、基板として耐熱
性の低いガラス基板を用いることができ、いわゆる低温
プロセスが実現される。

【００２５】第７に、図３（ｇ）に示す如く、注入スト
ッパ（１５）となる酸化シリコン膜を成膜し、この上に
レジスト（Ｒ２）を形成し、これをマスクに酸化シリコ
ン膜をエッチングすることにより、ゲート電極（１１）
の直上領域に、注入ストッパ（１５）を形成する。レジ
スト（Ｒ２）は、レジスト膜を塗布成膜した後、基板
（１０）の背面より露光を行ってゲート電極（１１）の
反転パターンを転写した形状に感光し、現像することに
より形成する。

【００２６】第８に、図３（ｈ）に示す如く、このレジ
スト（Ｒ２）を剥離した後、注入ストッパー（１５）を
マスクに、燐（Ｐ）のイオン注入を１０の１３乗程度の
低ドーズ量で行うことにより、注入ストッパー（１５）
に覆われない領域のｐ−Ｓｉ膜（１４）が低濃度にドー
ピングされ（Ｎ-）、低濃度領域が形成されるととも
に、注入ストッパー（１５）の直下領域がノンドープの
チャンネル領域（ＣＨ）となる。

【００２７】第９に、図４（ｉ）に示す如く、再び、レ
ジスト（Ｒ３）を、少なくとも、ゲート電極（１１）の
チャンネル長方向よりも大きく形成し、これをマスクに
燐（Ｐ）のイオン注入を１０の１５乗程度の高ドーズ量
で行うことにより、レジスト（Ｒ３）に覆われない領域
が高濃度にドーピングされ、ソース領域（Ｓ）及びドレ
イン領域（Ｄ）を形成する。この時、ホトレジスト（Ｒ
２）の直下には、チャンネル領域（ＣＨ）と、その傍ら
に低濃度領域（ＬＤ）が形成され、ＬＤＤ構造が完成さ
れる。

【００２８】第１０に、図４（ｊ）に示す如く、ｐ−Ｓ
ｉ膜（１４）をＴＦＴの島状にパターニングした後、窒
化シリコン膜と酸化シリコン膜の積層膜からなる層間絶
縁膜（１６）を形成し、層間絶縁膜（１６）中にコンタ
クトホールを開口する。そして、層間絶縁膜（１６）上
に、Ａｌ、Ｍｏ、Ｔａ等からなるＴＦＴのソース電極
（１７）及びドレイン電極（１８）を形成し、コンタク
トホールを介して、ｐ−Ｓｉ膜（１４）のソース領域
（Ｓ）及びドレイン領域（Ｄ）に各々接続する。

【００２９】以上で、本発明の製造方法によるｐ−Ｓｉ
ＴＦＴが完成する。

【００３０】

【発明の効果】以上の説明から明らかな如く、本発明に
おいて、平坦化絶縁膜により、ゲート電極による段差を
無くすことで、ゲート絶縁膜や半導体膜層の段切れが防
がれるので、ゲート電極をテーパー形状にする必要が無
くなった。このため、テーパーのばらつきに起因する表
示特性の変動や、回路動作への悪影響などが取り除かれ
るとともに、トランジスタの微細化が実現できる。更
に、ゲート絶縁膜を薄くすることで、閾値を下げること
ができ、低電圧駆動が可能となる。また、トランジスタ
の能力が向上し、チャンネル長方向、チャンネル幅方向
及びゲート絶縁膜方向の３次元的な電界を一定としたま
まのスケーリングにより、微細化が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。

【図２】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。

【図３】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。

【図４】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。

【図５】従来の半導体素子の製造方法を示す工程断面図
である。

【図６】従来の半導体素子の製造方法を示す工程断面図
である。

【図７】従来の半導体素子の製造方法を示す工程断面図
である。

【符号の説明】

１０ 基板 １１ ゲート電極 １２ 平坦化絶縁膜 １３ ゲート絶縁膜 １４ ｐ−Ｓｉ １６ 層間絶縁層 １７ ソース電極 １８ ドレイン電極

フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA35 JA38 JA39 JA42 JA44 JB13 JB23 JB32 JB38 JB58 KA04 KA07 KA12 KA16 KA18 KA24 KB22 MA05 MA08 MA14 MA15 MA18 MA19 MA20 MA27 MA30 MA35 MA37 MA42 NA15 NA19 NA22 NA25 NA26 NA27 NA29 PA06 QA07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板上に導電膜層を形成する工程と、 前記導電膜層上の所定の位置にレジストを形成する工程
   と、 前記レジストをマスクに前記導電膜層をエッチングする
   ことによりゲート電極を形成する工程と、 前記ゲート電極及び前記レジストが形成された基板上
   に、スパッタリングにより絶縁膜層を形成する工程と、 前記レジストを前記レジスト上の前記絶縁膜層とともに
   除去することによりゲート電極の上面となだらかに連な
   る上面を有する平坦化絶縁膜を形成する工程と、 前記ゲート電極及び前記平坦化絶縁膜上に、ゲート絶縁
   膜を形成する工程と、 前記ゲート絶縁膜上に半導体膜層を形成する工程と、を
   有する半導体装置の製造方法。
2. 【請求項２】 前記平坦化絶縁膜は、酸化シリコン膜で
   あることを特徴とする請求項１記載の半導体装置の製造
   方法。
3. 【請求項３】 前記平坦化絶縁膜は、窒化シリコン膜で
   あることを特徴とする請求項１記載の半導体装置の製造
   方法。
4. 【請求項４】 基板上に導電膜層を形成する工程と、 前記導電膜層上の所定の位置に第１のレジストを形成す
   る工程と、 前記第１のレジストをマスクに前記導電膜層をウエット
   エッチングすることによりゲート電極を形成する工程
   と、 前記第１のレジストを剥離した後、前記ゲート電極上
   に、裏面露光法を用いて第２のレジストを形成する工程
   と、 前記ゲート電極及び前記第２のレジストが形成された基
   板上に、スパッタリングにより絶縁膜層を形成する工程
   と、 前記第２のレジストを前記第２のレジスト上の前記絶縁
   膜層とともに除去することによりゲート電極の上面とな
   だらかに連なる上面を有する平坦化絶縁膜を形成する工
   程と、 前記ゲート電極及び前記平坦化絶縁膜上に、ゲート絶縁
   膜を形成する工程と、 前記ゲート絶縁膜上に半導体膜層を形成する工程と、を
   有する半導体装置の製造方法。