JP2000066772A - リードアンドクリア回路 - Google Patents
リードアンドクリア回路Info
- Publication number
- JP2000066772A JP2000066772A JP10236875A JP23687598A JP2000066772A JP 2000066772 A JP2000066772 A JP 2000066772A JP 10236875 A JP10236875 A JP 10236875A JP 23687598 A JP23687598 A JP 23687598A JP 2000066772 A JP2000066772 A JP 2000066772A
- Authority
- JP
- Japan
- Prior art keywords
- register
- read
- signal
- circuit
- clear
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】リード値が“１”のレジスタのみ自動クリア信
号をセットさせることにより、レジスタのセットタイミ
ングとレジスタのクリアタイミングの競合によるセット
データの消失を回避すると共に、レジスタの自動クリア
を実現する。 【解決手段】ステータス信号でセットされ、自動クリア
信号でクリアされるレジスタ１１およびレジスタ１２
と、ＣＰＵからのリード信号によりレジスタ１１の値を
取り込むバッファ１３と、レジスタ１２の値を取り込む
バッファ１５と、バッファ１３の出力信号とクリアタイ
ミング信号２３の論理積をとり自動クリア信号を生成す
るＡＮＤ回路１４と、バッファ１５の出力信号２４とク
リアタイミング信号２３の論理積をとり自動クリア信号
１８を生成するＡＮＤ回路１６とを有する。
号をセットさせることにより、レジスタのセットタイミ
ングとレジスタのクリアタイミングの競合によるセット
データの消失を回避すると共に、レジスタの自動クリア
を実現する。 【解決手段】ステータス信号でセットされ、自動クリア
信号でクリアされるレジスタ１１およびレジスタ１２
と、ＣＰＵからのリード信号によりレジスタ１１の値を
取り込むバッファ１３と、レジスタ１２の値を取り込む
バッファ１５と、バッファ１３の出力信号とクリアタイ
ミング信号２３の論理積をとり自動クリア信号を生成す
るＡＮＤ回路１４と、バッファ１５の出力信号２４とク
リアタイミング信号２３の論理積をとり自動クリア信号
１８を生成するＡＮＤ回路１６とを有する。
Description
【０００１】
【発明の属する技術分野】本願発明は、リードアンドア
ンドクリア回路に関し、特に、自動クリア機能付きのリ
ードアンドアンドクリア回路に関する。
ンドクリア回路に関し、特に、自動クリア機能付きのリ
ードアンドアンドクリア回路に関する。
【０００２】
【従来の技術】従来のリードアンドクリア回路について
図面を参照して説明する。
図面を参照して説明する。
【０００３】図３は従来のリードアンドクリア回路のブ
ロック図であり、図４は、図３のリードアンドクリア回
路の動作を示すタイミングチャートである。
ロック図であり、図４は、図３のリードアンドクリア回
路の動作を示すタイミングチャートである。
【０００４】周辺回路の動作状態を確認する方法とし
て、周辺回路から出力されるステータス信号をレジスタ
にラッチし、そのレジスタの値をＣＰＵ（図示してな
い）によりリードアンドする事で確認する方法がとられ
ている。
て、周辺回路から出力されるステータス信号をレジスタ
にラッチし、そのレジスタの値をＣＰＵ（図示してな
い）によりリードアンドする事で確認する方法がとられ
ている。
【０００５】この従来技術は、例えば、図３に示す回路
が周知である。図３を参照して、この従来技術を説明す
る。
が周知である。図３を参照して、この従来技術を説明す
る。
【０００６】この従来技術は、ステータス信号１、ステ
ータス信号２は周辺回路の動作状態により周辺回路の動
作クロック（以下、ＳＣＬＫと略記する）の１周期期間
セットされる。レジスタ３８、レジスタ４５にはＳＣＬ
Ｋに同期してステータス信号３２、ステータス信号３３
の値がそれぞれセットされる。同期処理回路３０１内の
フリップ・フロップ（以下、ＦＦと略記する）４８は、
ＣＰＵからのリード信号３４をＳＣＬＫにてサンプリン
グし同期処理を行っている。
ータス信号２は周辺回路の動作状態により周辺回路の動
作クロック（以下、ＳＣＬＫと略記する）の１周期期間
セットされる。レジスタ３８、レジスタ４５にはＳＣＬ
Ｋに同期してステータス信号３２、ステータス信号３３
の値がそれぞれセットされる。同期処理回路３０１内の
フリップ・フロップ（以下、ＦＦと略記する）４８は、
ＣＰＵからのリード信号３４をＳＣＬＫにてサンプリン
グし同期処理を行っている。
【０００７】ＦＦ５１はＣＰＵからのリードアンド信号
３４の立下がりを検出するとセットされ、その出力はＣ
ＰＵに対するウェイト制御回路３０２に接続されてい
る。
３４の立下がりを検出するとセットされ、その出力はＣ
ＰＵに対するウェイト制御回路３０２に接続されてい
る。
【０００８】ウェイト制御回路３０２内のＦＦ５４の出
力が、ＣＰＵからのリードアンド動作に対するウェイト
要求信号（Ｗａｉｔ）５５となる。
力が、ＣＰＵからのリードアンド動作に対するウェイト
要求信号（Ｗａｉｔ）５５となる。
【０００９】次に、この従来技術の動作を図４を参照し
て説明する。
て説明する。
【００１０】ステータス信号３３にはシリアル通信にお
いて受信エラーが発生したことを示す信号を割り当てて
おく。ＣＰＵからのリードによりリード信号３４がセッ
トされると、ＳＣＬＫに同期してＦＦ４８の出力がセッ
トされる。図４では、ＦＦ４８のセットとステータス信
号３３のセットが同時に発生する。このため、ＳＣＬＫ
の１周期後もＦＦ５４の出力はセットされた状態を保持
し、ＣＰＵに対しウェイト要求信号５５（ＦＦ３の出
力）がセットされている。したがって、ＣＰＵはウェイ
ト状態となり、ＣＰＵからのリード信号にもウェイトが
挿入されている。また、ステータス信号３３の値がレジ
スタ４５にセットされる。さらに、ＳＣＬＫの１周期後
にはＦＦ５４の出力はクリアされ、レジスタ４５の値が
バッファ４６にセットされる。さらに、ＳＣＬＫの１周
期後、レジスタ４５はクリアされる。また、ＦＦ５４の
クリアにより、ＣＰＵのウェイトがクリアされ、リード
信号３４もクリアされる。
いて受信エラーが発生したことを示す信号を割り当てて
おく。ＣＰＵからのリードによりリード信号３４がセッ
トされると、ＳＣＬＫに同期してＦＦ４８の出力がセッ
トされる。図４では、ＦＦ４８のセットとステータス信
号３３のセットが同時に発生する。このため、ＳＣＬＫ
の１周期後もＦＦ５４の出力はセットされた状態を保持
し、ＣＰＵに対しウェイト要求信号５５（ＦＦ３の出
力）がセットされている。したがって、ＣＰＵはウェイ
ト状態となり、ＣＰＵからのリード信号にもウェイトが
挿入されている。また、ステータス信号３３の値がレジ
スタ４５にセットされる。さらに、ＳＣＬＫの１周期後
にはＦＦ５４の出力はクリアされ、レジスタ４５の値が
バッファ４６にセットされる。さらに、ＳＣＬＫの１周
期後、レジスタ４５はクリアされる。また、ＦＦ５４の
クリアにより、ＣＰＵのウェイトがクリアされ、リード
信号３４もクリアされる。
【００１１】
【発明が解決しようとする課題】しかしながら、この従
来技術では次のような問題点があった。
来技術では次のような問題点があった。
【００１２】第１の問題点は、回路規模が大きくなる点
にある。その理由は、リード信号を周辺回路の動作クロ
ックにて同期処理するための同期処理回路が必要であ
る。
にある。その理由は、リード信号を周辺回路の動作クロ
ックにて同期処理するための同期処理回路が必要であ
る。
【００１３】更に、ＣＰＵからのリード動作とステータ
ス信号のセットタイミングが競合した場合に、ＣＰＵに
対しウェイト要求信号を出力するためのウェイト制御回
路が必要な点である。
ス信号のセットタイミングが競合した場合に、ＣＰＵに
対しウェイト要求信号を出力するためのウェイト制御回
路が必要な点である。
【００１４】第２の問題点は、ＣＰＵのパフォーマンス
を下げる点にある。その理由は、ＣＰＵからのリードと
ステータス信号のセットタイミングが競合した場合に
は、ＣＰＵ動作に対しウェイトを挿入する必要があるた
めである。
を下げる点にある。その理由は、ＣＰＵからのリードと
ステータス信号のセットタイミングが競合した場合に
は、ＣＰＵ動作に対しウェイトを挿入する必要があるた
めである。
【００１５】本発明の目的は、上記問題点を解決するリ
ードアンドクリア回路を提供することにある。
ードアンドクリア回路を提供することにある。
【００１６】すなわち、本発明によるリードアンドクリ
ア回路は、レジスタのリード動作が行われ、且つそのリ
ード値が“１”のレジスタのみ自動クリア信号をセット
させることにより、レジスタのセットタイミングとレジ
スタのクリアタイミングの競合によるセットデータの消
失を回避すると共に、レジスタの自動クリアを実現する
ものである。
ア回路は、レジスタのリード動作が行われ、且つそのリ
ード値が“１”のレジスタのみ自動クリア信号をセット
させることにより、レジスタのセットタイミングとレジ
スタのクリアタイミングの競合によるセットデータの消
失を回避すると共に、レジスタの自動クリアを実現する
ものである。
【００１７】
【課題を解決するための手段】本発明のリードアンドク
リア回路は、ステータス信号でセットされる第１のレジ
スタと、リード信号で前記第１のレジスタの値を読み出
し、前記第１のレジスタの値を取り込む第１のバッファ
と、前記第１のバッファの出力と前記リード信号により
前記第１のレジスタの値の読み出しが行われたことを示
すクリアタイミング信号との論理積を取る論理回路とを
備え、前記第１のレジスタのセットと前記第１のレジス
タのリセットの競合を回避するよう、前記論理回路の出
力を前記第１のレジスタのリセットに入力する構成であ
る。
リア回路は、ステータス信号でセットされる第１のレジ
スタと、リード信号で前記第１のレジスタの値を読み出
し、前記第１のレジスタの値を取り込む第１のバッファ
と、前記第１のバッファの出力と前記リード信号により
前記第１のレジスタの値の読み出しが行われたことを示
すクリアタイミング信号との論理積を取る論理回路とを
備え、前記第１のレジスタのセットと前記第１のレジス
タのリセットの競合を回避するよう、前記論理回路の出
力を前記第１のレジスタのリセットに入力する構成であ
る。
【００１８】また、本発明のリードアンドクリア回路の
前記ステータス信号は、連続受信可能なシリアル通信の
受信信号である構成とすることもでき、前記リード信号
は、ＣＰＵからの信号である構成とすることもできる。
前記ステータス信号は、連続受信可能なシリアル通信の
受信信号である構成とすることもでき、前記リード信号
は、ＣＰＵからの信号である構成とすることもできる。
【００１９】さらに、本発明のリードアンドクリア回路
の前記第１のレジスタが”０”レベルのとき、前記第１
のレジスタはリセット動作をしない構成とすることもで
き、前記第１のレジスタが”１”レベルで前記クリアタ
イミング信号が”１”レベルのとき、前記第１のレジス
タはリセット動作をする構成とすることもできる。
の前記第１のレジスタが”０”レベルのとき、前記第１
のレジスタはリセット動作をしない構成とすることもで
き、前記第１のレジスタが”１”レベルで前記クリアタ
イミング信号が”１”レベルのとき、前記第１のレジス
タはリセット動作をする構成とすることもできる。
【００２０】さらにまた、本発明のリードアンドクリア
回路の前記論理回路は、２入力ＡＮＤ回路である構成と
することもでき、前記第１のバッファは、第２のレジス
タである構成とすることもできる。
回路の前記論理回路は、２入力ＡＮＤ回路である構成と
することもでき、前記第１のバッファは、第２のレジス
タである構成とすることもできる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の第１の実施の形態
のリードアンドクリア回路のブロック構成を示すブロッ
ク図を、図１に示す。
て図面を参照して説明する。本発明の第１の実施の形態
のリードアンドクリア回路のブロック構成を示すブロッ
ク図を、図１に示す。
【００２２】図１を参照すると、本発明のリードアンド
クリア回路１００は、ステータス信号１（１７）の立ち
上がりエッジでセットされ、自動クリア信号１（２５）
でクリアされるレジスタ１１と、セット側にはステータ
ス信号２（１９）を受け、クリア側には自動クリア信号
２（２６）をうけるレジスタ１２とを備える。ここで、
ステータス信号１（１７）及びステータス信号２（１
９）の入力信号には周辺回路（図示してない）から出力
される周辺回路の動作状態を示す信号が接続されてい
る。
クリア回路１００は、ステータス信号１（１７）の立ち
上がりエッジでセットされ、自動クリア信号１（２５）
でクリアされるレジスタ１１と、セット側にはステータ
ス信号２（１９）を受け、クリア側には自動クリア信号
２（２６）をうけるレジスタ１２とを備える。ここで、
ステータス信号１（１７）及びステータス信号２（１
９）の入力信号には周辺回路（図示してない）から出力
される周辺回路の動作状態を示す信号が接続されてい
る。
【００２３】さらに、本発明のリードアンドクリア回路
１００は、ＣＰＵ（図示してない）からのリード信号２
１によりレジスタ１１の値を取り込むバッファ１３と、
ＣＰＵからのリード信号２１によりレジスタ１２の値を
取り込むバッファ１５と、バッファ１３の出力信号２２
とクリアタイミング信号２３の論理積をとり自動クリア
信号１８を生成するＡＮＤ回路１４と、バッファ１５の
出力信号２４とクリアタイミング信号２３の論理積をと
り自動クリア信号１８を生成するＡＮＤ回路１６とを備
える。
１００は、ＣＰＵ（図示してない）からのリード信号２
１によりレジスタ１１の値を取り込むバッファ１３と、
ＣＰＵからのリード信号２１によりレジスタ１２の値を
取り込むバッファ１５と、バッファ１３の出力信号２２
とクリアタイミング信号２３の論理積をとり自動クリア
信号１８を生成するＡＮＤ回路１４と、バッファ１５の
出力信号２４とクリアタイミング信号２３の論理積をと
り自動クリア信号１８を生成するＡＮＤ回路１６とを備
える。
【００２４】そして、クリアタイミング信号２３は、Ｃ
ＰＵによりレジスタ１１およびレジスタ１２のリード動
作が行われたことを示す信号が接続される構成である。
ＰＵによりレジスタ１１およびレジスタ１２のリード動
作が行われたことを示す信号が接続される構成である。
【００２５】次に、本発明の第１の実施の形態のリード
アンドクリア回路の動作を図２を参照して説明する。
アンドクリア回路の動作を図２を参照して説明する。
【００２６】まず、本発明のリードアンドクリア回路１
００は、周辺回路の動作状態により、ステータス信号１
（１７）が“１”にセットされる。例えば、このステー
タス信号１（１７）にはシリアル通信が開始されたこと
を示す信号が割り当てられる。また、ステータス信号２
（１９）にはシリアル通信において受信エラーが発生し
たことを示す信号が割り当てられる。
００は、周辺回路の動作状態により、ステータス信号１
（１７）が“１”にセットされる。例えば、このステー
タス信号１（１７）にはシリアル通信が開始されたこと
を示す信号が割り当てられる。また、ステータス信号２
（１９）にはシリアル通信において受信エラーが発生し
たことを示す信号が割り当てられる。
【００２７】このステータス信号１（１７）のセットに
よりレジスタ１１がセットされる。その後、ＣＰＵによ
りレジスタ１１のリードが行われリード信号２１がセッ
トされると、バッファ１３にはレジスタ１１の値“１”
が取り込まれ、バッファ１５にはレジスタ１２の値（初
期値“０”と仮定）が取り込まれリードデータが確定す
る。このリード直後に、シリアル通信において受診エラ
ーが発生し、ステータス信号２（１９）がセットされ
る。
よりレジスタ１１がセットされる。その後、ＣＰＵによ
りレジスタ１１のリードが行われリード信号２１がセッ
トされると、バッファ１３にはレジスタ１１の値“１”
が取り込まれ、バッファ１５にはレジスタ１２の値（初
期値“０”と仮定）が取り込まれリードデータが確定す
る。このリード直後に、シリアル通信において受診エラ
ーが発生し、ステータス信号２（１９）がセットされ
る。
【００２８】また、リード動作に伴いクリアタイミング
信号２３がセットされると、レジスタ１１はＡＮＤ回路
１４の出力信号２５（自動クリア信号１）によりクリア
“０”されるが、レジスタ１２の方は、リードデータが
“０”であったため、ＡＮＤ回路１６の出力信号２６
（自動クリア信号２）によりクリアされることはなく、
ステータス信号２（１９）のセットにより、レジスタ１
２はデータ“１”がセットされる。
信号２３がセットされると、レジスタ１１はＡＮＤ回路
１４の出力信号２５（自動クリア信号１）によりクリア
“０”されるが、レジスタ１２の方は、リードデータが
“０”であったため、ＡＮＤ回路１６の出力信号２６
（自動クリア信号２）によりクリアされることはなく、
ステータス信号２（１９）のセットにより、レジスタ１
２はデータ“１”がセットされる。
【００２９】つまり、リードデータが“１”のレジスタ
に対してはクリアを行い、リードデータが“０”である
レジスタに対してはクリアを行わない回路（ＡＮＤ回路
１４およびＡＮＤ回路１６）を追加することで、レジス
タのセットタイミングとクリアタイミングの競合を回避
することができる。
に対してはクリアを行い、リードデータが“０”である
レジスタに対してはクリアを行わない回路（ＡＮＤ回路
１４およびＡＮＤ回路１６）を追加することで、レジス
タのセットタイミングとクリアタイミングの競合を回避
することができる。
【００３０】すなわち、このリード動作によりクリアタ
イミング信号が“１”にセットされると、ＡＮＤ回路１
４にて自動クリア信号１は“１”セットされ、ＡＮＤ回
路１６にて自動クリア信号２はセットされない。これに
より、リード値が“１”であったレジスタ１１の値は自
動クリア信号１にて自動クリアされるが、リード値が
“０”のレジスタ１２においては、自動クリア信号２は
セットされない。
イミング信号が“１”にセットされると、ＡＮＤ回路１
４にて自動クリア信号１は“１”セットされ、ＡＮＤ回
路１６にて自動クリア信号２はセットされない。これに
より、リード値が“１”であったレジスタ１１の値は自
動クリア信号１にて自動クリアされるが、リード値が
“０”のレジスタ１２においては、自動クリア信号２は
セットされない。
【００３１】これにより、クリアタイミング信号とレジ
スタ１２のセット信号(ステータス信号２の立ち上がり)
とが競合した場合にでも、レジスタ１２にはデータがセ
ットされ、この競合によるセットデータの消失を防止す
ることができる。
スタ１２のセット信号(ステータス信号２の立ち上がり)
とが競合した場合にでも、レジスタ１２にはデータがセ
ットされ、この競合によるセットデータの消失を防止す
ることができる。
【００３２】また、次回レジスタのリードが行われるま
でレジスタ１２は値“１”を保持し、リード動作により
自動クリア信号２がセットされ、レジスタ１２の値は自
動クリアされる。
でレジスタ１２は値“１”を保持し、リード動作により
自動クリア信号２がセットされ、レジスタ１２の値は自
動クリアされる。
【００３３】なお、上記の説明で、バッファ１３はＦＦ
１１の出力をうけるフリップ・フロップの構成とするこ
ともでき、バッファ１５はＦＦ１２の出力をうけるフリ
ップ・フロップの構成とすることもできる。
１１の出力をうけるフリップ・フロップの構成とするこ
ともでき、バッファ１５はＦＦ１２の出力をうけるフリ
ップ・フロップの構成とすることもできる。
【００３４】
【発明の効果】以上の説明のとおり、本発明のリードア
ンドクリア回路による第１の効果は、少ない回路規模で
レジスタのセットとクリアタイミングの競合を回避でき
る点である。その理由は、クリア条件にリードデータの
結果を加えるだけで、リード動作による自動クリア及
び、セットタイミングとクリアタイミングの競合を回避
できるためである。
ンドクリア回路による第１の効果は、少ない回路規模で
レジスタのセットとクリアタイミングの競合を回避でき
る点である。その理由は、クリア条件にリードデータの
結果を加えるだけで、リード動作による自動クリア及
び、セットタイミングとクリアタイミングの競合を回避
できるためである。
【００３５】また、レジスタのセットタイミングと、Ｃ
ＰＵからのリード動作が非同期であっても、同期処理回
路が不要であり、またＣＰＵに対するウェイト制御回路
が不要な点である。
ＰＵからのリード動作が非同期であっても、同期処理回
路が不要であり、またＣＰＵに対するウェイト制御回路
が不要な点である。
【００３６】さらに、本発明のリードアンドクリア回路
による第２の効果は、ＣＰＵのパフォーマンスを上げる
ことができる点である。その理由は、同期処理が不要の
ためＣＰＵからのリードとレジスタのセットタイミング
が競合しても、ＣＰＵ動作に対してウェイトを挿入する
必要がないためである。
による第２の効果は、ＣＰＵのパフォーマンスを上げる
ことができる点である。その理由は、同期処理が不要の
ためＣＰＵからのリードとレジスタのセットタイミング
が競合しても、ＣＰＵ動作に対してウェイトを挿入する
必要がないためである。
【図１】本発明の第１の実施の形態のリードアンドクリ
ア回路のブロック図である。
ア回路のブロック図である。
【図２】本発明の第１の実施の形態のリードアンドクリ
ア回路の動作を示したタイミングチャートである。
ア回路の動作を示したタイミングチャートである。
【図３】従来のリードアンドクリア回路のブロック図で
ある。
ある。
【図４】図３のリードアンドクリア回路の動作を示すタ
イミングチャートである。
イミングチャートである。
１１，１２，３８，４５ レジスタ １３，１５，３９，４６ バッファ １４，１６ ＡＮＤ回路 １７，１９，３２，３３ ステータス信号 ２１，３４ リード信号 ２２，２４，４０，４７ リードデータ ２３ クリアタイミング信号 ２５，２６ 自動クリア信号 ３１ ＳＣＬＫ １００ リードアンドクリア回路 ３０１ 同期処理回路 ３０２ ウェイト制御回路
フロントページの続き (72)発明者 早川 武利 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B054 AA11 BB06 BB11 CC07 DD25
Claims (7)
- 【請求項１】 ステータス信号でセットされる第１のレ
ジスタと、リード信号で前記第１のレジスタの値を読み
出し、前記第１のレジスタの値を取り込む第１のバッフ
ァと、前記第１のバッファの出力と前記リード信号によ
り前記第１のレジスタの値の読み出しが行われたことを
示すクリアタイミング信号との論理積を取る論理回路と
を備え、前記第１のレジスタのセットと前記第１のレジ
スタのリセットの競合を回避するよう、前記論理回路の
出力を前記第１のレジスタのリセットに入力することを
特徴とするリードアンドクリア回路。 - 【請求項２】 前記ステータス信号は連続受信可能なシ
リアル通信の受信信号であることを特徴とする請求項１
記載のリードアンドクリア回路。 - 【請求項３】 前記リード信号は、ＣＰＵからの信号で
ある請求項１または２記載のリードアンドクリア回路。 - 【請求項４】 前記第１のレジスタが”０”レベルのと
き、前記第１のレジスタはリセット動作をしない請求項
１、２または３記載のリードアンドクリア回路。 - 【請求項５】 前記第１のレジスタが”１”レベルで前
記クリアタイミング信号が”１”レベルのとき、前記第
１のレジスタはリセット動作をする請求項１、２または
３記載のリードアンドクリア回路。 - 【請求項６】 前記論理回路は、２入力ＡＮＤ回路であ
る請求項１、２、３、４または５記載のリードアンドク
リア回路。 - 【請求項７】 前記第１のバッファは、第２のレジスタ
である請求項１、２３、４、５または６記載のリードア
ンドクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23687598A JP3335926B2 (ja) | 1998-08-24 | 1998-08-24 | リードアンドクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23687598A JP3335926B2 (ja) | 1998-08-24 | 1998-08-24 | リードアンドクリア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066772A true JP2000066772A (ja) | 2000-03-03 |
| JP3335926B2 JP3335926B2 (ja) | 2002-10-21 |
Family
ID=17007096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23687598A Expired - Fee Related JP3335926B2 (ja) | 1998-08-24 | 1998-08-24 | リードアンドクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335926B2 (ja) |
-
1998
- 1998-08-24 JP JP23687598A patent/JP3335926B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3335926B2 (ja) | 2002-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3156813B2 (ja) | バッファ制御回路 | |
| JPH02227766A (ja) | デジタル・コンピユータのデータ転送装置 | |
| JPH02227765A (ja) | デジタル・コンピユータのデータ転送装置 | |
| US6791953B2 (en) | Interface apparatus | |
| JP3335926B2 (ja) | リードアンドクリア回路 | |
| CN113704006B (zh) | 通信方法、装置、电子设备、存储介质及片上系统 | |
| JPH04279945A (ja) | メモリ回路 | |
| JP3832733B2 (ja) | ポーリング装置および通信装置 | |
| KR100200968B1 (ko) | 화상형성장치의 호스트 인터페이스회로 | |
| US6016521A (en) | Communication control device | |
| US5590371A (en) | Serial communication circuit on an LSI chip and communicating with another microcomputer on the chip | |
| JP4799137B2 (ja) | バスシステム | |
| JPS63228856A (ja) | 通信制御装置 | |
| KR930004903B1 (ko) | 데이타 버스를 이용한 프로세서간 병렬 데이타 통신시스팀 및 통신방법 | |
| US6684286B1 (en) | High-speed block transfer circuit | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| JP4097377B2 (ja) | マイクロコンピュータ | |
| CN117971753A (zh) | 一种通信方法及装置 | |
| JP3133696B2 (ja) | Ｄｒａｍ制御回路 | |
| KR100233100B1 (ko) | 시분할 액서스방식을 채용한 다중 프로세서의 데이타 통신장치 | |
| KR19980072412A (ko) | 인터럽트 손실 복구장치 및 그 방법 | |
| JPH11242651A (ja) | インターフェース | |
| US7143304B2 (en) | Method and apparatus for enhancing the speed of a synchronous bus | |
| CN117311662A (zh) | 一种数据清除系统及方法 | |
| JPH11306076A (ja) | 共有メモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020702 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070802 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090802 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090802 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100802 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100802 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100802 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130802 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |