JP2000057933A - ゼロ電圧／ゼロ電流ヒュ―ズ構成 - Google Patents
ゼロ電圧／ゼロ電流ヒュ―ズ構成Info
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- 238000000034 method Methods 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 14
- 239000010949 copper Substances 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000002679 ablation Methods 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 溶断したヒューズの両端間にかかる電圧が０
になるヒューズ構成を提供する。 【解決手段】 特に、銅からなる相互接続層とともに使
用するために、結合された２つのラッチからなる０電圧
／０電流ヒューズ構成が提供され、これにより銅の樹枝
状成長が防止され、したがって、ヒューズが溶断した
後、ヒューズを「再成長させる」可能性が低減する。
になるヒューズ構成を提供する。 【解決手段】 特に、銅からなる相互接続層とともに使
用するために、結合された２つのラッチからなる０電圧
／０電流ヒューズ構成が提供され、これにより銅の樹枝
状成長が防止され、したがって、ヒューズが溶断した
後、ヒューズを「再成長させる」可能性が低減する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に集積回路に
関し、より詳細には、相互接続層用として銅を使用する
集積回路に関する。さらに詳細には、本発明はヒューズ
技術を取り込んだ集積回路に関する。
関し、より詳細には、相互接続層用として銅を使用する
集積回路に関する。さらに詳細には、本発明はヒューズ
技術を取り込んだ集積回路に関する。
【０００２】
【従来の技術】マイクロプロセッサの製造者が、例えば
０．１８μｍＣＭＯＳプロセスなどの新世代プロセスに
向かって進むとき、相互接続層の抵抗を下げるために、
相互接続層用の新しい材料を選択しなければならない。
大部分のチップ製造者は、従来のアルミニウムに代わる
銅の使用を検討している。
０．１８μｍＣＭＯＳプロセスなどの新世代プロセスに
向かって進むとき、相互接続層の抵抗を下げるために、
相互接続層用の新しい材料を選択しなければならない。
大部分のチップ製造者は、従来のアルミニウムに代わる
銅の使用を検討している。
【０００３】しかしながら、銅は、アルミニウムよりも
シリコン内の移動度が高いという集積回路にとって大き
な欠点を有する。銅は、放置されるとチップ中に拡散
し、最終的にはトランジスタを汚染し、トランジスタの
正常な動作を妨げるようになる。
シリコン内の移動度が高いという集積回路にとって大き
な欠点を有する。銅は、放置されるとチップ中に拡散
し、最終的にはトランジスタを汚染し、トランジスタの
正常な動作を妨げるようになる。
【０００４】集積回路設計の大きな特徴はヒューズ技術
である。すなわち現在では、ある機能を実施するため、
あるいは所望の結果を達成するために、多数の集積回路
設計でヒューズを採用している。例えば、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）は多年にわ
たり、予備のワード・ラインおよびビット・ラインを含
んでいたが、これらはヒューズ技術により偽ラインで置
き換えることができる。集積回路によっては、製造後、
チップの機能をカスタマイズ化するためにヒューズが使
用される。またヒューズは、抵抗やキャパシタなどの精
密部品をトリミングするために使用することもできる。
である。すなわち現在では、ある機能を実施するため、
あるいは所望の結果を達成するために、多数の集積回路
設計でヒューズを採用している。例えば、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）は多年にわ
たり、予備のワード・ラインおよびビット・ラインを含
んでいたが、これらはヒューズ技術により偽ラインで置
き換えることができる。集積回路によっては、製造後、
チップの機能をカスタマイズ化するためにヒューズが使
用される。またヒューズは、抵抗やキャパシタなどの精
密部品をトリミングするために使用することもできる。
【０００５】ヒューズは、２つの可能な状態、すなわち
ヒューズが無傷である第１状態と、ヒューズが溶断また
は破断した第２状態すなわち「溶断」状態とを有する。
通常、ヒューズはレーザによる融除、または狭小なチッ
プ上ヒューズ線に過電流を強制的に流すことにより溶断
する。これらの技術のいずれかが使用される時には、ヒ
ューズの周囲の誘電カプセルまたは保護カバーが破損
し、それによりヒューズの金属またはこれに類似の材料
が漏出するだけでなく、ヒューズの周囲の他のあらゆる
腐食防止材料も破損する。
ヒューズが無傷である第１状態と、ヒューズが溶断また
は破断した第２状態すなわち「溶断」状態とを有する。
通常、ヒューズはレーザによる融除、または狭小なチッ
プ上ヒューズ線に過電流を強制的に流すことにより溶断
する。これらの技術のいずれかが使用される時には、ヒ
ューズの周囲の誘電カプセルまたは保護カバーが破損
し、それによりヒューズの金属またはこれに類似の材料
が漏出するだけでなく、ヒューズの周囲の他のあらゆる
腐食防止材料も破損する。
【０００６】通常、ヒューズは、レーザ・プログラミン
グのために容易にアクセスすることができ、ヒューズの
金属材料が容易に漏出することができる、最上層の金属
線内に形成される。過去においては、ヒューズ用に使用
される材料はアルミニウムであったが、アルミニウム
は、自己不動態性であり、したがってヒューズが「再成
長する」のを防止する酸化物を発生する。この種類およ
び類似の種類のヒューズの例は、米国特許第５，２９
１，１３９号、および米国特許第５，４０４，０４９号
に出ている。
グのために容易にアクセスすることができ、ヒューズの
金属材料が容易に漏出することができる、最上層の金属
線内に形成される。過去においては、ヒューズ用に使用
される材料はアルミニウムであったが、アルミニウム
は、自己不動態性であり、したがってヒューズが「再成
長する」のを防止する酸化物を発生する。この種類およ
び類似の種類のヒューズの例は、米国特許第５，２９
１，１３９号、および米国特許第５，４０４，０４９号
に出ている。
【０００７】既に上で述べたように、将来の集積回路
は、回路内の抵抗を低くするために、配線およびヒュー
ズ用として銅など他の種類の材料の使用に向かって進ん
でいる。ところが、残念ながら銅は自己不動態性酸化物
を生成せず、したがって、樹枝状成長の可能性があり、
その結果溶断したヒューズが「再成長する」ことがあ
り、ヒューズの目的に反するリンレイ・グエンナップ
（Linley Gwennap）の「IC Makers Confront RC Limita
tions」、Microprocessor Report、１９９７年８月４
日、には、保護外装内部の銅トレースを全て包むバリア
法が開示されている。このクラッドは全シリコン構造か
ら銅を隔離し、それによって酸化を防止する。この解決
方法は、アルミニウムの代わりに銅を使用しようとする
時には大きな進歩になる。しかしながら、溶断したヒュ
ーズの両端にはもはやバリアがなく、これら両端間の間
隔はきわめて狭小なため、銅原子の移動性によりヒュー
ズは自己修復する。
は、回路内の抵抗を低くするために、配線およびヒュー
ズ用として銅など他の種類の材料の使用に向かって進ん
でいる。ところが、残念ながら銅は自己不動態性酸化物
を生成せず、したがって、樹枝状成長の可能性があり、
その結果溶断したヒューズが「再成長する」ことがあ
り、ヒューズの目的に反するリンレイ・グエンナップ
（Linley Gwennap）の「IC Makers Confront RC Limita
tions」、Microprocessor Report、１９９７年８月４
日、には、保護外装内部の銅トレースを全て包むバリア
法が開示されている。このクラッドは全シリコン構造か
ら銅を隔離し、それによって酸化を防止する。この解決
方法は、アルミニウムの代わりに銅を使用しようとする
時には大きな進歩になる。しかしながら、溶断したヒュ
ーズの両端にはもはやバリアがなく、これら両端間の間
隔はきわめて狭小なため、銅原子の移動性によりヒュー
ズは自己修復する。
【０００８】露出した銅は腐食することもある。腐食は
破損した場所から銅の内部に入り、線に沿って接合点ま
で進み、そこで、導通したままにしておく予定のデバイ
スまたは回路を切断することがある。上記特許はヒュー
ズの完全性を検出する方法は開示しているが、溶断した
ヒューズ内の樹枝状成長または腐食を防止する方法は開
示していない。
破損した場所から銅の内部に入り、線に沿って接合点ま
で進み、そこで、導通したままにしておく予定のデバイ
スまたは回路を切断することがある。上記特許はヒュー
ズの完全性を検出する方法は開示しているが、溶断した
ヒューズ内の樹枝状成長または腐食を防止する方法は開
示していない。
【０００９】米国特許出願第９１４，８５７号は、ヒュ
ーズ技術用の電圧制限回路を開示している。集積回路
は、２つの端子を有するヒューズと、端子に結合された
電圧制限回路とを備える。電圧制限回路は、低インピー
ダンス検知回路によってヒューズの溶断に応答し、次い
で、溶断により発生するヒューズ間隙電圧を最小限に抑
える。このようにして、銅または類似の種類のヒューズ
の樹枝状成長ならびに腐食が軽減される。
ーズ技術用の電圧制限回路を開示している。集積回路
は、２つの端子を有するヒューズと、端子に結合された
電圧制限回路とを備える。電圧制限回路は、低インピー
ダンス検知回路によってヒューズの溶断に応答し、次い
で、溶断により発生するヒューズ間隙電圧を最小限に抑
える。このようにして、銅または類似の種類のヒューズ
の樹枝状成長ならびに腐食が軽減される。
【００１０】しかしながらこの解決方法は依然としてい
くつもの欠点を有する。まず、電圧は数百ｍＶ程度まで
しか制限されず、電流はｎＡからμＡの範囲である。依
然として電圧が存在するため、溶断したヒューズの両端
間のきわめて狭小な間隔に銅原子が拡がり、したがって
ヒューズを「再成長」させる可能性が残る。プロセスが
進行するほどこの損害は増大する。
くつもの欠点を有する。まず、電圧は数百ｍＶ程度まで
しか制限されず、電流はｎＡからμＡの範囲である。依
然として電圧が存在するため、溶断したヒューズの両端
間のきわめて狭小な間隔に銅原子が拡がり、したがって
ヒューズを「再成長」させる可能性が残る。プロセスが
進行するほどこの損害は増大する。
【００１１】第２に、提案された検知回路のインピーダ
ンスは、高い信頼性でヒューズの状態を検知するのに必
要なインピーダンスより決して高いわけではない。これ
は、正しく動作するようにインピーダンスおよび検知回
路をうまく設計しなければならず、また、技術毎に変え
なければならないことを意味する。
ンスは、高い信頼性でヒューズの状態を検知するのに必
要なインピーダンスより決して高いわけではない。これ
は、正しく動作するようにインピーダンスおよび検知回
路をうまく設計しなければならず、また、技術毎に変え
なければならないことを意味する。
【００１２】最後に、この解決方法では、２つの電流源
が好ましい。このような電流源の設計は多量のシリコン
を消費する。
が好ましい。このような電流源の設計は多量のシリコン
を消費する。
【００１３】
【発明が解決しようとする課題】したがって本発明の一
目的は、溶断したヒューズの両端間にかかる電圧が０に
なるヒューズ構成を提供することである。
目的は、溶断したヒューズの両端間にかかる電圧が０に
なるヒューズ構成を提供することである。
【００１４】本発明の別の目的は、電源入を除き、構成
が直流電流を引き込むことがないヒューズ構成を提供す
ることである。
が直流電流を引き込むことがないヒューズ構成を提供す
ることである。
【００１５】本発明のさらに別の目的は、銅からなる相
互接続線とともに使用することのできるヒューズ構成を
提供することである。
互接続線とともに使用することのできるヒューズ構成を
提供することである。
【００１６】本発明のさらに別の目的は、タイミングが
クリティカルでないヒューズ構成を提供することであ
る。
クリティカルでないヒューズ構成を提供することであ
る。
【００１７】本発明のさらに別の目的は、溶断したヒュ
ーズにおける融樹枝状成長を防止するヒューズ構成を提
供することである。
ーズにおける融樹枝状成長を防止するヒューズ構成を提
供することである。
【００１８】
【課題を解決するための手段】樹枝状成長は、高い温
度、湿度または電界あるいはその組合せによって刺激さ
れる。前二者、すなわち高い温度および湿度は、樹枝状
成長をなくすように制御することはできない。したがっ
て、電圧、および結果として電界を０まで低下させなけ
ればならない。
度、湿度または電界あるいはその組合せによって刺激さ
れる。前二者、すなわち高い温度および湿度は、樹枝状
成長をなくすように制御することはできない。したがっ
て、電圧、および結果として電界を０まで低下させなけ
ればならない。
【００１９】
【発明の実施の形態】図１を参照する。ＣＭＯＳ技術に
よる一般的な従来技術のヒューズ構成の設計を示すブロ
ック図が開示されている。
よる一般的な従来技術のヒューズ構成の設計を示すブロ
ック図が開示されている。
【００２０】ヒューズ２が無傷の時、ヒューズは、イン
バータ３のゲート５を低い抵抗で回路電源電圧Ｖｄｄに
接続するので、第２インバータ３の出力（図１の「ＯＵ
Ｔ」）は論理「０」である。ヒューズ２、および第１イ
ンバータ１のＮＦＥＴ４を直流電流（図１の太線矢印で
示す）が流れることは自明である。
バータ３のゲート５を低い抵抗で回路電源電圧Ｖｄｄに
接続するので、第２インバータ３の出力（図１の「ＯＵ
Ｔ」）は論理「０」である。ヒューズ２、および第１イ
ンバータ１のＮＦＥＴ４を直流電流（図１の太線矢印で
示す）が流れることは自明である。
【００２１】図２を参照する。ヒューズが溶断すると、
第１インバータのゲート１５は回路電源電圧Ｖｄｄに接
続され、強制的に第２インバータ３の出力を論理「１」
にするので、第１インバータ１の出力は論理「０」に移
行することができる。このとき、溶断したヒューズ２の
両端間で電圧降下（出力電圧インバータ１へのＶｄｄ）
が生じる。
第１インバータのゲート１５は回路電源電圧Ｖｄｄに接
続され、強制的に第２インバータ３の出力を論理「１」
にするので、第１インバータ１の出力は論理「０」に移
行することができる。このとき、溶断したヒューズ２の
両端間で電圧降下（出力電圧インバータ１へのＶｄｄ）
が生じる。
【００２２】図３の設計は、本発明による、上に記述し
た電圧および電流の問題を克服するための方法を示す。
た電圧および電流の問題を克服するための方法を示す。
【００２３】以下、銅からなる相互接続層について本発
明を記述するが、当業者には、本発明が、アルミニウム
等、他の材料でも使用できることは明らかであろう。
明を記述するが、当業者には、本発明が、アルミニウム
等、他の材料でも使用できることは明らかであろう。
【００２４】また、当業者には、本発明はＣＭＯＳプロ
セスに限定されるものではなく、他のあらゆるチップ製
造方法でも使用できることは明らかであろう。
セスに限定されるものではなく、他のあらゆるチップ製
造方法でも使用できることは明らかであろう。
【００２５】第１および第２インバータ１、３は図３に
示す設計では維持されることがわかる。一方、このとき
ヒューズ２は同寸法の２つのＮＦＥＴ４、７の間に接続
される。ＮＯＲおよびＯＲ回路８、９がＩＮＩＴパルス
とあいまって、電源入り後、正常な状態が確保される。
これについては後述する。
示す設計では維持されることがわかる。一方、このとき
ヒューズ２は同寸法の２つのＮＦＥＴ４、７の間に接続
される。ＮＯＲおよびＯＲ回路８、９がＩＮＩＴパルス
とあいまって、電源入り後、正常な状態が確保される。
これについては後述する。
【００２６】ヒューズ２が無傷の時、ＩＮＩＴ線は論理
「１」であり、ＮＯＲ回路８の出力は論理「０」にな
り、したがって第１インバータ１の出力は論理「１」に
なる。この出力は無傷のヒューズ２を介してＮＯＲ回路
８の他方の入力にフィードバックされるので、リングＮ
ＯＲ８−ＰＦＥＴ６−ヒューズ２−ＮＯＲ８入力は、Ｉ
ＮＩＴ線が再度「０」になった後で状態を変えない。Ｎ
ＦＥＴ７はＩＮＩＴが論理「１」の時（従来の設計の場
合と同様に）電流を引き込むが、その後は７は閉じる。
インバータ３の出力（「ＯＵＴ」）は論理「０」であ
る。無傷のヒューズ２で、インバータ３のゲート電位が
ＮＯＲ８で論理「１」として認識されるのに十分な高さ
となり、前述のリングが安定化されるようにするには、
ＰＦＥＴ６は大きな幅／長さ（Ｗ／Ｌ）比を有し、ＮＦ
ＥＴ７は小さな幅／長さ（Ｗ／Ｌ）比を有さなければな
らない。
「１」であり、ＮＯＲ回路８の出力は論理「０」にな
り、したがって第１インバータ１の出力は論理「１」に
なる。この出力は無傷のヒューズ２を介してＮＯＲ回路
８の他方の入力にフィードバックされるので、リングＮ
ＯＲ８−ＰＦＥＴ６−ヒューズ２−ＮＯＲ８入力は、Ｉ
ＮＩＴ線が再度「０」になった後で状態を変えない。Ｎ
ＦＥＴ７はＩＮＩＴが論理「１」の時（従来の設計の場
合と同様に）電流を引き込むが、その後は７は閉じる。
インバータ３の出力（「ＯＵＴ」）は論理「０」であ
る。無傷のヒューズ２で、インバータ３のゲート電位が
ＮＯＲ８で論理「１」として認識されるのに十分な高さ
となり、前述のリングが安定化されるようにするには、
ＰＦＥＴ６は大きな幅／長さ（Ｗ／Ｌ）比を有し、ＮＦ
ＥＴ７は小さな幅／長さ（Ｗ／Ｌ）比を有さなければな
らない。
【００２７】ヒューズが溶断すると、インバータ１とイ
ンバータ３との間には接続が存在しないので、インバー
タ１の出力はインバータ３の入力ノードに影響を及ぼさ
なくなる。ＩＮＩＴ＝論理「１」の時には、ＯＲ９の出
力は「１」になり、したがってＮＦＥＴ７のゲート１０
も「１」になる。このＮＦＥＴによりインバータ３の入
力は論理「０」になり、出力は高くなり、このとき、リ
ングＯＲ９−ＮＦＥＴ７−インバータ３−ＯＲ９の入力
は、ＩＮＩＴ線が再度「０」になった後で状態を変えな
い。インバータ３（「ＯＵＴ」）の出力は「１」であ
る。ＩＮＩＴ線が「０」の時には、ＮＯＲ８の両方の入
力が論理「０」であり、インバータ１のゲート１５が強
制的に論理「１」になり、したがってインバータ１の出
力では「０」となる。したがって、溶断したヒューズの
両端は同じ論理値（「０」）を有する。ＮＦＥＴ４およ
び７が同じである時、溶断したヒューズの両端で電位が
異なることは禁じられる。ＩＣ技術では、Ｗ／Ｌ寸法が
等しく、トランジスタが相互に隣接して配置されている
とき、これはきわめて容易に実施することができる。し
たがって樹枝状成長は軽減されるだけでなく完全に防止
され、銅原子は溶断したヒューズを横切って移動するこ
とができず、したがってヒューズを再度「再成長」させ
る可能性はない。
ンバータ３との間には接続が存在しないので、インバー
タ１の出力はインバータ３の入力ノードに影響を及ぼさ
なくなる。ＩＮＩＴ＝論理「１」の時には、ＯＲ９の出
力は「１」になり、したがってＮＦＥＴ７のゲート１０
も「１」になる。このＮＦＥＴによりインバータ３の入
力は論理「０」になり、出力は高くなり、このとき、リ
ングＯＲ９−ＮＦＥＴ７−インバータ３−ＯＲ９の入力
は、ＩＮＩＴ線が再度「０」になった後で状態を変えな
い。インバータ３（「ＯＵＴ」）の出力は「１」であ
る。ＩＮＩＴ線が「０」の時には、ＮＯＲ８の両方の入
力が論理「０」であり、インバータ１のゲート１５が強
制的に論理「１」になり、したがってインバータ１の出
力では「０」となる。したがって、溶断したヒューズの
両端は同じ論理値（「０」）を有する。ＮＦＥＴ４およ
び７が同じである時、溶断したヒューズの両端で電位が
異なることは禁じられる。ＩＣ技術では、Ｗ／Ｌ寸法が
等しく、トランジスタが相互に隣接して配置されている
とき、これはきわめて容易に実施することができる。し
たがって樹枝状成長は軽減されるだけでなく完全に防止
され、銅原子は溶断したヒューズを横切って移動するこ
とができず、したがってヒューズを再度「再成長」させ
る可能性はない。
【００２８】回路は２つの結合されたメモリ素子で構成
されるので、すなわち、ＮＯＲ８がインバータ１ととも
に第１ラッチを形成し（ヒューズ２が無傷の時）、イン
バータ３が（ＯＲ９を経由して接続された）ＮＦＥＴ７
と共に、第１ラッチに結合された第２ラッチを形成する
ので、ＩＮＩＴ信号が必要である。電源入時、ＩＮＩＴ
信号が存在しない時、これら２つのラッチはどちらの状
態になることもできる。すなわち論理的にＩＮＩＴ＝
「０」の場合と同じである。例えばＮＯＲ８の出力が
「１」となり、インバータ１の出力が「０」となること
ができる。この値は、そのままのヒューズ２を介してＮ
ＯＲ回路８の入力にフィードバックされ、上記のＮＯＲ
リングを安定化させる。同時に、インバータ３の出力が
「１」になり、ＯＲ９を介して、ＮＦＥＴ７のゲート１
０にフィードバックされる。上記ＯＲリングは、無傷の
ヒューズ２では、不良状態で安定になる。
されるので、すなわち、ＮＯＲ８がインバータ１ととも
に第１ラッチを形成し（ヒューズ２が無傷の時）、イン
バータ３が（ＯＲ９を経由して接続された）ＮＦＥＴ７
と共に、第１ラッチに結合された第２ラッチを形成する
ので、ＩＮＩＴ信号が必要である。電源入時、ＩＮＩＴ
信号が存在しない時、これら２つのラッチはどちらの状
態になることもできる。すなわち論理的にＩＮＩＴ＝
「０」の場合と同じである。例えばＮＯＲ８の出力が
「１」となり、インバータ１の出力が「０」となること
ができる。この値は、そのままのヒューズ２を介してＮ
ＯＲ回路８の入力にフィードバックされ、上記のＮＯＲ
リングを安定化させる。同時に、インバータ３の出力が
「１」になり、ＯＲ９を介して、ＮＦＥＴ７のゲート１
０にフィードバックされる。上記ＯＲリングは、無傷の
ヒューズ２では、不良状態で安定になる。
【００２９】電源入時、（ヒューズが溶断しているか／
溶断していないかに応じて）メモリ素子が確実に正しい
状態になるようにするためには、少なくとも、リングを
安定化する（上を参照のこと）のに必要な時間中は、Ｉ
ＮＩＴ線が論理「１」のままでなければならない。その
ような信号は、この論理チップ設計においては未だ得ら
れないとしても、例えば、インバータを有するキャパシ
タ（Ｖｄｄへの抵抗を有する）から得ることができる。
このような手法を図４に示す。抵抗１２およびキャパシ
タ１３の値は、リングを安定化するために、インバータ
１１のゲートが、上記時間よりも長い間論理「０」のま
まとなることが保証できるように十分大きな値に選択し
なければならない。現在の技術では、これが１００ない
し２００ｐｓ程度なので、例えば、抵抗値は１Ｋオー
ム、キャパシタ値は１ｐＦを選択することができる。
溶断していないかに応じて）メモリ素子が確実に正しい
状態になるようにするためには、少なくとも、リングを
安定化する（上を参照のこと）のに必要な時間中は、Ｉ
ＮＩＴ線が論理「１」のままでなければならない。その
ような信号は、この論理チップ設計においては未だ得ら
れないとしても、例えば、インバータを有するキャパシ
タ（Ｖｄｄへの抵抗を有する）から得ることができる。
このような手法を図４に示す。抵抗１２およびキャパシ
タ１３の値は、リングを安定化するために、インバータ
１１のゲートが、上記時間よりも長い間論理「０」のま
まとなることが保証できるように十分大きな値に選択し
なければならない。現在の技術では、これが１００ない
し２００ｐｓ程度なので、例えば、抵抗値は１Ｋオー
ム、キャパシタ値は１ｐＦを選択することができる。
【００３０】本発明による設計は、パルス長により回路
の動作が正常であるか不正であるかが決まるパルスを発
生しない。本発明による設計は、正しく回路機能を有す
るために狭い範囲内になければならない内部遅延線を含
まない。ＩＮＩＴ線が論理的に高である間は、回路は自
体上に残ることができ、常に正しい結果を発生する。
の動作が正常であるか不正であるかが決まるパルスを発
生しない。本発明による設計は、正しく回路機能を有す
るために狭い範囲内になければならない内部遅延線を含
まない。ＩＮＩＴ線が論理的に高である間は、回路は自
体上に残ることができ、常に正しい結果を発生する。
【００３１】このように、提案されたヒューズ構成はタ
イミングがクリティカルなものではない。本発明による
回路を使用する時に電流がないことは、欠点を見つける
ためのチップのＩｄｄ試験の間、重要となることがあ
る。この設計は簡単で、クリティカルでないので、将来
の技術に直接合わせることができる。
イミングがクリティカルなものではない。本発明による
回路を使用する時に電流がないことは、欠点を見つける
ためのチップのＩｄｄ試験の間、重要となることがあ
る。この設計は簡単で、クリティカルでないので、将来
の技術に直接合わせることができる。
【００３２】さらに、本発明による設計はシリコン消費
量がきわめて少ない。
量がきわめて少ない。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）相互に結合された２つのラッチ
（８、１；７、３）を備える集積回路内で使用するため
のゼロ電圧／ゼロ電流ヒューズ構成。 （２）第１ラッチがＮＯＲ回路（８）および第１インバ
ータ（１）により形成され、第２ラッチがＮＦＥＴ回路
（７）および第２インバータ（３）により形成される上
記（１）に記載のヒューズ構成。 （３）ヒューズ（２）が同寸法の２つのＮＦＥＴ回路
（４、７）の間に接続される上記（１）または（２）に
記載のヒューズ構成。 （４）第１および第２インバータ（１、３）がＰＦＥＴ
回路（６、１６）およびＮＦＥＴ回路（４、１４）で形
成される上記（２）に記載のヒューズ構成。 （５）第１インバータ（１）のＰＦＥＴ回路（６）が大
きな幅／長さ（Ｗ／Ｌ）比を有し、ＮＦＥＴ回路（４、
７）が小さな幅／長さ（Ｗ／Ｌ）比を有する上記（４）
に記載のヒューズ構成。 （６）ヒューズが溶断した時、ヒューズ（２）の両端が
同じ電位を有する上記（１）ないし（５）のいずれかに
記載のヒューズ構成。 （７）電源入を除き、直流電流を引き込むことがない上
記（１）ないし（６）のいずれかに記載のヒューズ構
成。
（８、１；７、３）を備える集積回路内で使用するため
のゼロ電圧／ゼロ電流ヒューズ構成。 （２）第１ラッチがＮＯＲ回路（８）および第１インバ
ータ（１）により形成され、第２ラッチがＮＦＥＴ回路
（７）および第２インバータ（３）により形成される上
記（１）に記載のヒューズ構成。 （３）ヒューズ（２）が同寸法の２つのＮＦＥＴ回路
（４、７）の間に接続される上記（１）または（２）に
記載のヒューズ構成。 （４）第１および第２インバータ（１、３）がＰＦＥＴ
回路（６、１６）およびＮＦＥＴ回路（４、１４）で形
成される上記（２）に記載のヒューズ構成。 （５）第１インバータ（１）のＰＦＥＴ回路（６）が大
きな幅／長さ（Ｗ／Ｌ）比を有し、ＮＦＥＴ回路（４、
７）が小さな幅／長さ（Ｗ／Ｌ）比を有する上記（４）
に記載のヒューズ構成。 （６）ヒューズが溶断した時、ヒューズ（２）の両端が
同じ電位を有する上記（１）ないし（５）のいずれかに
記載のヒューズ構成。 （７）電源入を除き、直流電流を引き込むことがない上
記（１）ないし（６）のいずれかに記載のヒューズ構
成。
【図１】ＣＭＯＳ技術による一般的な現況技術のヒュー
ズ構成の設計を示すブロック図である。
ズ構成の設計を示すブロック図である。
【図２】ヒューズが溶断した図１の設計を示すブロック
図である。
図である。
【図３】本発明による０電圧／０電流ヒューズ構成の設
計を示す図である。
計を示す図である。
【図４】ＩＮＩＴパルスを供給するための回路を示す図
である。
である。
１ 第１インバータ ２ ヒューズ ３ 第２インバータ ４ ＮＦＥＴ ７ ＮＦＥＴ １４ ＮＦＥＴ ５ ゲート ６ ＰＦＥＴ １６ ＰＦＥＴ ８ ＮＯＲ回路 ９ ＯＲ回路 １０ ゲート １１ インバータ １２ 抵抗 １３ キャパシタ １５ ゲート Ｖｄｄ 回路電源電圧
Claims (7)
- 【請求項１】相互に結合された２つのラッチ（８、１；
７、３）を備える集積回路内で使用するためのゼロ電圧
／ゼロ電流ヒューズ構成。 - 【請求項２】第１ラッチがＮＯＲ回路（８）および第１
インバータ（１）により形成され、第２ラッチがＮＦＥ
Ｔ回路（７）および第２インバータ（３）により形成さ
れる請求項１に記載のヒューズ構成。 - 【請求項３】ヒューズ（２）が同寸法の２つのＮＦＥＴ
回路（４、７）の間に接続される請求項１または２に記
載のヒューズ構成。 - 【請求項４】第１および第２インバータ（１、３）がＰ
ＦＥＴ回路（６、１６）およびＮＦＥＴ回路（４、１
４）で形成される請求項２に記載のヒューズ構成。 - 【請求項５】第１インバータ（１）のＰＦＥＴ回路
（６）が大きな幅／長さ（Ｗ／Ｌ）比を有し、ＮＦＥＴ
回路（４、７）が小さな幅／長さ（Ｗ／Ｌ）比を有する
請求項４に記載のヒューズ構成。 - 【請求項６】ヒューズが溶断した時、ヒューズ（２）の
両端が同じ電位を有する請求項１ないし５のいずれかに
記載のヒューズ構成。 - 【請求項７】電源入を除き、直流電流を引き込むことが
ない請求項１ないし６のいずれかに記載のヒューズ構
成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98104334 | 1998-03-11 | ||
| EP98104334.2 | 1998-03-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057933A true JP2000057933A (ja) | 2000-02-25 |
| JP3422712B2 JP3422712B2 (ja) | 2003-06-30 |
Family
ID=8231567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05818299A Expired - Fee Related JP3422712B2 (ja) | 1998-03-11 | 1999-03-05 | ゼロ電圧／ゼロ電流ヒューズ構成 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6147546A (ja) |
| JP (1) | JP3422712B2 (ja) |
| KR (1) | KR100329898B1 (ja) |
| DE (1) | DE69933159T2 (ja) |
| TW (1) | TW418399B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7495309B2 (en) | 2002-01-31 | 2009-02-24 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670843B1 (en) * | 2002-07-31 | 2003-12-30 | Advanced Micro Devices, Inc. | Method and apparatus for sensing a programming state of fuses |
| JP2004246992A (ja) * | 2003-02-14 | 2004-09-02 | Toshiba Corp | フューズラッチ回路 |
| KR101050110B1 (ko) * | 2009-12-28 | 2011-07-19 | 전자부품연구원 | 공정변화를 보정하기 위한 퓨징장치 |
| KR101204665B1 (ko) * | 2010-03-31 | 2012-11-26 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0561370B1 (en) * | 1992-03-19 | 1999-06-02 | Kabushiki Kaisha Toshiba | A clock-synchronous semiconductor memory device and access method thereof |
| US5422850A (en) * | 1993-07-12 | 1995-06-06 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell repair circuit |
| US5457656A (en) * | 1994-08-17 | 1995-10-10 | United Microelectronics Corp. | Zero static power memory device redundancy circuitry |
| US5731734A (en) * | 1996-10-07 | 1998-03-24 | Atmel Corporation | Zero power fuse circuit |
-
1998
- 1998-03-30 US US09/050,537 patent/US6147546A/en not_active Expired - Lifetime
- 1998-09-24 TW TW087115894A patent/TW418399B/zh not_active IP Right Cessation
-
1999
- 1999-01-16 DE DE69933159T patent/DE69933159T2/de not_active Expired - Lifetime
- 1999-03-05 JP JP05818299A patent/JP3422712B2/ja not_active Expired - Fee Related
- 1999-03-10 KR KR1019990007860A patent/KR100329898B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7495309B2 (en) | 2002-01-31 | 2009-02-24 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69933159T2 (de) | 2007-10-11 |
| KR100329898B1 (ko) | 2002-03-22 |
| TW418399B (en) | 2001-01-11 |
| JP3422712B2 (ja) | 2003-06-30 |
| KR19990077736A (ko) | 1999-10-25 |
| DE69933159D1 (de) | 2006-10-26 |
| US6147546A (en) | 2000-11-14 |
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