KR19990044703A - 제로전력퓨즈회로 - Google Patents

Abstract

제로 전력 회로는 두개의 입력단을 가진 래치 수단(50)을 포함하는데, 여기서 한 입력 단자 A는 접지로 래치되고 제2 입력 단자 B는 V_CC로 래치된다. 래치 수단은 접지로의 제1 입력 단자의 순시 접촉 또는 V_CC로의 제2 입력 단자의 순시 접촉에 의해서 트리거된다. 제1 실시예에서는 래치 수단의 두개의 입력 단자 A, B 중 어느 하나에 각각 결합되는 두개의 퓨즈 소자/커패시터쌍 F₁, C₁, F₂, C₂을 포함하고 있다. 제2 실시예에서는 풀업 트랜지스터(20), 및 제1 및 제2 입력 단자 A, B 각각에 결합된 퓨즈 소자/커패시터쌍 F, C를 포함하고 있다. 제3 실시예에서는 풀다운 트랜지스터(22), 및 래치 수단의 제1 및 제2 입력 단자 A, B에 각각 결합된 퓨즈 소자/커패시터 F, C를 포함하고 있다.

Description

제로 전력 퓨즈 회로

퓨즈 회로는 다양한 반도체 어플리케이션에 주로 사용된다. 예를 들면, 기억 밀도의 반도체 장치로서 메모리 장치, 프로그래머블 로직 장치 등이 계속해서 증가하고 있다. 임의의 한 장치내에서 결함이 있는 셀의 발생 또한 증가하는 것 같다. 그 결함이 어떤 방법으로 정정될수 없다면, 특히 결함이 있는 반도체 장치는 쓸모없게 될 것이며, 이로 인해 생산 양품률(良品率)이 더 저하될 것이다. 이러한 결함을 정정하는 방법으로는 그 장치내에 다수의 잉여 셀을 제공하는 방법이 있다. 결함 셀이 검출될 경우, 잉여 셀 중 하나가 대신에 사용될 수 있다.

잉여 셀을 보유한 회로는 하나 이상의 잉여 셀을 활성화시키기 위해서 선택적으로 녹아 끊어지는 가용성 소자를 통상적으로 포함한다. 통상적으로, 이러한 회로는 잉여 셀 중 몇개의 셀이 결함 셀을 대신하여 프로그래밍되었는 지에 상관없이 전력을 소비한다.

또한, 퓨즈 회로는 프로그래머블 로직 장치(PLD)의 프로그래밍을 용이하게 하는데 사용된다. 통상적으로, PLD내 로직 셀은 로직 HI 또는 로직 LO 이던 간에 디폴트 로직 레벨을 가지도록 제조된다. 이것은 V_CC또는 접지 중 어느 하나에 셀의 출력을 연결시키는 가용체 링크를 사용함으로써 달성된다. 셀내 퓨즈가 녹아 끊어질 경우, 셀의 로직 레벨은 전환된다. 잉여 메모리 셀을 사용하는 회로와 같이, PLD의 퓨즈 회로 또한 전력을 소비한다.

예를 들면, 도 5에 도시된 것과 같은 종래의 퓨즈 회로를 생각해보자. 저항기 R은 V_CC와 접지 사이에 퓨즈 F와는 직렬로 결합된다. 저항기와 퓨즈간의 노드는 인버터에 공급되어 출력 Q을 제공한다. 도 5에 도시된 구성에서, 손상되지 않은 퓨즈는 인버터 입력을 접지 d에 연결시키므로 Q는 HI가 된다. 한편, 정전류는 V_CC에서 저항기 및 퓨즈 F를 통해 접지로 흐른다. 퓨즈가 녹아 끊어진 경우, 인버터 입력은 V_CC에 결합되어 Q는 LO가 된다. 통상적인 어플리케이션에서, 다수의 이러한 퓨즈 회로 중에서 임의의 회로는 녹아 끊어지거나 또는 손상되지 않는 상태로 남아 있게 된다. 손상되지 않은 퓨즈 회로는 V_CC로부터 전류를 항상 드로우잉할 것이고, 전력은 저항기 R을 통해 방산될 것이다. 이러한 퓨즈 회로는 비효율적이며, 특히 전력이 프리미엄인 휴대용 PCs와 같은 소형 계산 장치에 사용될 경우 비효율적이다.

프로그래머블 로직 레벨을 사용하는 반도체 장치에 사용될 수 있고, 퓨즈 회로가 손상되지 않은 상태로 남아있거나 또는 녹아 끊어지든 간에 전력을 소비하지 않는 퓨즈 회로가 요구되고 있다.

본 발명은 퓨즈 회로에 관한 것으로, 특히 제로 정적 전력 퓨즈 회로 아키텍쳐에 관한 것이다.

도 1은 본 발명의 제로 전력 퓨즈 회로의 제1 실시예를 도시한 도면이다.

도 2는 본 발명의 제로 전력 퓨즈 회로의 제2 실시예를 도시한 도면이다.

도 3는 본 발명의 제로 전력 퓨즈 회로의 제3 실시예를 도시한 도면이다.

도 4는 본 발명에 따라 이중-트리거 단향성 래치를 나타내는 테이블이다.

도 5는 종래의 퓨즈 회로를 도시한 도면이다.

본 발명의 퓨즈 회로는 이중-트리거 단향성 래치를 포함한다. 본 발명의 내용에서, "이중-트리거" 래치는 두개의 입력 중 어느 하나를 통해 트리거될 수 있는 래치이다. 부가로, 래치는 제1 입력이 제1 입력의 순시 접촉에 의해서만 래치를 접지로 트리거할 수 있고, 제2 입력의 순시 접촉에 의해서만 래치를 V_CC로 트리거할 수 있다는 점에서 "단향성"이다. 또한, 래치가 트리거되는 경우, 제1 입력은 접지로 래치하고 제2 입력은 V_CC로 래치한다.

제1 실시예에서는, 퓨즈 회로는 두개의 직렬 접속된 퓨즈 소자 및 커패시터쌍과 결합된 상기 래치 수단을 포함하고 있다. 제1 로직 레벨은 두개의 퓨즈 소자가 손상되지 않은 상태로 남아있는 경우 퓨즈 회로에 의해 제공된다. 제2 로직 레벨은 두개의 퓨즈가 녹아 끊어진 경우 제공된다. 제2 실시예에서, 퓨즈 회로는 제1 단자가 풀업 트랜지스터에 결합되고 제2 단자가 퓨즈/커패시터 결합부에 결합되는 상기 래치 수단을 포함한다. 본 발명의 제3 실시예에서, 풀다운 트랜지스터는 제2 실시예의 풀업 트랜지스터 대신에 사용된다.

각각의 실시예에서, 커패시터는 퓨즈 소자가 손상되지 않은 경우 안정 상태 조건 동안에 DC 전류를 차단하게 한다. 그러므로, 제1 로직 레벨은 퓨즈 회로를 통한 어떠한 전력 방산 없이 제공된다. 퓨즈 소자가 녹아 끊어진 경우, 커패시터는 접지 또는 V_CC에 순시 결합된다. 이러한 순시 결합은 래치 수단을 동작시키기에 충분하고, 로직 레벨을 전환시킨다. 래치가 어떠한 전력도 드로우잉하지 않고 커패시터가 DC 전류를 차단하고 있기 때문에, 실질적으로는 퓨즈 소자가 녹아 끊어질 경우 안정 상태에서 어떠한 전류도 소비되지 않는다. 그러므로, 퓨즈 소자가 녹아 끊어지거나 또는 손상되지 않은 상태로 있든지 간에, 본 발명의 퓨즈 회로는 어떠한 정적 전력 방산없이 동작한다.

도 1에 관하여, 본 발명의 제로 전력 퓨즈 회로(10)는 두개의 단자(A,B)를 갖는 래치 수단을 포함한다. A 단자는 제1 퓨즈 소자 F₁과 제1 커패시터 C₁의 직렬 결합부에 결합된다. 퓨즈 소자 F₁는 V_CC에 결합되고 커패시터 C₁은 접지에 결합된다. 유사하게는, 래치 수단(50)의 단자 B는 제2 퓨즈 소자 F₂와 제2 커패시터 C₂의 직렬 결합부에 결합된다. 그러나, 단자 B에서, 제2 퓨즈 소자 F₂는 접지에 결합되고 제2 커패시터 C₂는 V_CC에 결합된다. 제로 전력 회로(10)의 출력 로직 Q, 은 단자 A, B 로부터 각각 얻을 수 있다.

래치 수단(50)의 동작은 도 4에 도시된 테이블에 의해 정의된다. 반응(RESPONSE) 칼럼 아래의 테이블로부터 알수 있듯이, 트리거될 경우, 래치는 단자 A를 접지 GND로 래치하고 단자 B를 V_CC로 래치함으로써 반응한다. 래치 수단은 테이블의 동작(ACTION) 칼럼 아래에 도시되어 있듯이 두가지 방법 중 한가지 방법으로 트리거되는데, 한가지 방법은 A를 접지에 접촉시키는 것이고 나머지 방법은 B를 V_CC에 접촉시키는 것이다. 래치 수단을 트리거하는데 단지 순시 접촉만이 요구되는 것에 주목해야 한다. 예를 들면, 단자 A와 접지와의 순시 접촉은 래치 수단(50)을 트리거하기에 충분하다. 도 4의 테이블은 또한 단자 A를 V_CC에 접촉시키거나 또는 단자 B를 접지에 접촉시키는 것이 미정의 반응을 초래함을 나타내고 있고, 래치의 반응이 중요하지 않다는 것을 의미한다.

래치 수단(50)은 이후 이중-트리거 단향성 래치 수단으로 정의된다. 래치 수단은 래치 수단(50)이 단자 A를 접지에 접촉시키거나 또는 단자 B를 V_CC에 접촉시킴으로써 트리거될 수 있다는 의미에서 "이중-트리거" 이다. 래치 수단(50)은 각각의 단자가 한 방향으로 래치한다, 즉 래치가 트리거될 경우, 단자 A가 항상 접지로 래치되고 단자 B가 항상 V_CC로 래치된다는 점에서 "단향성"이다.

양호한 실시예에서, 래치 수단(50)은 N-채널 MOS 트랜지스터(54)와 크로스-결합된 P-채널 MOS 트랜지스터(52)를 포함한다. 특히, PMOS 트랜지스터의 드레인은 V_CC에 결합되고 NMOS 트랜지스터의 소스는 접지에 결합된다. 도중에, PMOS 트랜지스터(52)의 게이트는 NMOS 트랜지스터(54)의 드레인에 결합되고, NMOS 트랜지스터의 게이트는 PMOS 트랜지스터의 소스에 결합된다. 도 4의 테이블에서 기술되는 방법으로 작동하는 임의의 래치 수단 회로는 본 발명의 제로 전력 회로에서와 같이 잘 동작한다.

이제 도 1의 회로 동작이 기술될 것이다. 손상되지 않은 퓨즈 소자 F₁, F₂에 관하여, 래치 수단(50)의 단자 A는 V_CC에 연결되어 출력 Q는 HI가 된다. 유사하게는, 단자 B는 접지에 연결되어 의 출력 로직은 LO가 된다. 부가로, 단자 A가 V_CC에 연결된 이래, PMOS 트랜지스터(52)는 도통되지 않는다. 마찬가지로, 단자 B가 접지 전위에 연결된 이래, NMOS 트랜지스터(54)는 도통되지 않는다. 그러므로, 래치는 퓨즈가 손상되지 않았을 경우 트리거되지 않는다.

두개의 퓨즈 소자 F₁, F₂가 녹아 끊어진 경우, 단자 A는 커패시터 C₁을 통해 접지에 순시 결합될 것이고, 전력 공급시 PMOS 트랜지스터(52)의 게이트가 접지로 풀링(pulling)될 것이다. 동시에, 단자 B가 커패시터 C₂를 통해 V_CC에 순시 결합되므로, NMOS 트랜지스터(54)의 게이트가 V_CC로 풀링될 것이다. PMOS 트랜지스터가 도통할때, NMOS 트랜지스터의 게이트가 PMOS 트랜지스터를 통해 V_CC로 풀링된다. 마찬가지로, NMOS 트랜지스터가 도통하기 시작할때, PMOS 트랜지스터의 게이트는 NMOS 트랜지스터를 통해 접지로 풀링된다. 결국, 단자 A는 접지로 래치하고 단자 B는 V_CC로 래치된다. 커패시터 C₁, C₂가 충전되어 단자 A, B가 더이상 커패시터를 통해 결합되지 않을 경우, 두 단자는 래치 수단(50)을 통해 접지 및 V_CC에 각각 결합된다. 그러므로, Q는 퓨즈 소자가 녹아 끊어진 경우 LO가 되고, 은 HI가 된다. 전술된 바로 부터, 도 1에 도시된 래치 수단(50)의 회로가 도 4의 테이블에서 설명되듯이 래치 형성에 따라 동작한다는 것을 알 수 있다.

그러므로, 퓨즈 F₁, F₂가 손상되지 않은 경우에, Q에서 HI가 될 수 있다(반대로, 에서는 LO가 될 수 있다). 커패시터 C_1,C₂모두는 V_CC에서 접지로의 DC 전류를 차단하는데 제공되고, 그래서 어떠한 전력도 두개의 퓨즈 소자/커패시터쌍을 통해 소비되지 않는다. 유사하게는, PMOS 트랜지스터나 또는 NMOS 트랜지스터 중 어느 것도 퓨즈 소자 F₁, F₂가 손상되지 않은 경우 도통하지 않으므로, 어떠한 전력도 트랜지스터를 통해 드로우잉되지 않는다.

퓨즈 소자 F₁, F₂가 녹아 끊어진 경우에, Q는 LO가 된다(반대로, 은 HI가 된다). 래치 수단의 트랜지스터(52, 54)가 게이트에 크로스 결합되어 서로 바이어스되므로, 어떠한 전력도 드로우잉하지 않는다. 그러므로, 커패시터 C₁, C₂를 충전하기 위해 드로우잉되는 초기 전류를 차단함으로써, 퓨즈 소자가 녹아 끊어질때 어떠한 전력도 소비되지 않는다. 그러므로, 도 1의 제로 전력 회로는 HI 및 LO 로직 레벨을 어떠한 전력 소비 없이 제공할 수 있게 된다.

도 2에 도시된 제로 전력 회로의 다른 실시예에 대해 살펴보자. 이 실시예에서, 퓨즈 소자 F는 래치 수단(50)의 단자 B와 접지 사이에 결합된다. 커패시터 C는 V_CC와 단자 B사이에 결합된다. PMOS 풀업 트랜지스터(20)는 V_CC에 결합된 소스 단자 및 래치 수단(50)의 단자 A에 결합된 드레인 단자를 포함한다. PMOS 트랜지스터의 게이트는 단자 B에 결합된다.

첫째로, 퓨즈 소자 F가 손상되지 않은 경우 퓨즈 회로(12)의 동작에 대해 살펴보자. 단자 B는 퓨즈 소자를 통해 접지에 연결되고, 그래서 은 LO가 된다. 단자 B가 접지에 연결될 경우, PMOS 트랜지스터(20)가 도통하므로, Q가 HI로 풀링된다. 이러한 구성에서, 커패시터 C가 V_CC로부터 접지로의 DC 전류를 차단하므로 퓨즈 회로(12)를 통해 드로우잉되는 전류가 하나도 없다. 마찬가지로, 래치 트랜지스터(54)가 OFF되므로, 풀업 트랜지스터(20)를 통하는 전류도 없다.

퓨즈 소자 F가 녹아 끊어진 경우, 단자 B는 커패시터 C를 통해 V_CC에 순시 결합된다. 도 4의 테이블과 전술된 설명에 따르면, 단자 A는 트랜지스터(54)를 통해 접지로 래치하고 단자 B는 트랜지스터(52)를 통해 V_CC로 래치된다. 그러므로, 는 HI로 되고 Q는 LO가 된다. 단자 B가 V_CC에 연결된 후 PMOS 트랜지스터(20)는도통되지 않고, 트랜지스터(20, 54)를 통한 V_CC로부터 접지로의 전류 경로를 차단하게 된다. 도 1의 회로에 관하여, 도 2의 회로는 퓨즈 소자 F가 손상 여부에 상관 없이 "제로" 전력 소비의 특성을 나타낸다.

도 3에 도시된 제로 전력 회로의 또다른 실시예에 대해 살펴보자. 이 실시예에서, 퓨즈 소자 F는 V_CC와 래치 수단(50)의 단자 A 사이에 결합된다. 커패시터 C는 단자 A와 접지 사이에 결합된다. NMOS 풀다운 트랜지스터(22)는 NMOS 트랜지스터의 소스 및 드레인 핀 각각을 통해 래치 수단의 단자 B와 접지 사이에 결합된다. NMOS 트랜지스터(22)의 게이트는 래치의 단자 A에 결합된다.

퓨즈 소자가 손상되지 않은 구성에서, 단자 A는 V_CC에 연결되어, Q는 HI가 된다. 단자 A가 V_CC에 연결되므로, NMOS 트랜지스터(22)가 도통되며, 그로 인해 단자 B 및 가 LO로 풀링된다. 퓨즈 소자 F가 녹아 끊어진 경우, 단자 A는 커패시터 C를 통해 접지에 순시 결함된다. 도 4의 테이블에 관하여, 접지에 A의 순시 결합은 단자 A를 접지로 래치하고 단자 V_CC로 래치하는 효과를 가진다. 그로 인해, Q는 LO가 되고 LO 상태로 남아 있게 되고, 는 HI가 되고 HI 상태로 남아 있게 된다. 도 1 및 도 2의 실시예를 참조하면, 안정 상태에서 회로(14)를 통해 드로우잉되는 전류는 하나도 없으므로, 어떠한 전력도 손실되지 않는다.

도 1 내지 도 3의 실시예에 사용되는 트랜지스터에 관하여, 유사 크기의 장치 기하학, 예를 들면, 같은 폭-대-길이(W/L) 비율을 갖는 채널 영역을 사용하는 장치를 제조하는 것이 바람직하다. 이것은 모든 장치가 유사 크기 및 구성으로 구성되기 때문에 장치 레이아웃을 용이하게 하는 이점이 있다. 장치 밀도가 최대가 된다는 점에서 또다른 이점이 부여 된다. 실질적으로 균일 장치 기하학으로 제조됨으로써, 사용되지 않는 공간이 거의 없이 실리콘상에 장치를 레이아웃하는데 더 효율적이다. 이것은 많은 수의 장치를 제공하고자 하는 요구의 견지에서 볼때 중요한 참작이 된다. 동일한 형태에서, 도 1 내지 도 3의 실시예예서의 커패시터는 동일 기준에 맞춰 구성된다.

유사 크기의 장치로 설계함으로써 변화 처리 감도가 최소화된다. 장치의 기하학에 영향을 미치는 처리에서의 변화는 장치 모두에 균등하게 영향을 미칠 것이며, 반대로 최종 생성물에 영향을 미치지 않을 것이다.

바람직하게는, 트랜지스터 장치의 채널 영역의 W/L 비율은 3/1이지만, 중요하지 않다. 본 발명은 다른 W/L 비율을 갖는 트랜지스터 장치로도 균등하게 잘 동작한다. 채널 영역의 W/L 비율이 커질수록 응답 시간은 더 빨라지게 되지만, 트랜지스터 스위칭 속도는 본 발명에서 요인이 되지 않는다. 제로 전력 회로가 가동될때에만 트랜지스터 스위칭이 단시간 동안만 발생한다. 그러나, 안정 상태 조건이 이루어지기만 하면, 제로 전력 회로 태스크가 일정 로직 레벨을 제공하기 때문에 트랜지스터의 또다른 스위칭이 요구되지 않는다. 그러므로, 본 발명의 제로 전력 회로의 동작 속도는 중요하지 않다. 다른 한편, 상술된 이유로 균일적이고 소형의 장치 기하학을 가지는 것이 바람직하다. 마찬가지로, 커패시터가 동일 W/L 비율로 제조되어 장치의 크기 균일화가 유지될 수 있게 된다.

Claims (10)

1. 제1 및 제2 전압 전위 사이를 접속하여 선택 가능한 로직 레벨을 제공하는 퓨즈 회로에 있어서,

   제1 및 제2 단자를 가지며, 상기 제1 및 제2 단자 각각에 상기 제1 및 제2 전위를 래치하는 수단을 갖는 이중-트리거 단향성 래치 수단을 포함하는데, 상기 래치 수단은 상기 제1 단자와 상기 제1 전위 사이 또는 상기 제2 단자와 상기 제2 전위 사이 중 적어도 하나의 순시 접촉에 의해 트리거될 수 있고;

   상기 제1 전위와 상기 제1 단자 사이에 결합되는 퓨즈와;

   상기 제2 전위와 상기 제1 단자 사이에 결합되는 커패시터와;

   상기 제2 단자 및 상기 제2 전위에 각각 결합되는 제1 및 제2 핀을 갖는 제1 N-채널 MOS 트랜지스터를 포함하고,

   상기 선택 가능한 로직 레벨이 상기 제1 단자와 상기 제2 단자 중 어느 하나에서 유효한 것을 특징으로 하는 퓨즈 회로.
2. 제1항에 있어서, 상기 래치 수단은 P-채널 MOS 트랜지스터 및 제2 N-채널 MOS 트랜지스터와, 상기 제1 전위 및 상기 제2 단자에 각각 결합된 상기 P-채널 트랜지스터의 제1 및 제2 핀과, 상기 제2 전위 및 상기 제1 단자에 각각 결합된 상기 제2 N-채널 트랜지스터의 제1 및 제2 핀과, 상기 제2 N-채널 트랜지스터의 상기 제2 핀에 결합된 상기 P-채널 트랜지스터의 제어 핀과, 그리고 상기 P-채널 트랜지스터의 상기 제2 핀에 결합된 상기 N-채널 트랜지스터의 제어 핀을 포함하는 것을 특징으로 하는 퓨즈 회로.
3. 제2항에 있어서, 상기 제1 전위는 V_CC이고 상기 제2 전위는 접지 전위인 것을 특징으로 하는 퓨즈 회로.
4. 제2항에 있어서, 상기 제1 및 제2 N-채널 트랜지스터 및 상기 P-채널 트랜지스터는 폭 및 길이가 실질적으로 같은 것을 특징으로 하는 퓨즈 회로.
5. 제2항에 있어서, 상기 제1 및 제2 N-채널 트랜지스터 및 상기 P-채널 트랜지스터 각각의 폭-대-길이 비율은 3/1인 것을 특징으로 하는 퓨즈 회로.
6. 제1 및 제2 전압 전위 사이를 접속하여 선택 가능한 로직 레벨을 제공하는 퓨즈 회로에 있어서,

   제1 및 제2 단자를 가지며, 상기 제1 및 제2 단자 각각을 상기 제1 및 제2 전위로 래치하는 수단을 갖는 이중-트리거 단향성 래치 수단을 포함하는데, 상기 래치 수단은 상기 제1 단자와 상기 제1 전위 사이 또는 상기 제2 단자와 상기 제2 전위 사이 중에서 적어도 하나의 순시 접촉에 의해 트리거되고;

   상기 제2 전위와 상기 제2 단자 사이에 결합되는 퓨즈와;

   상기 제2 단자와 상기 제1 전위 사이에 결합되는 커패시터와;

   상기 제1 단자 및 상기 제1 전위에 각각 결합된 제1 및 제2 핀을 가지며, 또한 상기 제2 단자에 결합되는 제어 게이트를 갖는 제1 P-채널 MOS 트랜지스터를 포함하고,

   상기 선택 가능한 로직 레벨이 상기 제1 단자와 상기 제2 단자 중 어느 하나에서 유효한 것을 특징으로 하는 퓨즈 회로.
7. 제6항에 있어서, 상기 래치 수단은 제2 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터와, 상기 제1 전위 및 상기 제2 단자 각각에 결합되는 상기 제2 P-채널 트랜지스터의 제1 및 제2 핀과, 상기 제2 전위 및 상기 제1 단자 각각에 결합되는 상기 N-채널 트랜지스터의 제1 및 제2 핀과, 상기 N-채널 트랜지스터의 상기 제2 핀에 결합된 상기 제2 P-채널 트랜지스터의 제어 핀과, 그리고 상기 제2 P-채널 트랜지스터의 상기 제2 핀에 결합된 상기 N-채널 트랜지스터의 제어 핀을 포함하는 것을 특징으로 하는 퓨즈 회로.
8. 제7항에 있어서, 상기 제1 전위는 V_CC이고 상기 제2 전위는 접지 전위인 것을 특징으로 하는 퓨즈 회로.
9. 제7항에 있어서, 상기 제1 및 제2 P-채널 트랜지스터와 상기 N-채널 트랜지스터의 장치 기하학의 폭-대-길이 비율은 실질적으로 동일한 것을 특징으로 하는 퓨즈 회로.
10. 제7항에 있어서, 상기 제1 및 제2 P-채널 트랜지스터와 상기 N-채널 트랜지스터 각각의 장치 기하학의 폭-대-길이 비율은 3/1인 것을 특징으로 하는 퓨즈 회로.