JP2000056946A - デジタルアキュムレ―タおよび高速デジタル累算のための方法 - Google Patents

デジタルアキュムレ―タおよび高速デジタル累算のための方法

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JP2000056946A
JP2000056946A JP11126887A JP12688799A JP2000056946A JP 2000056946 A JP2000056946 A JP 2000056946A JP 11126887 A JP11126887 A JP 11126887A JP 12688799 A JP12688799 A JP 12688799A JP 2000056946 A JP2000056946 A JP 2000056946A
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clock cycle
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ピエランドレア・サボ
Luigi Zangrandi
ルイジ・ザングランディ
Stefano Marcheses
ステファノ・マルケーゼ
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Abstract

(57)【要約】 【課題】 高速の広いダイナミックレンジのデジタルア
キュムレータを提供する。 【解決手段】 デジタルアキュムレータ（１０）は入力
加数が前のクロック周期におけるアキュムレータの出力
の最下位部の値に加えられる第１の加算器段（１５）を
含む。アキュムレータはさらに少なくとも１つの第２の
段を含み、これはアキュムレータの出力の最上位部に増
分、減分または識別動作を行なうための増分器／減分器
手段（１８）を有する。増分器／減分器手段は前のクロ
ック周期で得られた結果でなされた決定に基づくアキュ
ムレータ出力の最上位部について増分、減分または識別
動作をトリガするための論理手段を含む。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は広いダイナミックレンジを有する
高速デジタルアキュムレータに関する。より特定的に
は、本発明は２の補数のデジタル加算器を用いる、広い
ダイナミックレンジを有する高速デジタルアキュムレー
タに関する。
【０００２】
【発明の背景】デジタルアキュムレータは、入力と前の
期間におけるアキュムレータ自身の値とを受取る加算器
からなることは知られている。実際には、Ｚ変換におけ
るデジタルアキュムレータの変換関数は以下のとおりで
ある。
【０００３】
【数１】
【０００４】図１は従来技術に従って実施されるデジタ
ルアキュムレータを示す。図１に示されるように、アキ
ュムレータはデジタル加算器１を含む。その入力はｍビ
ット長の加数Ｘと、前のクロック周期におけるアキュム
レータの値とを受取る。加算器はｎビットの加算器なの
で、前記値の長さはｎビットである。この場合、出力デ
ータＹの長さはｎビットである。
【０００５】参照番号２は加算器１の結果のための累算
レジスタを示す。この構造では、ｎはｍよりはるかに大
きいとする。
【０００６】上記の構造は本来の性質として遅いという
欠点を有する。なぜなら、加算器１で行なわれる合計
は、以下の関係を満足させるのに十分短い時間内で完了
しなければならないからである。
【０００７】
【数２】
【０００８】レジスタ２のバンクのセットアップ時間に
加えられるｎビット加算器１の通過時間は、構造に与え
られているクロック期間より短くなければならない。
【０００９】したがって、上記の関係を満足させるのが
難しい場合がある。これは特に高速の用途において、単
純な桁上げ伝搬加算器を使用することができなくて、先
見または桁上げ選択型の構造が用いられる場合で、上記
の式を満足させるという最終的な目的で見られる。
【００１０】
【発明の概要】したがって、本発明の実施のための目的
は、動作周波数について非常に多くの有効桁を有する、
広いダイナミックレンジの高速デジタルアキュムレータ
を提供することである。
【００１１】この目的の範囲内において、本発明の実施
の利点は、パイプラインによって少なくとも２つのクロ
ック周期においてデジタルアキュムレータの動作を行な
うことができる、広いダイナミックレンジを有する高速
デジタルアキュムレータを提供することである。
【００１２】本発明の実施における他の利点は、高速
で、領域が減じられた２の補数のデジタル加算器を用い
る、広いダイナミックレンジの高速デジタルアキュムレ
ータを提供することである。
【００１３】本発明の実施の他の利点は、信頼性が高
く、比較的簡単に製造でき、かつ経済的である、広いダ
イナミックレンジの高速デジタルアキュムレータを提供
することである。
【００１４】以降で明らかとなるこれらの目的、利点な
どは、以下の特徴を有する高速デジタルアキュムレータ
の実現により達成される。高速デジタルアキュムレータ
は、入力加数が前のクロック周期におけるアキュムレー
タの最下位部の値に加えられる第１の加算器段と、少な
くとも１つの第２の段とを含む。第２の段は前記アキュ
ムレータの最上位部に対して増分、減分または識別動作
を行なうのに適する増分器／減分器手段を含む。前記増
分器／減分器手段は、前のクロック周期で得られた結果
の決定に基づいて前記最上位部の増分、減分または識別
をトリガするのに適する論理手段をさらに含む。
【００１５】本発明のさらなる特徴および利点は添付の
図面における限定されない例によって図示される、本発
明によるデジタルアキュムレータの詳細な実施例の説明
により明らかとなる。
【００１６】
【図示された実施例の詳細な説明】図１は既に説明して
おり、ここではより詳細には説明しない。
【００１７】図２を参照して、一般に参照番号１０で示
される、本発明の実施例に係るデジタルアキュムレータ
は、デジタル加算器１５を含む。デジタル加算器１５は
ｍビットの加数Ｘおよび加算器の出力１１、すなわちｍ
ビット長の前の期間におけるアキュムレータの値とを入
力として受取る。レジスタ１６は加算器１５の結果を累
算し、レジスタ１７はデジタル加算器１５の各ｍビット
の出力を累算する。
【００１８】したがって、レジスタ１７の出力の長さは
ｍビットである。図２の構造の第２の段は増分器／減分
器手段１８で行なわれる増分、減分または識別動作を構
成する。増分器／減分器手段１８は加数Ｘの符号、すな
わち１ビットを受取る。増分器／減分器手段１８は前の
期間に得られた、加算器１５の出力であるオーバーフロ
ー１９および前の期間得られたアキュムレータの最上位
部Ｙ1を入力として受取る。
【００１９】増分器／減分器手段１８は真理表を含み、
それに基づきアキュムレータの最上位部Ｙ1に対して行
なうべき増分、減分または識別の決定がなされる。この
決定は前の段の結果に基づいてなされる。
【００２０】さらなるレジスタ２０および２１はオーバ
ーフロー１９および加数Ｘの符号をそれぞれ累算するた
めに設けられている。
【００２１】最後に、アキュムレータの最上位部Ｙ1を
累算するためにレジスタ２２が設けられている。レジス
タ２２の出力はｍ−ｎビットの長さを有し、これはレジ
スタ１７から出力されるｍビットと合せられる。したが
って、本発明に係るアキュムレータの出力の合計長はｎ
ビットである。
【００２２】増分器／減分器手段１８に含まれる真理表
は以下を示す。加数Ｘの符号が前の期間において１に等
しくかつ同じ期間におけるオーバーフローが０に等しい
なら、最上位部Ｙ1は１で減分される。前の期間におけ
る加数Ｘの符号が０であり、かつ同じ期間のオーバーフ
ロー１９が１であるのなら、最上位部Ｙ1は、１で増分
される、前の期間の最上位部Ｙ1に等しい。
【００２３】前の期間における加数Ｘの符号が１に等し
くかつ同じ期間のオーバーフロー１９が１なら、最上位
部Ｙ1は前の期間における最上位部と等しい。最後に、
前の期間における加数Ｘの符号が０であり、かつ同じ期
間で計算されたオーバーフロー１９が０に等しいなら、
最上位部は前の期間における最上位部と等しい。
【００２４】このような態様で、本発明の実施に従うア
キュムレータの第１の段において、入力はアキュムレー
タの最上位部に加えられ、第２の段は、前の段で得られ
た結果が入力される、上記の真理表に従ってなされた決
定の結果に基づき、アキュムレータの最上位部に対して
増分／減分動作を行なうまたは行なわない。
【００２５】したがって、２クロック周期遅れの累算が
得られるが、上記の式は以下の１対の式に変換される。
この場合、加算時間は増分器／減分器手段１８で行なわ
れた決定時間プラス同じ手段１８の増分／減分時間に等
しい。
【００２６】
【数３】
【００２７】アキュムレータの動作は前の２つの式の一
方にのみ、特に最大の第１の要素を有するものに依存す
る。ｍは通常ｎよりはるかに小さいので、有効桁数を減
らすことなくクロック周波数を実質的に増加することが
できる。
【００２８】実際には、本発明に係るデジタルアキュム
レータが意図される目的を完全に達成することが観測さ
れている。なぜなら、パイプラインによってデジタルア
キュムレータの変換関数を２つ以上のクロックサイクル
で与えることを可能にするからである。
【００２９】このようなアキュムレータは種々の変形お
よび変更が可能であり、それらは本発明の範囲内にあ
る。たとえば、上記のアキュムレータ１０を拡張してパ
イプラインにおける段数を増加させることができる。そ
れにより、クロック周波数を減じることなくアキュムレ
ータ１０からの出力の最上位部のビット数を増やすこと
ができる。最後に、すべてのコンポーネントは他の技術
的に等価なコンポーネントと互いに交換することができ
る。
【００３０】たとえば、アキュムレータ１０は専用のコ
ンポーネント、カスタム集積回路、コントローラまたは
マイクロプロセッサのソフトウェアプログラムによって
実現し得る。
【００３１】ソフトウェアはＲＯＭ、ＲＡＭもしくはフ
ロッピィディスクのようなデータ記憶媒体またはメモリ
装置または均等物において、さらに他の既存のまたは将
来開発されるデジタル技術または装置によってストアす
ることができる。したがって、本発明は上記の詳細な説
明に限定されるものではなく、本発明の範囲は確立され
たクレーム解釈の原則に従って解釈されるべき、前掲の
特許請求の範囲によってのみ定められる。
【図面の簡単な説明】
【図１】従来のデジタルアキュムレータのブロック図で
ある。
【図２】本発明の実施例に従って実現されるデジタルア
キュムレータのブロック図である。
【符号の説明】
１０ デジタルアキュムレータ １５ デジタル加算器 ２０ レジスタ ２１ レジスタ ２２ レジスタ １８ 増分器／減分器手段 １９ オーバーフロー １６ レジスタ １７ レジスタ
フロントページの続き (72)発明者 ピエランドレア・サボ イタリア、27100 パビア、ビア・オルス ィ、68 (72)発明者 ルイジ・ザングランディ イタリア、27100 パビア、ビアレ・カン パリ、８／エ (72)発明者 ステファノ・マルケーゼ イタリア、27100 パビア、ビア・アマー ティ、５

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 高速の、広いダイナミックレンジのデジ
    タルアキュムレータであって、 入力加数が現在のクロック周期の直前のクロック周期に
    おけるアキュムレータからの出力信号の最下位部の値に
    加えられる第１の加算器段と、 入力が前記第１の加算器段の出力に結合される増分器／
    減分器手段を含む少なくとも１つの第２の段とを含み、
    前記増分器／減分器手段は前記アキュムレータからの前
    記出力信号の最上位部に対して増分、減分または識別動
    作を行ない、前記増分器／減分器手段は前記前のクロッ
    ク周期で得られた結果によりなされた決定に基づき、前
    記最上位部に対する前記増分、減分または識別動作をト
    リガするのに適する論理手段を含む、デジタルアキュム
    レータ。
  2. 【請求項２】 前記第１の段は、前記現在のクロック周
    期の出力信号の最下位部を出力としてもたらすために、
    前記加数および前記前のクロック周期における前記アキ
    ュムレータからの前記出力信号の前記最下位部を合せる
    デジタル加算器を含む、請求項１に記載のデジタルアキ
    ュムレータ。
  3. 【請求項３】 前記増分器／減分器手段は、前記入力加
    数の符号ビットと、前記加算器からオーバーフロービッ
    ト出力と、前記アキュムレータからの前記出力信号の前
    記最上位部とを受取り、前記オーバーフロービットおよ
    び前記最上位部は前記前のクロック周期の間に決定され
    る、請求項２に記載のアキュムレータ。
  4. 【請求項４】 アキュムレータからの前記出力の前記最
    上位部を形成する、前記増分器／減分器の出力信号は前
    記最下位部と結合される、請求項１に記載のデジタルア
    キュムレータ。
  5. 【請求項５】 前記加算器のビット長は前記最下位部の
    ビット長と等しい、請求項１に記載のデジタルアキュム
    レータ。
  6. 【請求項６】 入力加数の前記符号ビットが前記オーバ
    ーフロービットと等しい場合、前のクロック周期の前記
    最上位部は変化しないままである、請求項３に記載のデ
    ジタルアキュムレータ。
  7. 【請求項７】 入力加数の前記符号ビットおよび前記オ
    ーバーフロービットが異なる値を有する場合、前記前の
    クロック周期の前記最上位部は前記オーバーフロービッ
    トが論理１である場合１で増分される、請求項３に記載
    のデジタルアキュムレータ。
  8. 【請求項８】 入力加数の前記符号ビットおよび前記オ
    ーバーフロービットが異なる値を有する場合、前のクロ
    ック周期での前記最上位部は前記オーバーフロービット
    が値０を有する場合に１で減分される、請求項３に記載
    のデジタルアキュムレータ。
  9. 【請求項９】 広いダイナミックレンジでの高速デジタ
    ル累算のための方法であって、 第１のクロックサイクルの際、加数を前のクロック周期
    におけるアキュムレータの出力の最下位部の値に合計す
    るステップと、 少なくとも１つ後のクロックサイクルにおいて、前記加
    数の符号および合計のオーバーフローについて前記第１
    のクロックサイクルの際に得られた値に基づいてなされ
    た決定の結果に応じて、前記アキュムレータの前記出力
    の最上位部に対して増分、減分、または識別動作を行な
    うステップと、 前記最下位部を前記最上位部に合せてアキュムレータ出
    力を与えるステップとを含む、方法。
  10. 【請求項１０】 入力加数の符号ビットおよび前記オー
    バーフロービットが異なる値を有する場合、前記オーバ
    ーフロービットの論理が１なら第１のクロックサイクル
    において前記最上位部を１で増分するステップをさらに
    含む、請求項９に記載の方法。
  11. 【請求項１１】 入力加数の前記符号ビットおよび前記
    オーバーフロービットが異なる値を有する場合、前記オ
    ーバーフロービットが論理０なら第１のクロックサイク
    ルにおいて前記最上位部を１で減分するステップをさら
    に含む、請求項９に記載の方法。
JP11126887A 1998-05-08 1999-05-07 デジタルアキュムレ―タおよび高速デジタル累算のための方法 Withdrawn JP2000056946A (ja)

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