JP2000028991A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ゴーストのない常に良好な表示品位とコント
ラストを維持し、画面内の表示が均一な液晶表示装置を
提供する。 【解決手段】 映像信号（Ｖｉｄｅｏ）は、シフトレジ
スタＳ／Ｒの各段の出力パルスに応答して複数のアナロ
グスイッチＡＳＷを介して各信号線１０２に順次供給さ
れる。シフトレジスタＳ／Ｒはクロック信号ＣＬＫに応
答してスタートパルスＸＳＴを前記出力パルスとして順
次アナログスイッチＡＳＷに出力する。クロック信号Ｃ
ＬＫを伝えるクロックラインを中継するように遅延素子
５が適宜設けられる。
ラストを維持し、画面内の表示が均一な液晶表示装置を
提供する。 【解決手段】 映像信号（Ｖｉｄｅｏ）は、シフトレジ
スタＳ／Ｒの各段の出力パルスに応答して複数のアナロ
グスイッチＡＳＷを介して各信号線１０２に順次供給さ
れる。シフトレジスタＳ／Ｒはクロック信号ＣＬＫに応
答してスタートパルスＸＳＴを前記出力パルスとして順
次アナログスイッチＡＳＷに出力する。クロック信号Ｃ
ＬＫを伝えるクロックラインを中継するように遅延素子
５が適宜設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ素
子に用いた液晶表示装置に関する。
子に用いた液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、その薄型、軽量、低消
費電力などの特徴を活かして、パーソナルワープロやパ
ーソナルコンピュータ（パーソナルＯＡ機器）、或いは
パーソナルテレビ用のディスプレイデバイスとして多く
利用されるようになっている。また、ＯＡ機器用ディス
プレイデバイスに利用される液晶表示装置は、高品位表
示などが、低廉に実現されることが要求されている。
費電力などの特徴を活かして、パーソナルワープロやパ
ーソナルコンピュータ（パーソナルＯＡ機器）、或いは
パーソナルテレビ用のディスプレイデバイスとして多く
利用されるようになっている。また、ＯＡ機器用ディス
プレイデバイスに利用される液晶表示装置は、高品位表
示などが、低廉に実現されることが要求されている。
【０００３】現在、薄膜トランジスタ（ＴＦＴ）素子を
用いた液晶表示装置は、大きく分けて駆動回路をガラス
基板の外部に配置するアモルファスシリコン（ａ−Ｓ
ｉ）ＴＦＴ素子を用いた液晶表示装置と、駆動回路をガ
ラス基板に内蔵できるポリシリコン（ｐ−Ｓｉ）ＴＦＴ
素子を用いた液晶表示装置とがある。
用いた液晶表示装置は、大きく分けて駆動回路をガラス
基板の外部に配置するアモルファスシリコン（ａ−Ｓ
ｉ）ＴＦＴ素子を用いた液晶表示装置と、駆動回路をガ
ラス基板に内蔵できるポリシリコン（ｐ−Ｓｉ）ＴＦＴ
素子を用いた液晶表示装置とがある。
【０００４】ポリシリコン（ｐ−Ｓｉ）ＴＦＴ素子を用
いた液晶表示装置は、小型サイズのものから大型サイズ
のものに移行しつつあり、大型化に伴い面内の表示均一
性、高品位表示が要求されている。
いた液晶表示装置は、小型サイズのものから大型サイズ
のものに移行しつつあり、大型化に伴い面内の表示均一
性、高品位表示が要求されている。
【０００５】
【発明が解決しようとする課題】ポリシリコン（ｐ−Ｓ
ｉ）ＴＦＴ素子を用いた液晶表示装置は、駆動回路をガ
ラス基板上に構成できるため表示モジュールをスリム化
できるが、ガラス基板上に複数の映像信号配線を含む多
数の配線を設けるため、映像信号になまり、遅延などが
発生する。
ｉ）ＴＦＴ素子を用いた液晶表示装置は、駆動回路をガ
ラス基板上に構成できるため表示モジュールをスリム化
できるが、ガラス基板上に複数の映像信号配線を含む多
数の配線を設けるため、映像信号になまり、遅延などが
発生する。
【０００６】図８は従来の液晶表示装置の要部の構成を
示す図である。符号１０はＴＦＴ１０４と液晶容量素子
１０６と補助容量Ｃｓにより構成される表示画素が行と
列のマトリクス状に配置された表示画素アレイである。
符号２０は複数の信号線１０２を駆動する信号線駆動回
路である。この信号線駆動回路２０では、画素クロック
に同期したクロック信号ＣＬＫとクロック信号を反転し
たクロック信号／ＣＬＫによってシフトレジスタＳ／Ｒ
が制御され、映像（Ｖｉｄｅｏ）信号はシフトレジスタ
Ｓ／Ｒの制御の下にアナログスイッチＡＳＷによって信
号線１０２に順次左から右へ画素周期で供給される。
示す図である。符号１０はＴＦＴ１０４と液晶容量素子
１０６と補助容量Ｃｓにより構成される表示画素が行と
列のマトリクス状に配置された表示画素アレイである。
符号２０は複数の信号線１０２を駆動する信号線駆動回
路である。この信号線駆動回路２０では、画素クロック
に同期したクロック信号ＣＬＫとクロック信号を反転し
たクロック信号／ＣＬＫによってシフトレジスタＳ／Ｒ
が制御され、映像（Ｖｉｄｅｏ）信号はシフトレジスタ
Ｓ／Ｒの制御の下にアナログスイッチＡＳＷによって信
号線１０２に順次左から右へ画素周期で供給される。
【０００７】ビデオライン７はカラーの液晶表示層装置
等では一般に複数本設けられるため、線密度が高い。従
って、クロック信号線３或いは４より線幅が細く、時定
数が一般に大きい。
等では一般に複数本設けられるため、線密度が高い。従
って、クロック信号線３或いは４より線幅が細く、時定
数が一般に大きい。
【０００８】図９はアナログスイッチＡＳＷに入力され
る映像波形、アナログスイッチＡＳＷをスイッチングす
るためのアナログスイッチゲート入力波形、及び信号線
１０２への出力電圧波形である。図９（ａ）は映像信号
のなまり２１が比較的少ないシフトレジスタ初段側（左
側）での信号波形、図９（ｂ）は映像信号のなまり２１
が比較的大きなシフトレジスタ後段側（右側）での信号
波形である。
る映像波形、アナログスイッチＡＳＷをスイッチングす
るためのアナログスイッチゲート入力波形、及び信号線
１０２への出力電圧波形である。図９（ａ）は映像信号
のなまり２１が比較的少ないシフトレジスタ初段側（左
側）での信号波形、図９（ｂ）は映像信号のなまり２１
が比較的大きなシフトレジスタ後段側（右側）での信号
波形である。
【０００９】図９（ｂ）に示すように、映像信号のなま
り（遅れ）２１によって、信号線１０２には前画素の影
響がノイズαとして現れている。このように映像信号波
形がなまることによって本来送り出すとは別の映像信号
波形が信号線に供給される。このノイズαにより、ゴー
ストが観測されたり、コントラストが低下してしまうと
いった問題が生じる。
り（遅れ）２１によって、信号線１０２には前画素の影
響がノイズαとして現れている。このように映像信号波
形がなまることによって本来送り出すとは別の映像信号
波形が信号線に供給される。このノイズαにより、ゴー
ストが観測されたり、コントラストが低下してしまうと
いった問題が生じる。
【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、ゴーストのない常に良好な表示品位とコント
ラストを維持し、画面内の表示が均一な液晶表示装置を
提供することを目的としている。
のであり、ゴーストのない常に良好な表示品位とコント
ラストを維持し、画面内の表示が均一な液晶表示装置を
提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明は、薄膜トランジ
スタと該トランジスタに接続される液晶容量素子を含む
表示画素が行と列のマトリクス状に配置された表示画素
アレイと、前記表示画素アレイの各行に沿った前記薄膜
トランジスタの各々に接続された走査線と、走査周期で
前記走査線に順次走査パルスを供給する走査線駆動回路
と、前記表示画素アレイの各列に沿った前記薄膜トラン
ジスタの各々に接続され、前記薄膜トランジスタを介し
て前記液晶容量素子に映像信号を供給するための信号線
と、前記信号線に順次映像信号を供給する信号線駆動回
路とを具備する液晶表示装置であって、前記信号線駆動
回路は、制御パルスに応答して映像信号を各信号線に供
給する複数のアナログスイッチと、映像信号を前記複数
のアナログスイッチに供給するためのビデオラインと、
クロック信号に応答して前記制御パルスを前記アナログ
スイッチに順次供給するシフトレジスタと、前記クロッ
ク信号を前記シフトレジスタの各段に供給するためのク
ロックラインと、前記クロックラインを中継するように
前記クロックラインに沿って適宜設けられ、前記クロッ
ク信号を遅延する遅延素子とを具備する。
スタと該トランジスタに接続される液晶容量素子を含む
表示画素が行と列のマトリクス状に配置された表示画素
アレイと、前記表示画素アレイの各行に沿った前記薄膜
トランジスタの各々に接続された走査線と、走査周期で
前記走査線に順次走査パルスを供給する走査線駆動回路
と、前記表示画素アレイの各列に沿った前記薄膜トラン
ジスタの各々に接続され、前記薄膜トランジスタを介し
て前記液晶容量素子に映像信号を供給するための信号線
と、前記信号線に順次映像信号を供給する信号線駆動回
路とを具備する液晶表示装置であって、前記信号線駆動
回路は、制御パルスに応答して映像信号を各信号線に供
給する複数のアナログスイッチと、映像信号を前記複数
のアナログスイッチに供給するためのビデオラインと、
クロック信号に応答して前記制御パルスを前記アナログ
スイッチに順次供給するシフトレジスタと、前記クロッ
ク信号を前記シフトレジスタの各段に供給するためのク
ロックラインと、前記クロックラインを中継するように
前記クロックラインに沿って適宜設けられ、前記クロッ
ク信号を遅延する遅延素子とを具備する。
【００１２】ビデオラインの時定数により、映像信号の
なまりがシフトレジスタの初段から最終段にかけて増大
する場合でも、映像表示に影響を与えず表示領域全域に
わたり均一な表示を達成できる。従って、ゴーストのな
い液晶表示装置が提供される。
なまりがシフトレジスタの初段から最終段にかけて増大
する場合でも、映像表示に影響を与えず表示領域全域に
わたり均一な表示を達成できる。従って、ゴーストのな
い液晶表示装置が提供される。
【００１３】前記シフトレジスタはクロックドインバー
タを含み、クロック信号及び該クロック信号を反転した
反転クロック信号に基づいてシフト動作を行い、前記ク
ロックラインは前記クロック信号及び反転クロック信号
を前記シフトレジスタの各段に伝えるための第１及び第
２のクロックラインにより構成され、前記遅延素子は前
記クロック信号を伝えるための前記第１クロックライン
に沿って設けられる。この構成により、アナログスイッ
チのスイッチングを制御するシフトレジスタの出力制御
パルスの幅が前記遅延素子による遅延に応じて制御され
る。
タを含み、クロック信号及び該クロック信号を反転した
反転クロック信号に基づいてシフト動作を行い、前記ク
ロックラインは前記クロック信号及び反転クロック信号
を前記シフトレジスタの各段に伝えるための第１及び第
２のクロックラインにより構成され、前記遅延素子は前
記クロック信号を伝えるための前記第１クロックライン
に沿って設けられる。この構成により、アナログスイッ
チのスイッチングを制御するシフトレジスタの出力制御
パルスの幅が前記遅延素子による遅延に応じて制御され
る。
【００１４】又、前記シフトレジスタはクロックドイン
バータを含み、クロック信号及び該クロック信号を反転
した反転クロック信号に基づいてシフト動作を行い、前
記クロックラインは前記クロック信号及び反転クロック
信号を各シフトレジスタに伝えるための第１及び第２の
クロックラインにより構成され、前記遅延素子は前記第
１及び第２のクロックラインの両方に沿って設けられ
る。この構成により、アナログスイッチのスイッチング
を制御するシフトレジスタの出力制御パルスの位相が前
記遅延素子による遅延に応じて制御される。
バータを含み、クロック信号及び該クロック信号を反転
した反転クロック信号に基づいてシフト動作を行い、前
記クロックラインは前記クロック信号及び反転クロック
信号を各シフトレジスタに伝えるための第１及び第２の
クロックラインにより構成され、前記遅延素子は前記第
１及び第２のクロックラインの両方に沿って設けられ
る。この構成により、アナログスイッチのスイッチング
を制御するシフトレジスタの出力制御パルスの位相が前
記遅延素子による遅延に応じて制御される。
【００１５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。図１は本発明
が適用される液晶表示装置の構成を示す図である。この
表示装置は、薄膜トランジスタ素子（以下ＴＦＴと称す
る）１０４とＴＦＴ１０４のソースに接続される液晶容
量素子１０６及び補助容量（Ｃｓ）１０７とで構成され
る表示画素がガラス基板１０１上に行と列のマトリクス
状に配置されている。各列を構成するＴＦＴ１０４のド
レインには信号線１０２が接続され、各行を構成するＴ
ＦＴ１０４のゲートには走査線１０３が接続されてい
る。各行の補助容量１０７の他方の端子にはＣｓ線１０
８が配線されている。
明の実施の形態について詳細に説明する。図１は本発明
が適用される液晶表示装置の構成を示す図である。この
表示装置は、薄膜トランジスタ素子（以下ＴＦＴと称す
る）１０４とＴＦＴ１０４のソースに接続される液晶容
量素子１０６及び補助容量（Ｃｓ）１０７とで構成され
る表示画素がガラス基板１０１上に行と列のマトリクス
状に配置されている。各列を構成するＴＦＴ１０４のド
レインには信号線１０２が接続され、各行を構成するＴ
ＦＴ１０４のゲートには走査線１０３が接続されてい
る。各行の補助容量１０７の他方の端子にはＣｓ線１０
８が配線されている。
【００１６】信号線駆動回路１は配線１１０から画素ク
ロック信号、この画素クロックに同期した映像信号、及
び水平同期信号に同期したＸスタートパルスを入力し、
複数の信号線１０２に映像信号を順次供給する。走査線
駆動回路２は配線１１０から垂直同期パルスに同期した
Ｙスタートパルス及び水平同期パルスを入力し、走査周
期で走査線１０３に順次走査パルスを供給する。
ロック信号、この画素クロックに同期した映像信号、及
び水平同期信号に同期したＸスタートパルスを入力し、
複数の信号線１０２に映像信号を順次供給する。走査線
駆動回路２は配線１１０から垂直同期パルスに同期した
Ｙスタートパルス及び水平同期パルスを入力し、走査周
期で走査線１０３に順次走査パルスを供給する。
【００１７】図２は本発明による信号線駆動回路１の構
成を模式的に示したブロック図である。タイミング信号
であるクロック信号ＣＬＫとクロック信号を反転したク
ロック信号／ＣＬＫによってシフトレジスタＳ／Ｒが制
御され、映像（Ｖｉｄｅｏ）信号はシフトレジスタＳ／
Ｒの制御の下にアナログスイッチＡＳＷによって信号線
１０２に順次左から右へ画素周期で供給される。
成を模式的に示したブロック図である。タイミング信号
であるクロック信号ＣＬＫとクロック信号を反転したク
ロック信号／ＣＬＫによってシフトレジスタＳ／Ｒが制
御され、映像（Ｖｉｄｅｏ）信号はシフトレジスタＳ／
Ｒの制御の下にアナログスイッチＡＳＷによって信号線
１０２に順次左から右へ画素周期で供給される。
【００１８】クロック信号ＣＬＫが供給されるライン３
にはインバータ５が適宜挿入されている。つまりインバ
ータ５はクロック信号ＣＬＫを中継し、クロック信号Ｃ
ＬＫをシフトレジスタ初段部から終段部にかけて適宜遅
延させている。この実施例では、終段部でライン４上の
反転クロック信号／ＣＬＫに対して、ライン３上のクロ
ック信号ＣＬＫが遅延しているのが特徴である。
にはインバータ５が適宜挿入されている。つまりインバ
ータ５はクロック信号ＣＬＫを中継し、クロック信号Ｃ
ＬＫをシフトレジスタ初段部から終段部にかけて適宜遅
延させている。この実施例では、終段部でライン４上の
反転クロック信号／ＣＬＫに対して、ライン３上のクロ
ック信号ＣＬＫが遅延しているのが特徴である。
【００１９】図３（ａ）はシフトレジスタＳ／Ｒの構成
を模式的に示したブロック図であり、６ａ、６ｃ、６
ｄ、６ｆはクロックドインバータである。出力ｂがアナ
ログスイッチＡＳＷのゲート入力に接続されている。図
３（ｂ）はクロック信号ＣＬＫと反転クロック信号／Ｃ
ＬＫに位相差がない（０ｎＳ）のときのタイミングチャ
ート、図３（ｃ）はクロック信号ＣＬＫと反転クロック
信号／ＣＬＫに位相差がある（１００ｎＳ）ときのタイ
ミングチャートである。又、図４（ａ）〜４（ｃ）はク
ロックドインバータの等価回路図である。
を模式的に示したブロック図であり、６ａ、６ｃ、６
ｄ、６ｆはクロックドインバータである。出力ｂがアナ
ログスイッチＡＳＷのゲート入力に接続されている。図
３（ｂ）はクロック信号ＣＬＫと反転クロック信号／Ｃ
ＬＫに位相差がない（０ｎＳ）のときのタイミングチャ
ート、図３（ｃ）はクロック信号ＣＬＫと反転クロック
信号／ＣＬＫに位相差がある（１００ｎＳ）ときのタイ
ミングチャートである。又、図４（ａ）〜４（ｃ）はク
ロックドインバータの等価回路図である。
【００２０】図４（ａ）のように、図３（ａ）のクロッ
クドインバータＣＬＫにはクロック信号ＣＬＫ及び反転
クロック信号／ＣＬＫが入力されている。図３（ａ）の
クロックドインバータ／ＣＬＫは、図４（ａ）のクロッ
ク信号ＣＬＫと反転クロック信号／ＣＬＫの入力位置が
逆となっているクロックドインバータを示す。
クドインバータＣＬＫにはクロック信号ＣＬＫ及び反転
クロック信号／ＣＬＫが入力されている。図３（ａ）の
クロックドインバータ／ＣＬＫは、図４（ａ）のクロッ
ク信号ＣＬＫと反転クロック信号／ＣＬＫの入力位置が
逆となっているクロックドインバータを示す。
【００２１】図４（ｂ）はクロックドインバータＣＬＫ
にクロック信号ＣＬＫとしてローレベル信号が入力され
た場合の等価回路である。この場合、ｐ−ｃｈＭＯＳＦ
ＥＴＴ１及びｎ−ｃｈＭＯＳＦＥＴ Ｔ４は共にオフと
なり、出力ＯＵＴはフローティング状態となる。
にクロック信号ＣＬＫとしてローレベル信号が入力され
た場合の等価回路である。この場合、ｐ−ｃｈＭＯＳＦ
ＥＴＴ１及びｎ−ｃｈＭＯＳＦＥＴ Ｔ４は共にオフと
なり、出力ＯＵＴはフローティング状態となる。
【００２２】図４（ｃ）はクロックドインバータＣＫに
クロック信号ＣＬＫとしてハイレベル信号が入力された
場合の等価回路である。この場合、ｐ−ｃｈＭＯＳＦＥ
ＴＴ１及びｎ−ｃｈＭＯＳＦＥＴ Ｔ４は共にオンとな
り、このクロックドインバータＣＬＫは単にインバータ
として動作する。クロックドインバータ／ＣＬＫの動作
はこれとは逆であって、クロック信号ＣＬＫがローレベ
ルでインバータとして動作し、クロック信号ＣＬＫがハ
イレベルで出力がフローティングとなる。
クロック信号ＣＬＫとしてハイレベル信号が入力された
場合の等価回路である。この場合、ｐ−ｃｈＭＯＳＦＥ
ＴＴ１及びｎ−ｃｈＭＯＳＦＥＴ Ｔ４は共にオンとな
り、このクロックドインバータＣＬＫは単にインバータ
として動作する。クロックドインバータ／ＣＬＫの動作
はこれとは逆であって、クロック信号ＣＬＫがローレベ
ルでインバータとして動作し、クロック信号ＣＬＫがハ
イレベルで出力がフローティングとなる。
【００２３】次に図３（ａ）に示すシフトレジスタＳ／
Ｒの動作を図３（ｂ）のタイミングチャートを参照して
説明する。Ｐ１の期間では、クロックドインバータ６ａ
はインバータ動作し、ＸスタートパルスＸＳＴ（ＬＯ
Ｗ）の反転出力を発生する。従ってノードａの電位はハ
イレベルである。尚、クロックドインバータ６ｃ、６ｄ
の出力はフローティングである。
Ｒの動作を図３（ｂ）のタイミングチャートを参照して
説明する。Ｐ１の期間では、クロックドインバータ６ａ
はインバータ動作し、ＸスタートパルスＸＳＴ（ＬＯ
Ｗ）の反転出力を発生する。従ってノードａの電位はハ
イレベルである。尚、クロックドインバータ６ｃ、６ｄ
の出力はフローティングである。
【００２４】Ｐ２の期間では、クロックドインバータ６
ａはインバータ動作し、ＸスタートパルスＸＳＴ（ＨＩ
ＧＨ）の反転出力を発生する。従ってノードａの電位は
ローレベルである。ここでクロックドインバータ６ｃ及
び６ｄの出力はフローティングである。
ａはインバータ動作し、ＸスタートパルスＸＳＴ（ＨＩ
ＧＨ）の反転出力を発生する。従ってノードａの電位は
ローレベルである。ここでクロックドインバータ６ｃ及
び６ｄの出力はフローティングである。
【００２５】Ｐ３の期間では、クロックドインバータ６
ａの出力はフローティングであるから、ノードａの電位
はローレベルとなる。インバータ６ｂが反転出力（ＨＩ
ＧＨ）をクロックドインバータ６ｃに供給し、クロック
ドインバータ６ｃはインバータ動作してローレベル信号
をノードａに供給する。ここでインバータ６ｂ及びクロ
ックドインバータ６ｃがなければ、ノードａの電位がリ
ークしてしまう。クロックドインバータ６ｄはノードａ
電位を反転出力する。従ってノードｂの電位はハイレベ
ルとなる。Ｐ４の期間はｐ３と同一である。
ａの出力はフローティングであるから、ノードａの電位
はローレベルとなる。インバータ６ｂが反転出力（ＨＩ
ＧＨ）をクロックドインバータ６ｃに供給し、クロック
ドインバータ６ｃはインバータ動作してローレベル信号
をノードａに供給する。ここでインバータ６ｂ及びクロ
ックドインバータ６ｃがなければ、ノードａの電位がリ
ークしてしまう。クロックドインバータ６ｄはノードａ
電位を反転出力する。従ってノードｂの電位はハイレベ
ルとなる。Ｐ４の期間はｐ３と同一である。
【００２６】Ｐ５の期間では、クロックドインバータ６
ａがインバータ動作し、ＸスターとパルスＸＳＴ（ＬＯ
Ｗ）の反転出力を発生する。従ってノードａの電位はハ
イレベルであり、クロックドインバータ６ｃ及び６ｄの
出力はフローティングであって、インバータ６ｅが反転
出力（ＬＯＷ）をクロックドインバータ６ｆに供給し、
クロックドインバータ６ｆはインバータ動作してハイレ
ベルをノードｂに供給する。Ｐ６の期間は期間ｐ５と同
一である。
ａがインバータ動作し、ＸスターとパルスＸＳＴ（ＬＯ
Ｗ）の反転出力を発生する。従ってノードａの電位はハ
イレベルであり、クロックドインバータ６ｃ及び６ｄの
出力はフローティングであって、インバータ６ｅが反転
出力（ＬＯＷ）をクロックドインバータ６ｆに供給し、
クロックドインバータ６ｆはインバータ動作してハイレ
ベルをノードｂに供給する。Ｐ６の期間は期間ｐ５と同
一である。
【００２７】図３（ｃ）のように、クロック信号ＣＬＫ
が遅延素子５により遅れ、クロック信号ＣＬＫと／ＣＬ
Ｋに位相差（１００ｎＳ）がある場合、シフトレジスタ
Ｓ／Ｒの出力すなわちノードｂの電位はクロック信号Ｃ
ＬＫの遅延に応じて遅れて立ち上がる。
が遅延素子５により遅れ、クロック信号ＣＬＫと／ＣＬ
Ｋに位相差（１００ｎＳ）がある場合、シフトレジスタ
Ｓ／Ｒの出力すなわちノードｂの電位はクロック信号Ｃ
ＬＫの遅延に応じて遅れて立ち上がる。
【００２８】即ち、期間Ｐ７ではクロック信号ＣＬＫ及
び／ＣＬＫがハイレベルとなるので、クロックドインバ
ータ６ａ、６ｃ、６ｄ、６ｆのトランジスタＴ４がＯＮ
する。従って、ノードａ及びｂは共にローレベルとな
る。期間Ｐ８は期間Ｐ３と同一である。期間Ｐ９ではク
ロック信号ＣＬＫ及び／ＣＬＫがローレベルとなるの
で、クロックドインバータ６ａ、６ｃ、６ｄ、６ｆのト
ランジスタＴ１がＯＮし、ノードａ及びｂの電位は共に
ハイレベルとなる。期間Ｐ１０は期間Ｐ５と同一であ
る。期間Ｐ１１ではクロック信号ＣＬＫ及び／ＣＬＫが
ハイレベルとなるので、クロックドインバータ６ａ、６
ｃ、６ｄ、６ｆのトランジスタＴ４がＯＮする。従っ
て、ノードａはハイレベルで、ノードｂはローレベルと
なる。従って、クロック信号ＣＬＫ及び／ＣＬＫの位相
差により、アナログスイッチＡＳＷのゲート入力信号の
幅を制御できることになる。
び／ＣＬＫがハイレベルとなるので、クロックドインバ
ータ６ａ、６ｃ、６ｄ、６ｆのトランジスタＴ４がＯＮ
する。従って、ノードａ及びｂは共にローレベルとな
る。期間Ｐ８は期間Ｐ３と同一である。期間Ｐ９ではク
ロック信号ＣＬＫ及び／ＣＬＫがローレベルとなるの
で、クロックドインバータ６ａ、６ｃ、６ｄ、６ｆのト
ランジスタＴ１がＯＮし、ノードａ及びｂの電位は共に
ハイレベルとなる。期間Ｐ１０は期間Ｐ５と同一であ
る。期間Ｐ１１ではクロック信号ＣＬＫ及び／ＣＬＫが
ハイレベルとなるので、クロックドインバータ６ａ、６
ｃ、６ｄ、６ｆのトランジスタＴ４がＯＮする。従っ
て、ノードａはハイレベルで、ノードｂはローレベルと
なる。従って、クロック信号ＣＬＫ及び／ＣＬＫの位相
差により、アナログスイッチＡＳＷのゲート入力信号の
幅を制御できることになる。
【００２９】図５はアナログスイッチＡＳＷの入力映像
波形（ａ）と未処理のＡＳＷゲート入力波形（ｂ）、立
ち上がりを遅らせたＡＳＷゲート波形（ｃ）、及び立ち
上がりと立ち下がりの両方を遅らせたＡＳＷゲート波形
（ｄ）を示す。図５（ａ）のように終段側に映像信号の
なまりがあっても、図５（ｃ）のようにアナログスイッ
チゲート入力の立ち上がりを上記したように遅らせるこ
とによって、前の映像信号（黒）の影響を受けずに次の
中間調を表示することができる。このようにして、液晶
表示装置は、画面内均一でゴーストのない表示が可能と
なる。
波形（ａ）と未処理のＡＳＷゲート入力波形（ｂ）、立
ち上がりを遅らせたＡＳＷゲート波形（ｃ）、及び立ち
上がりと立ち下がりの両方を遅らせたＡＳＷゲート波形
（ｄ）を示す。図５（ａ）のように終段側に映像信号の
なまりがあっても、図５（ｃ）のようにアナログスイッ
チゲート入力の立ち上がりを上記したように遅らせるこ
とによって、前の映像信号（黒）の影響を受けずに次の
中間調を表示することができる。このようにして、液晶
表示装置は、画面内均一でゴーストのない表示が可能と
なる。
【００３０】次に本発明の第２の実施例を説明する。図
６は本発明による信号線駆動回路の第２の構成を示す図
である。この実施例ではクロック信号ＣＬＫと反転クロ
ック信号／ＣＬＫを送るライン３及び４の両方にシフト
レジスタ初段部から終段部にかけてインバータが設けら
れている。従ってこの実施例は、終段部でビデオ信号に
対してクロックＣＬＫと反転クロック信号／ＣＬＫの両
方が遅延しているのが特徴である。
６は本発明による信号線駆動回路の第２の構成を示す図
である。この実施例ではクロック信号ＣＬＫと反転クロ
ック信号／ＣＬＫを送るライン３及び４の両方にシフト
レジスタ初段部から終段部にかけてインバータが設けら
れている。従ってこの実施例は、終段部でビデオ信号に
対してクロックＣＬＫと反転クロック信号／ＣＬＫの両
方が遅延しているのが特徴である。
【００３１】図７（ａ）は又、シフトレジスタＳ／Ｒの
構成を模式的に示したブロック図、図７（ｂ）はクロッ
ク信号ＣＬＫ及び／ＣＬＫに遅延がない場合のタイミン
グチャート、図７（ｃ）はクロック信号ＣＬＫ及び／Ｃ
ＬＫに遅延（１００ｎＳ）がある場合のタイミングチャ
ートである。図７（ｃ）のように、この遅延によってノ
ードｂの電位（シフトレジスタＳ／Ｒ出力）の遅延が制
御できる。すなわち、アナログスイッチＡＳＷのゲート
入力信号を制御できることになる。
構成を模式的に示したブロック図、図７（ｂ）はクロッ
ク信号ＣＬＫ及び／ＣＬＫに遅延がない場合のタイミン
グチャート、図７（ｃ）はクロック信号ＣＬＫ及び／Ｃ
ＬＫに遅延（１００ｎＳ）がある場合のタイミングチャ
ートである。図７（ｃ）のように、この遅延によってノ
ードｂの電位（シフトレジスタＳ／Ｒ出力）の遅延が制
御できる。すなわち、アナログスイッチＡＳＷのゲート
入力信号を制御できることになる。
【００３２】図６に示す実施例によるアナログスイッチ
ＡＳＷのゲート入力波形は図５（ｄ）に示されている。
図５（ｄ）のようにアナログスイッチゲート入力の立ち
上がり及び立ち下がりをこの第２の実施例のように遅ら
せることによって、前の映像信号（黒）の影響を受けず
に次の中間調を表示することができる。従って、画面が
均一でゴーストのない表示をすることができる。
ＡＳＷのゲート入力波形は図５（ｄ）に示されている。
図５（ｄ）のようにアナログスイッチゲート入力の立ち
上がり及び立ち下がりをこの第２の実施例のように遅ら
せることによって、前の映像信号（黒）の影響を受けず
に次の中間調を表示することができる。従って、画面が
均一でゴーストのない表示をすることができる。
【００３３】
【発明の効果】以上説明したように、本発明が適用され
た液晶表示装置は、画面が均一でゴーストのない表示を
することができる。
た液晶表示装置は、画面が均一でゴーストのない表示を
することができる。
【図１】本発明が適用される液晶表示装置の構成を示す
図。
図。
【図２】本発明の一実施例に係る信号線電極駆動回路を
示す図。
示す図。
【図３】シフトレジスタの構成、及びその動作を示す信
号波形図。
号波形図。
【図４】クロックドインバータの等価回路図。
【図５】アナログスイッチの動作を説明するための波形
図。
図。
【図６】本発明の一実施例に係る信号線電極駆動回路を
示す図。
示す図。
【図７】シフトレジスタの構成、及びその動作を示す信
号波形図。
号波形図。
【図８】従来の液晶表示装置の要部の構成を示す図。
【図９】アナログスイッチの動作を説明するための波形
図。
図。
１…信号線駆動回路 ２…走査線電極駆動回路 ３、４…クロックライン ５…遅延素子 ６ａ、６ｃ、６ｄ、６ｆ…クロックドインバータ ６ｂ、６ｅ…インバータ １０１…ガラス基板 １０２…信号線 １０３…走査線 １０４…ＴＦＴ １０６…液晶容量素子 １０７…補助容量 １０８…Ｃｓ線 ＡＳＷ…アナログスイッチ Ｓ／Ｒ…シフトレジスタ Ｔ１、Ｔ２…ｐチャンネルＭＯＳＦＥＴ Ｔ３、Ｔ４…ｎチャンネルＭＯＳＦＥＴ
Claims (4)
- 【請求項１】薄膜トランジスタと該トランジスタに接続
される液晶容量素子を含む表示画素が行と列のマトリク
ス状に配置された表示画素アレイと、 前記表示画素アレイの各行に沿った前記薄膜トランジス
タの各々に接続された走査線と、 走査周期で前記走査線に順次走査パルスを供給する走査
線駆動回路と、 前記表示画素アレイの各列に沿った前記薄膜トランジス
タの各々に接続され、前記薄膜トランジスタを介して前
記液晶容量素子に映像信号を供給するための信号線と、 前記信号線に順次映像信号を供給する信号線駆動回路と
を具備し、該信号線駆動回路は、 制御パルスに応答して映像信号を各信号線に供給する複
数のアナログスイッチと、 映像信号を前記複数のアナログスイッチに供給するため
のビデオラインと、 クロック信号に応答して前記制御パルスを前記アナログ
スイッチに順次供給するシフトレジスタと、 前記クロック信号を前記シフトレジスタの各段に供給す
るためのクロックラインと、 前記クロックラインを中継するように前記クロックライ
ンに沿って適宜設けられ、前記クロック信号を遅延する
遅延素子と、を具備することを特徴とする液晶表示装
置。 - 【請求項２】前記ビデオラインの時定数は前記クロック
ラインの時定数より大きいことを特徴とする請求項１記
載の液晶表示装置。 - 【請求項３】前記シフトレジスタはクロックドインバー
タを含み、クロック信号及び該クロック信号を反転した
反転クロック信号に基づいてシフト動作を行い、前記ク
ロックラインは前記クロック信号及び反転クロック信号
を前記シフトレジスタの各段に伝えるための第１及び第
２のクロックラインにより構成され、前記遅延素子は前
記クロック信号を伝えるための前記第１クロックライン
に沿って設けられることを特徴とする請求項１又は２記
載の液晶表示装置。 - 【請求項４】前記シフトレジスタはクロックドインバー
タを含み、クロック信号及び該クロック信号を反転した
反転クロック信号に基づいてシフト動作を行い、前記ク
ロックラインは前記クロック信号及び反転クロック信号
を各シフトレジスタに伝えるための第１及び第２のクロ
ックラインにより構成され、前記遅延素子は前記第１及
び第２のクロックラインの両方に沿って設けられること
を特徴とする請求項１又は２記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198729A JP2000028991A (ja) | 1998-07-14 | 1998-07-14 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198729A JP2000028991A (ja) | 1998-07-14 | 1998-07-14 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000028991A true JP2000028991A (ja) | 2000-01-28 |
Family
ID=16396024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10198729A Pending JP2000028991A (ja) | 1998-07-14 | 1998-07-14 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000028991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203493B2 (en) | 2000-12-27 | 2007-04-10 | Canon Kabushiki Kaisha | Wireless communication system |
-
1998
- 1998-07-14 JP JP10198729A patent/JP2000028991A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203493B2 (en) | 2000-12-27 | 2007-04-10 | Canon Kabushiki Kaisha | Wireless communication system |
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