JP2000022161A - Thin-film transistor and manufacturing method therefor - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は液晶表示装置等に用
いられる薄膜トランジスタ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor used for a liquid crystal display device and the like and a method for manufacturing the same.
【0002】[0002]
【従来の技術】現在、薄膜トランジスタ(TFT)駆動
を行う液晶表示装置は、ノートパソコンやカーナビゲー
ションなどに用いられ、今後更に小型、軽量化と低コス
ト化が望まれている。そして薄膜トランジスタの構造と
しては、ゲート電極に対して基板側にゲート絶縁層が存
在するトップゲート型TFT構造のものと、ゲート電極
に対して基板と逆側にゲート絶縁層が存在するボトムゲ
ート型構造のものが存在する。2. Description of the Related Art At present, a liquid crystal display device for driving a thin film transistor (TFT) is used for a notebook computer, a car navigation, and the like, and further reduction in size, weight, and cost is desired in the future. The structure of the thin film transistor includes a top gate type TFT structure in which a gate insulating layer exists on the substrate side with respect to the gate electrode, and a bottom gate type structure in which a gate insulating layer exists on the side opposite to the substrate with respect to the gate electrode. Things exist.
【0003】従来のボトムゲート型TFT構造の長所
は、ガラス基板等の下地基板からチャネル領域に不純物
が拡散するのをゲート金属電極によりほぼ完全に防止出
来ることにある。ところが、この構造では、ソースドレ
ーンを形成する不純物拡散は、シリコン層形成後、すな
わち、前記シリコン層側から行うことになるので、チャ
ネル領域形成のソースドレーン拡散をセルフアラインメ
ント出来ない欠点があった。したがって、ゲート容量が
大きくなる等トランジスター特性が悪くなるという問題
が生じていた。An advantage of the conventional bottom gate type TFT structure is that the diffusion of impurities from the base substrate such as a glass substrate into the channel region can be almost completely prevented by the gate metal electrode. However, in this structure, since the impurity diffusion for forming the source drain is performed after the formation of the silicon layer, that is, from the silicon layer side, there is a disadvantage that the source drain diffusion for forming the channel region cannot be self-aligned. Therefore, there has been a problem that the transistor characteristics are deteriorated, for example, the gate capacitance is increased.
【0004】一方、従来のトップゲート型TFT構造の
長所は、ソースドレーンを形成する不純物拡散は、シリ
コン層形成後、ゲート金属パターンを介して前記ゲート
電極側から行うことになるので、チャネル領域形成のソ
ースドレーン拡散をセルフアラインメント出来ることに
ある。ところが、この構造では、チャネル領域下部に
は、ゲート金属がないため、ガラス基板等の下地基板か
らチャネル領域に不純物が拡散するのをゲート金属電極
により防止出来ないという大きな欠点がある。On the other hand, an advantage of the conventional top gate type TFT structure is that impurity diffusion for forming a source drain is performed from the gate electrode side via a gate metal pattern after a silicon layer is formed. In that the source drain diffusion can be self-aligned. However, in this structure, since there is no gate metal below the channel region, there is a major drawback that the diffusion of impurities from the base substrate such as a glass substrate into the channel region cannot be prevented by the gate metal electrode.
【0005】したがって、トランジスタの信頼性をあげ
るためには、下地絶縁膜層を比較的厚くする必要があ
り、基板が反るなど様々な製造工程上の問題が生じてい
た。Therefore, in order to increase the reliability of the transistor, it is necessary to make the underlying insulating film layer relatively thick, which causes various problems in the manufacturing process such as warpage of the substrate.
【0006】以下、上記のような欠点を有する従来のボ
トムゲート構造の薄膜トランジスタとその製造方法につ
いて図面を参照しながら具体的に説明する。Hereinafter, a conventional bottom gate thin film transistor having the above-mentioned disadvantages and a method for manufacturing the same will be described in detail with reference to the drawings.
【0007】図3は従来のボトムゲート構造の薄膜トラ
ンジスタの製造工程断面図を示したものであり、図3に
おいて、31はガラス基板等の透明絶縁性基板、32は
ゲート電極、33はSiO2等からなるゲート絶縁層、
34cはシリコン半導体層のうちのチャネル領域、34
sはシリコン半導体層のうちのソース領域、34dはシ
リコン半導体層のうちのドレイン領域、35はフォトレ
ジスト、36は層間絶縁層、37sはソース電極、37
dはドレイン電極を示している。FIG. 3 is a sectional view showing a manufacturing process of a conventional bottom gate thin film transistor. In FIG. 3, reference numeral 31 denotes a transparent insulating substrate such as a glass substrate, 32 denotes a gate electrode, and 33 denotes a SiO2 or the like. A gate insulating layer,
34c is a channel region in the silicon semiconductor layer, 34c
s is a source region in the silicon semiconductor layer, 34d is a drain region in the silicon semiconductor layer, 35 is a photoresist, 36 is an interlayer insulating layer, 37s is a source electrode, 37s
d indicates a drain electrode.
【0008】従来のボトムゲート構造の薄膜トランジス
タは、まず透明絶縁性基板31上にゲート電極32を形
成する工程から始まり、続いて、このゲート電極32が
形成された透明絶縁性基板31上にゲート絶縁層32を
形成する(図3(a))。A conventional bottom-gate thin film transistor starts with a step of forming a gate electrode 32 on a transparent insulating substrate 31 and then forms a gate insulating film on the transparent insulating substrate 31 on which the gate electrode 32 is formed. The layer 32 is formed (FIG. 3A).
【0009】次にゲート絶縁層上にシリコン半導体層を
選択的に形成する。この時、最近注目されている多結晶
シリコンをシリコン半導体層として用いる場合には、例
えば予め非晶質シリコン層を形成した後、この非晶質シ
リコン層をエキシマレーザ等によりアニールを行う。そ
の後、ゲート電極32の上部となる位置のシリコン半導
体層上に選択的にフォトレジスト35を形成し、このフ
ォトレジスト35をマスクとして、シリコンの導電型を
決定する不純物をイオン注入によりシリコン半導体層に
選択的に導入することによって、薄膜トランジスタを構
成するチャネル領域34c、ソース領域34s、ドレイ
ン領域34dを形成する(図3(b))。Next, a silicon semiconductor layer is selectively formed on the gate insulating layer. At this time, when polycrystalline silicon, which has recently been receiving attention, is used as a silicon semiconductor layer, for example, an amorphous silicon layer is formed in advance, and then this amorphous silicon layer is annealed by an excimer laser or the like. Thereafter, a photoresist 35 is selectively formed on the silicon semiconductor layer at a position above the gate electrode 32, and an impurity that determines the conductivity type of silicon is ion-implanted into the silicon semiconductor layer using the photoresist 35 as a mask. By selective introduction, a channel region 34c, a source region 34s, and a drain region 34d which form a thin film transistor are formed (FIG. 3B).
【0010】最後に全面に層間絶縁層36を形成した
後、ソース領域34s及びドレイン領域34dに対応す
る位置の層間絶縁層36にコンタクトホールを開口し、
このコンタクトホール内に金属を埋め込んでソース電極
37s及びドレイン電極37dを形成することにより薄
膜トランジスタが完成する。Finally, after forming an interlayer insulating layer 36 on the entire surface, contact holes are opened in the interlayer insulating layer 36 at positions corresponding to the source region 34s and the drain region 34d.
A thin film transistor is completed by burying a metal in the contact hole to form a source electrode 37s and a drain electrode 37d.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、上記の
図3に示した従来のボトムゲート構造の薄膜トランジス
タでは下記に示すような2つの大きな問題点が存在す
る。However, the conventional bottom gate thin film transistor shown in FIG. 3 has two major problems as described below.
【0012】まず1つ目の問題点は、薄膜トランジスタ
のソース・ドレイン領域となる部分への不純物注入の際
の問題点である。The first problem is a problem when impurities are implanted into a portion to be a source / drain region of a thin film transistor.
【0013】トップゲート構造の薄膜トランジスタの場
合には、ソース・ドレイン領域を形成するシリコン半導
体層がゲート電極の下側に位置しているため、ソース・
ドレイン領域となる部分にシリコンの導電型を決定する
不純物を導入する際には、ゲート電極そのものが不純物
導入の際のマスクとなるため、自己整合的にソース・ド
レイン領域を形成することが可能である。In the case of a thin film transistor having a top gate structure, since the silicon semiconductor layer forming the source / drain region is located below the gate electrode,
When an impurity that determines the conductivity type of silicon is introduced into a portion serving as a drain region, the gate electrode itself serves as a mask for introducing the impurity, so that the source / drain region can be formed in a self-aligned manner. is there.
【0014】これに対して、図3に示したようなボトム
ゲート構造の薄膜トランジスタの場合、ゲート電極の上
側にソース・ドレイン領域となるシリコン半導体層が存
在しているため、シリコン半導体層にシリコンの導電型
を決定する不純物を導入する際に、既に形成されている
ゲート電極に対応した位置にフォトレジスト35を形成
する必要性があり、フォトレジスト形成の位置合わせが
必要となる。すなわち、図3に示すような工程では、自
己整合的にソース・ドレイン領域を形成することは不可
能である。On the other hand, in the case of a thin film transistor having a bottom gate structure as shown in FIG. 3, a silicon semiconductor layer serving as a source / drain region exists above a gate electrode. When introducing an impurity that determines the conductivity type, it is necessary to form a photoresist 35 at a position corresponding to a gate electrode that has already been formed, and it is necessary to align the photoresist. That is, it is impossible to form the source / drain regions in a self-aligned manner in the process shown in FIG.
【0015】今後より高精細な液晶表示装置が求められ
ており、その際には薄膜トランジスタの微細化が必須と
なるわけであるが、上記のような非自己整合的なソース
・ドレイン領域の形成方法は、その際の障害となり、現
在ではトップゲート型の薄膜トランジスタが主流となり
つつある。In the future, there is a demand for a high-definition liquid crystal display device. In such a case, it is necessary to miniaturize a thin film transistor. Is an obstacle at that time, and at present, top gate type thin film transistors are becoming mainstream.
【0016】次に2つ目の問題点は、薄膜トランジスタ
のソース・ドレイン領域となる部分への不純物の導入方
法に関する問題点である。The second problem is related to the method of introducing impurities into the source / drain regions of the thin film transistor.
【0017】上記したように、薄膜トランジスタのソー
ス・ドレイン領域を形成すべく、シリコン半導体層中に
シリコンの導電型を決定する不純物を導入する際には、
イオン注入という手法が用いられている。最近では、不
純物イオンをシャワー状にシリコン半導体層に導入す
る、いわゆる「イオンシャワードーピング」という手法
も用いられているが、いずれにしても、強制的にシリコ
ン半導体層中に不純物を打ち込むものであり、その際に
は、シリコン半導体層に多かれ少なかれダメージが入っ
てしまう。従って、その後の熱処理等により上記のダメ
ージの回復を行う必要性が生じる。しかしながら、下着
基板にガラスを用いている場合、ガラスの耐熱性により
アニール温度が制限される。(実用上は、最大600℃
程度である。)したがって、上記熱処理等によっても完
全にダメージを回復できるとは言い切れず、これは、特
に多結晶シリコンを能動層(シリコン半導体層)として
用いる場合に大きな問題点となる。As described above, when impurities for determining the conductivity type of silicon are introduced into a silicon semiconductor layer in order to form source / drain regions of a thin film transistor,
A technique called ion implantation is used. Recently, a so-called “ion shower doping” method of introducing impurity ions into the silicon semiconductor layer in a shower shape has been used, but in any case, an impurity is forcibly implanted into the silicon semiconductor layer. At that time, the silicon semiconductor layer is more or less damaged. Therefore, it becomes necessary to recover the damage by a subsequent heat treatment or the like. However, when glass is used for the underwear substrate, the annealing temperature is limited by the heat resistance of the glass. (In practice, up to 600 ° C
It is about. Therefore, it cannot be said that the damage can be completely recovered by the heat treatment or the like, which is a serious problem particularly when polycrystalline silicon is used as an active layer (silicon semiconductor layer).
【0018】そこで本発明では、上記の2つの問題点に
鑑み、ボトムゲート型TFT構造であり、且つソースド
レーン不純物拡散を自己整合的(セルフアラインメン
ト)に熱拡散する方法を用いることで、注入等によるダ
メージを低減しボトムゲート型TFT構造の欠点を解消
して信頼性が高く且つ特性の優れたトランジスタを提供
することを主たる目的とする。In view of the above two problems, the present invention employs a bottom gate type TFT structure and uses a method of self-aligning (self-alignment) thermal diffusion of source / drain impurity diffusion. It is a main object of the present invention to provide a transistor having high reliability and excellent characteristics by reducing damages caused by the above and eliminating defects of the bottom gate type TFT structure.
【0019】[0019]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜トランジスタは、透明絶縁性基板
と、前記透明絶縁性基板上に選択的に形成された下地絶
縁層と、前記下地絶縁層上に形成されたゲート電極と、
前記ゲート電極側面に形成されたゲート側壁絶縁層と、
前記ゲート電極上に形成されたゲート絶縁層と、前記下
地絶縁層、前記ゲート側壁絶縁層、及び前記ゲート絶縁
層を覆うように形成されたシリコン層とを有する薄膜ト
ランジスタであって、前記下地層がシリコンの導電型を
決定する不純物を含有し、かつ、前記下地層と接してい
る前記シリコン層に前記下地絶縁層中に含まれている不
純物が拡散されてソース・ドレイン領域を形成している
ことを特徴とする構成となっている。To achieve the above object, a thin film transistor according to the present invention comprises a transparent insulating substrate, a base insulating layer selectively formed on the transparent insulating substrate, and a base insulating layer. A gate electrode formed on the insulating layer,
A gate sidewall insulating layer formed on the side surface of the gate electrode;
A thin film transistor including a gate insulating layer formed over the gate electrode, a base insulating layer, the gate sidewall insulating layer, and a silicon layer formed to cover the gate insulating layer, wherein the base layer is Impurities contained in the base insulating layer are diffused into the silicon layer that is in contact with the base layer and contains impurities that determine the conductivity type of silicon, so that source / drain regions are formed. The configuration is characterized by the following.
【0020】また本発明の薄膜トランジスタの製造方法
は、透明絶縁性基板上にシリコンの導電型を決定する不
純物を含有する下地絶縁層を形成する工程と、前記下地
絶縁層上にゲート電極を形成する工程と、前記ゲート電
極上にゲート絶縁層を形成する工程と、前記ゲート電極
側面にゲート側壁絶縁層を形成する工程と、前記下地絶
縁層、前記ゲート側壁絶縁層、及び前記ゲート絶縁層を
覆うようにシリコン層を形成する工程と、前記シリコン
層に前記不純物を拡散により含有させてソース・ドレイ
ン領域を形成する工程とを有する構成となっている。According to the method of manufacturing a thin film transistor of the present invention, a step of forming a base insulating layer containing an impurity that determines the conductivity type of silicon on a transparent insulating substrate, and forming a gate electrode on the base insulating layer are provided. Forming a gate insulating layer on the gate electrode, forming a gate sidewall insulating layer on the side surface of the gate electrode, covering the base insulating layer, the gate sidewall insulating layer, and the gate insulating layer. Thus, a step of forming a silicon layer and a step of forming a source / drain region by making the silicon layer contain the impurity by diffusion are provided.
【0021】上記の構成によれば、ボトムゲート構造の
薄膜トランジスタにおいて、シリコン半導体への不純物
元素の導入によるソース・ドレイン領域の形成をイオン
注入やイオンドーピング等の打ち込みの工程を経ること
なく、拡散により行うことができるため、ソース・ドレ
イン領域を構成するシリコン半導体層のダメージを最小
限に抑制することができる。また、ソース・ドレイン領
域形成のためのシリコン半導体への不純物の導入をフォ
トレジストを用いることなく、自己整合的に行うことが
できる。According to the above structure, in the thin film transistor having the bottom gate structure, the formation of the source / drain region by introducing the impurity element into the silicon semiconductor can be performed by the diffusion without performing the implantation step such as ion implantation or ion doping. Therefore, damage to the silicon semiconductor layer forming the source / drain regions can be suppressed to a minimum. Further, the introduction of impurities into the silicon semiconductor for forming the source / drain regions can be performed in a self-aligned manner without using a photoresist.
【0022】また、上記の薄膜トランジスタにおいて、
透明絶縁性基板上に第1及び第2の下地絶縁層を選択的
に形成し、前記第1及び第2の下地層がシリコンの導電
型を決定する一方導電型不純物及び他方導電型不純物を
含有させれば、CMOS構造の薄膜トランジスタを容易
に形成することができる。In the above thin film transistor,
First and second base insulating layers are selectively formed on a transparent insulating substrate, and the first and second base layers contain impurities of one conductivity type and impurities of another conductivity type which determine the conductivity type of silicon. Then, a thin film transistor having a CMOS structure can be easily formed.
【0023】さらに、上記の薄膜トランジスタの製造方
法において、下地絶縁層、ゲート側壁絶縁層、及びゲー
ト絶縁層を覆うように非晶質シリコン層を形成し、その
後非晶質シリコン層にレーザ光を照射して非晶質シリコ
ン層を多結晶化して多結晶シリコン層を形成してやる
と、シリコンの多結晶化と多結晶シリコン層への不純物
の導入によるソース・ドレイン領域の形成を同時に行う
ことができる。Further, in the above-described method for manufacturing a thin film transistor, an amorphous silicon layer is formed so as to cover the base insulating layer, the gate sidewall insulating layer, and the gate insulating layer, and then the amorphous silicon layer is irradiated with laser light. If the amorphous silicon layer is polycrystallized to form a polycrystalline silicon layer, polycrystallization of silicon and formation of source / drain regions by introducing impurities into the polycrystalline silicon layer can be performed simultaneously.
【0024】また、上記の薄膜トランジスタにおいて、
下地絶縁層が透明絶縁性基板中に含有される不純物の拡
散を防止する機能を有することにより、ガラス基板中に
含有されシリコン半導体層へ悪影響を及ぼす不純物がシ
リコン半導体へ拡散することを防止することができる。
このような下地層としては、BSG(ボロンシリケート
グラス)層またはPSG(リンシリケートグラス)層を
用いることが最も好ましい。In the above thin film transistor,
The base insulating layer has a function of preventing diffusion of impurities contained in the transparent insulating substrate, thereby preventing impurities contained in the glass substrate and adversely affecting the silicon semiconductor layer from diffusing into the silicon semiconductor. Can be.
It is most preferable to use a BSG (boron silicate glass) layer or a PSG (phosphorus silicate glass) layer as such an underlayer.
【0025】さらに、エキシマレーザ光の照射による非
晶質シリコンの多結晶化を行う多結晶シリコン半導体を
用いた薄膜トランジスタの製造方法においては、瞬間的
にかなりの高温に曝されるため、ゲート電極材料として
高融点金属を用いることが好ましく、高融点金属として
CrまたはMoを主成分とするものを用いると、ゲート
側壁絶縁層をゲート電極の酸化により容易に形成するこ
とができるため、好ましい。Further, in a method of manufacturing a thin film transistor using a polycrystalline silicon semiconductor in which amorphous silicon is polycrystallized by irradiation with an excimer laser beam, the gate electrode material is instantaneously exposed to a considerably high temperature. It is preferable to use a high melting point metal, and it is preferable to use a high melting point metal containing Cr or Mo as a main component, because the gate side wall insulating layer can be easily formed by oxidation of the gate electrode.
【0026】[0026]
【発明の実施の形態】以下、本発明の実施の形態におけ
る薄膜トランジスタ及びその製造方法について図面を参
照しながら説明する。なお、以下では薄膜トランジスタ
の能動層を構成するシリコン半導体層が多結晶シリコン
から構成されている場合を例に挙げて説明を行うが、本
発明は必ずしも多結晶シリコンを用いた場合にしか適用
できないものではなく、非晶質シリコンを用いた場合に
も適用することができる。また、以下に示す形態では、
NチャネルトランジスタとPチャネルトランジスタを同
時に基板上に形成する場合について説明を行うが、本発
明は必ずしもNチャネルトランジスタとPチャネルトラ
ンジスタが同時に形成されている場合にしか適応できな
いものではなく、どちらか一方のみを形成してやっても
よいことは言うまでもない。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a thin film transistor and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to the drawings. In the following, the case where the silicon semiconductor layer constituting the active layer of the thin film transistor is made of polycrystalline silicon will be described as an example, but the present invention is not necessarily applicable only when polycrystalline silicon is used. Instead, the present invention can be applied to a case where amorphous silicon is used. Also, in the form shown below,
A case where an N-channel transistor and a P-channel transistor are formed simultaneously on a substrate will be described. However, the present invention is not necessarily applicable only to a case where an N-channel transistor and a P-channel transistor are formed simultaneously. Needless to say, it is also possible to form only one.
【0027】まず、図1に本発明の実施の形態における
薄膜トランジスタの構造断面図を示す。図1において、
11はガラス基板等の透明絶縁性基板であり、この透明
絶縁性基板11上には、シリコンの導電型を決定する一
方導電型不純物を含む下地層としてのPSG層12、及
びシリコンの導電型を決定する他方導電型不純物を含む
下地層としてのBSG層13が選択的に形成されてい
る。そしてPSG層12及びBSG層13の上には例え
ばクロムからなるゲート電極14と、PSG層12から
のPの拡散により不純物が導入された第1のポリシリコ
ン層15と、BSG層13からのBの拡散により不純物
が導入された第2のポリシリコン層16が形成されてい
る。この第1のポリシリコン層15及び第2のポリシリ
コン層は薄膜トランジスタのソース・ドレイン領域を構
成している。FIG. 1 is a sectional view showing the structure of a thin film transistor according to an embodiment of the present invention. In FIG.
Reference numeral 11 denotes a transparent insulating substrate such as a glass substrate. On the transparent insulating substrate 11, a PSG layer 12 as an underlayer that determines the conductivity type of silicon while containing a conductivity type impurity, and a conductivity type of silicon are provided. On the other hand, the BSG layer 13 is selectively formed as a base layer containing a conductive impurity. On the PSG layer 12 and the BSG layer 13, a gate electrode 14 made of, for example, chromium, a first polysilicon layer 15 into which impurities are introduced by diffusion of P from the PSG layer 12, and a B A second polysilicon layer 16 into which an impurity has been introduced by the diffusion of is formed. The first polysilicon layer 15 and the second polysilicon layer constitute source / drain regions of the thin film transistor.
【0028】また、このゲート電極14の側面には、ゲ
ート電極14と不純物が導入された第1のポリシリコン
層15や不純物が導入された第2のポリシリコン層16
との間を電気的に絶縁するためのゲート側壁絶縁層17
が形成されている。なお、このゲート側壁絶縁層17
は、ゲート電極14を酸化することによって得られた絶
縁層であることが好ましい。On the side surface of the gate electrode 14, the gate electrode 14 and the first polysilicon layer 15 doped with impurities and the second polysilicon layer 16 doped with impurities are formed.
Side wall insulating layer 17 for electrically insulating between
Are formed. The gate side wall insulating layer 17
Is preferably an insulating layer obtained by oxidizing the gate electrode 14.
【0029】さらにゲート電極14上にはゲート絶縁層
18が形成されており、その上には、上記のゲート絶縁
層18及びゲート側壁絶縁層17を覆うとともにゲート
電極の両側に形成されている不純物が導入された第1の
ポリシリコン層15や不純物が導入された第2のポリシ
リコン層16に接するようにポリシリコン層19が形成
されている。なお、このポリシリコン層19は図1に示
す薄膜トランジスタのチャネル領域を形成することにな
る。Further, a gate insulating layer 18 is formed on the gate electrode 14, and an impurity formed on both sides of the gate electrode while covering the gate insulating layer 18 and the gate side wall insulating layer 17 is formed thereon. The polysilicon layer 19 is formed so as to be in contact with the first polysilicon layer 15 into which the impurity has been introduced and the second polysilicon layer 16 into which the impurity has been introduced. This polysilicon layer 19 forms the channel region of the thin film transistor shown in FIG.
【0030】また、以上のような構造を有する素子上に
は層間絶縁層110が形成されており、さらに絶縁層1
10には選択的にコンタクトホールが形成され、このコ
ンタクトホール内に金属を埋め込むことにより、ソース
・ドレイン電極111が形成されている。Further, an interlayer insulating layer 110 is formed on the device having the above-described structure.
A contact hole is selectively formed in 10, and a source / drain electrode 111 is formed by burying a metal in the contact hole.
【0031】以上示した本発明の薄膜トランジスタによ
れば、薄膜トランジスタのソース・ドレイン領域を形成
する際に、PSG層12やBSG層13というようなシ
リコンの導電型を決定する不純物を含有する下地層から
のシリコン半導体層への熱拡散を用いているため、イオ
ン注入のような不純物を打ち込む工程を有しないため、
シリコン半導体層へのダメージの発生を防止することが
できる。また、詳細については後述するが、上記のよう
な手法を用いると、フォトレジストをマスクとして用い
る不純物の導入工程が存在しないため、自己整合的にソ
ース・ドレイン領域を形成することができる。According to the thin-film transistor of the present invention described above, when forming the source / drain regions of the thin-film transistor, the thin-film transistor is formed from a base layer containing impurities that determine the conductivity type of silicon, such as the PSG layer 12 and the BSG layer 13. Since thermal diffusion into the silicon semiconductor layer is used, there is no step of implanting impurities such as ion implantation.
Damage to the silicon semiconductor layer can be prevented. Although details will be described later, when the above-described method is used, since there is no step of introducing an impurity using a photoresist as a mask, the source / drain regions can be formed in a self-aligned manner.
【0032】また、本実施の形態では、上記したように
シリコンの導電型を決定する不純物を含有する下地膜と
して、PSG層やBSG層等を用いているわけである
が、この層は、透明絶縁性基板であるガラス基板中に存
在するアルカリ金属等の不純物のシリコン半導体層への
拡散を防止する機能をも有している。しかも、このPS
G層やBSG層は、ガラス基板からのアルカリ金属のよ
うな不純物のシリコン半導体層への拡散防止のために従
来用いられているシリコン窒化膜等(アンダーコート層
と呼ばれている)と比較すると、アルカリ金属等の拡散
を防止する効果が高いため、例えば薄膜トランジスタを
製造する時の、熱処理等の際のガラス基板からの拡散を
より確実に防止することが可能となる。従って、薄膜ト
ランジスタの特性に大きく影響を及ぼす部分であるゲー
ト電極とゲート絶縁層界面へのアルカリ金属等の汚染を
防止することができる。In this embodiment, a PSG layer, a BSG layer, or the like is used as a base film containing an impurity that determines the conductivity type of silicon as described above. It also has a function of preventing impurities such as alkali metals existing in a glass substrate which is an insulating substrate from diffusing into the silicon semiconductor layer. And this PS
The G layer and the BSG layer are compared with a silicon nitride film or the like (known as an undercoat layer) conventionally used for preventing diffusion of impurities such as alkali metals from a glass substrate into a silicon semiconductor layer. Since the effect of preventing the diffusion of alkali metals and the like is high, it is possible to more reliably prevent the diffusion from the glass substrate at the time of heat treatment, for example, when manufacturing a thin film transistor. Therefore, contamination of the interface between the gate electrode and the gate insulating layer, which is a portion that greatly affects the characteristics of the thin film transistor, with alkali metal or the like can be prevented.
【0033】なお、上記の図1に示す薄膜トランジスタ
では、従来用いられているアンダーコート層を形成して
いないが、シリコン窒化膜等のアンダーコート層を形成
した後、その上にPSG層やBSG層を形成することも
可能であり、この場合には、より確実にガラス基板から
シリコン半導体層への不純物の拡散を防止することがで
きる。Although the thin film transistor shown in FIG. 1 does not have an undercoat layer conventionally used, after forming an undercoat layer such as a silicon nitride film, a PSG layer or a BSG layer is formed thereon. Can be formed, and in this case, diffusion of impurities from the glass substrate to the silicon semiconductor layer can be prevented more reliably.
【0034】次に以下では、図1に示した本発明の実施
の形態における薄膜トランジスタの製造方法について、
その製造工程断面図を示す図2を参照しながら説明す
る。なお、以下に示す例においても、Nチャネルトラン
ジスタとPチャネルトランジスタを同時に基板上に形成
する場合について説明を行うが、本発明は必ずしもNチ
ャネルトランジスタとPチャネルトランジスタが同時に
形成されている場合にしか適応できないものではなく、
どちらか一方のみを形成してやってもよいことは言うま
でもない。Next, a method of manufacturing the thin film transistor according to the embodiment of the present invention shown in FIG.
This will be described with reference to FIG. In the following example, a case where an N-channel transistor and a P-channel transistor are simultaneously formed on a substrate will be described. However, the present invention is not necessarily limited to a case where an N-channel transistor and a P-channel transistor are simultaneously formed. It ’s not adaptable,
It goes without saying that only one of them may be formed.
【0035】まず、ガラス基板等の透明絶縁性基板21
上のNチャンネルトランジスタを形成する領域にはN型
不純物であるPを含み、かつ、ガラス基板中に含まれる
アルカリ金属等のゲート電極とゲート絶縁膜界面に悪影
響を及ぼす元素の拡散を防止できる下地絶縁膜であるP
SG膜22を形成し、一方、Pチャンネルトランジスタ
を形成する領域にはP型不純物であるBを含み、かつ、
ガラス基板中に含まれるアルカリ金属等のゲート電極と
ゲート絶縁膜界面に悪影響を及ぼす元素の拡散を防止で
きる下地絶縁膜であるBSG膜23を選択的に形成す
る。First, a transparent insulating substrate 21 such as a glass substrate
The upper region for forming the N-channel transistor contains P, which is an N-type impurity, and can prevent diffusion of an element such as an alkali metal contained in the glass substrate, which adversely affects the interface between the gate electrode and the gate insulating film. P which is an insulating film
An SG film 22 is formed, while a region where a P-channel transistor is formed contains B which is a P-type impurity, and
A BSG film 23, which is a base insulating film capable of preventing diffusion of an element having a bad influence on an interface between a gate electrode such as an alkali metal and a gate insulating film contained in a glass substrate, is selectively formed.
【0036】そして上記のPSG膜22及びBSG膜2
3の上に各々、後にゲート電極を構成することになるゲ
ート電極材料層24を形成する。なお、詳しいことは後
述するが、本実施の形態では、ゲート電極材料層24の
材料としては、Crを用いた。The above-mentioned PSG film 22 and BSG film 2
On each of the gate electrodes 3, a gate electrode material layer 24 that will form a gate electrode later is formed. Although details will be described later, Cr is used as the material of the gate electrode material layer 24 in the present embodiment.
【0037】その後、全面に後にSiO2等のゲート絶
縁層25を形成し、さらにゲート電極パターンを形成す
るためのレジストパターン26を形成する(図2
(a))。Thereafter, a gate insulating layer 25 of SiO 2 or the like is formed on the entire surface later, and a resist pattern 26 for forming a gate electrode pattern is further formed.
(A)).
【0038】次に上記のようにして形成されたレジスト
パターン26をマスクとしてドライッチングを行ってゲ
ート電極27を形成する(図2(b))。この時、同時
にゲート絶縁層もパターニングされる。Next, dry etching is performed using the resist pattern 26 formed as described above as a mask to form a gate electrode 27 (FIG. 2B). At this time, the gate insulating layer is simultaneously patterned.
【0039】その後、図2(b)のエッチング工程の際
に用いたレジストパターン26を除去するとともに、ゲ
ート電極27の側面を加熱により酸化し、ゲート電極2
7側面にゲート電極側壁絶縁層28を形成する(図2
(c))。このゲート電極側壁絶縁層28は、この後に
形成されるシリコン半導体層とゲート電極27間を電気
的に絶縁する機能を有している。本実施の形態では、上
記のようにして加熱による酸化によりゲート電極側壁絶
縁層28を形成しているため、ゲート電極に用いる金属
材料としては、熱酸化により絶縁層を形成することが可
能である必要性があり、上記したようにCrの他Tiや
Moを材料として用いることが好ましい。Thereafter, the resist pattern 26 used in the etching step shown in FIG. 2B is removed, and the side surface of the gate electrode 27 is oxidized by heating to form the gate electrode 2.
A gate electrode side wall insulating layer 28 is formed on the seven side surfaces.
(C)). The gate electrode side wall insulating layer 28 has a function of electrically insulating a silicon semiconductor layer formed later and the gate electrode 27. In this embodiment mode, the gate electrode side wall insulating layer 28 is formed by oxidation by heating as described above, and therefore, as a metal material used for the gate electrode, the insulating layer can be formed by thermal oxidation. It is necessary to use Ti or Mo in addition to Cr as described above as a material.
【0040】次に後に薄膜トランジスタのチャネル領域
やソース・ドレイン領域となる半導体層を形成する。具
体的には、全面に非晶質シリコン層29を堆積する(図
2(d))。Next, a semiconductor layer to be a channel region and a source / drain region of the thin film transistor is formed later. Specifically, an amorphous silicon layer 29 is deposited on the entire surface (FIG. 2D).
【0041】この状態で、上記の非晶質シリコン層29
の多結晶化処理を行う。具体的には、例えばエキシマレ
ーザー光(図2(e)における矢印)を照射することに
より瞬時に非晶質シリコンを溶融・再結晶化させて多結
晶シリコン層を形成する。エキシマレーザー光によるア
ニールを行うと、瞬間的にとは言え、エキシマレーザー
光が照射された領域はかなりの高温になるわけである
が、ここで、本実施の形態ではゲート電極27の材料と
してCrという高融点金属材料を用いているため、ゲー
ト電極27が溶融することはない。以上のような様々な
理由により、ゲート電極27の材料としては、酸化膜が
絶縁性を有し、かつ、エキシマレーザー光の照射によっ
ても溶融することのない高融点金属を用いることが好ま
しく、本実施の形態ではCrを用いたが、それ以外にも
TiやMo等を用いることもできる。In this state, the above amorphous silicon layer 29
Is performed. Specifically, for example, by irradiating excimer laser light (arrows in FIG. 2E), amorphous silicon is instantaneously melted and recrystallized to form a polycrystalline silicon layer. When the annealing with the excimer laser light is performed, the region irradiated with the excimer laser light is heated to a very high temperature, albeit momentarily. However, in this embodiment, the material of the gate electrode 27 is Cr Since the high melting point metal material is used, the gate electrode 27 does not melt. For various reasons as described above, as a material of the gate electrode 27, it is preferable to use a high-melting-point metal that has an insulating oxide film and does not melt even when irradiated with excimer laser light. Although Cr is used in the embodiment, Ti, Mo, or the like may be used instead.
【0042】そして、本実施の形態では、このエキシマ
レーザー光による多結晶化処理の際に、同時に不純物拡
散によるソース・ドレイン領域(図1における第1のポ
リシリコン層及び第2のポリシリコン層)の形成(活性
化処理も兼ねて)を行うことができる。すなわち本実施
の形態では、エキシマレーザー光照射により発生した熱
によりPSG膜22及びBSG膜23中から多結晶シリ
コン層に対して各々P及びBが拡散することにより、ソ
ース・ドレイン領域211を形成することができる(図
2(e))。In the present embodiment, the source / drain regions (the first polysilicon layer and the second polysilicon layer in FIG. 1) are simultaneously diffused by impurities during the polycrystallization treatment using the excimer laser light. (Also serving as an activation process). That is, in this embodiment, P and B are diffused from the PSG film 22 and the BSG film 23 into the polycrystalline silicon layer by the heat generated by the irradiation of the excimer laser light, so that the source / drain regions 211 are formed. (FIG. 2E).
【0043】以上のように、本実施の形態によれば、エ
キシマレーザー光照射工程により、シリコン半導体層の
多結晶化と薄膜トランジスタを構成するチャネル領域2
10、ソース・ドレイン領域211を同時に行うことが
できる。従って、ソース・ドレイン領域形成のための、
不純物注入工程を経る必要性がなくなり、自己整合的に
ソース・ドレイン領域を形成することができるととも
に、イオンドーピング等によるダメージの発生をも防止
することができる。As described above, according to the present embodiment, the polycrystalline silicon semiconductor layer and the channel region 2 forming the thin film transistor are formed by the excimer laser light irradiation step.
10. The source / drain region 211 can be formed simultaneously. Therefore, for forming the source / drain regions,
The necessity of performing the impurity implantation step is eliminated, so that the source / drain regions can be formed in a self-aligned manner, and the occurrence of damage due to ion doping or the like can be prevented.
【0044】なお、この図2(e)の工程において、熱
処理条件などをうまく制御してやれば、ゲート電極27
の側面に存在する多結晶シリコン層の厚みがその他の領
域の多結晶シリコン層よりも厚いため、不純物であるP
やBの濃度が薄くなり、結果として自動的にLDD構造
を形成することも可能になる。In the step of FIG. 2E, if the heat treatment conditions and the like are properly controlled, the gate electrode 27
Since the thickness of the polycrystalline silicon layer existing on the side surface of the region is thicker than that of the polycrystalline silicon layer in other regions, the impurity P
As a result, the LDD structure can be automatically formed.
【0045】次に以上のようにゲート電極、ソース・ド
レイン領域が形成された透明絶縁性基板21全面に、例
えばSiO2からなる層間絶縁層212を形成し(図2
(f))、その後、層間絶縁層のソース・ドレイン領域
に対応する位置にコンタクトホールを形成し、さらにこ
のコンタクトホール内に金属を埋め込むことにより、ソ
ース・ドレイン電極213を形成して薄膜トランジスタ
が完成する(図2(g))。Next, an interlayer insulating layer 212 made of, for example, SiO 2 is formed on the entire surface of the transparent insulating substrate 21 on which the gate electrode and the source / drain regions are formed as described above.
(F)) Thereafter, a contact hole is formed at a position corresponding to the source / drain region of the interlayer insulating layer, and a metal is buried in the contact hole, thereby forming a source / drain electrode 213 to complete a thin film transistor. (FIG. 2 (g)).
【0046】[0046]
【発明の効果】以上のように本発明によれば、シリコン
半導体の導電型を決定する不純物を含有する下地層から
のシリコン半導体層への事故整合的拡散により、ソース
・ドレイン電極を形成しているため、ボトムゲート型の
薄膜トランジスタにおいても、イオン注入等の不純物元
素の打ち込み工程がなくなるため、シリコン半導体層へ
のダメージを低減することができるとともに、自己整合
的にソース・ドレイン領域を形成することが可能とな
る。As described above, according to the present invention, a source / drain electrode is formed by accidental diffusion from an underlayer containing an impurity that determines the conductivity type of a silicon semiconductor to a silicon semiconductor layer. Therefore, even in a bottom-gate type thin film transistor, a step of implanting an impurity element such as ion implantation is eliminated, so that damage to the silicon semiconductor layer can be reduced and source / drain regions can be formed in a self-aligned manner. Becomes possible.
【0047】また、上記のような不純物を含有する下地
層として、PSG層やBSG層を用いると、透明絶縁性
基板としてガラス基板を用いた場合には、薄膜トランジ
スタ特性への悪影響を及ぼすアルカリ金属等の不純物元
素のガラス基板からシリコン半導体層への拡散も確実に
防止することができる。When a PSG layer or a BSG layer is used as a base layer containing the above-described impurities, when a glass substrate is used as a transparent insulating substrate, an alkali metal or the like which adversely affects the characteristics of the thin film transistor is used. Diffusion of the impurity element from the glass substrate to the silicon semiconductor layer can be reliably prevented.
【0048】したがって、信頼性およびトランジスタ特
性の優れたTFTを提供できる。Therefore, a TFT having excellent reliability and transistor characteristics can be provided.
【図1】本発明の実施の形態における薄膜トランジスタ
の構造を示す断面図FIG. 1 is a cross-sectional view illustrating a structure of a thin film transistor according to an embodiment of the present invention.
【図2】本発明の実施の形態における薄膜トランジスタ
の製造工程断面図FIG. 2 is a cross-sectional view illustrating a manufacturing process of the thin film transistor according to the embodiment of the present invention.
【図3】従来の薄膜トランジスタの製造工程断面図FIG. 3 is a sectional view of a manufacturing process of a conventional thin film transistor.
11,21,31 透明絶縁性基板 12,22 PSG層 13,23 BSG層 14,27,32 ゲート電極 15 不純物が導入された第1のポリシリコン層 16 不純物が導入された第2のポリシリコン層 17 ゲート側壁絶縁層 18,25,33 ゲート絶縁層 19 チャネル領域を有するポリシリコン層 24 ゲート電極材料層 26 レジストパターン 28 ゲート電極側壁絶縁層 29 非晶質シリコン層 34c,210 チャネル領域 34d ドレイン領域 34s ソース領域 35 フォトレジスト 36,212 層間絶縁層 37d ドレイン電極 37s ソース電極 110 絶縁層 111,213 ソース・ドレイン電極 211 ソース・ドレイン領域 11, 21, 31 Transparent insulating substrate 12, 22 PSG layer 13, 23 BSG layer 14, 27, 32 Gate electrode 15 First polysilicon layer doped with impurities 16 Second polysilicon layer doped with impurities Reference Signs List 17 gate sidewall insulating layer 18, 25, 33 gate insulating layer 19 polysilicon layer having channel region 24 gate electrode material layer 26 resist pattern 28 gate electrode sidewall insulating layer 29 amorphous silicon layer 34c, 210 channel region 34d drain region 34s Source region 35 Photoresist 36,212 Interlayer insulating layer 37d Drain electrode 37s Source electrode 110 Insulating layer 111,213 Source / drain electrode 211 Source / drain region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 627F ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 627F
Claims (18)
に形成された下地絶縁層と、前記下地絶縁層上に形成さ
れたゲート電極と、前記ゲート電極側面に形成されたゲ
ート側壁絶縁層と、前記ゲート電極上に形成されたゲー
ト絶縁層と、前記下地絶縁層、前記ゲート側壁絶縁層、
及び前記ゲート絶縁層を覆うように形成されたシリコン
層とを有する薄膜トランジスタであって、前記下地層が
シリコンの導電型を決定する不純物を含有し、かつ、前
記下地層と接している前記シリコン層に前記下地絶縁層
中に含まれている不純物が拡散されてソース・ドレイン
領域を形成していることを特徴とする薄膜トランジス
タ。A transparent insulating substrate, a base insulating layer formed on the transparent insulating substrate, a gate electrode formed on the base insulating layer, and a gate sidewall formed on a side surface of the gate electrode. A layer, a gate insulating layer formed on the gate electrode, the base insulating layer, the gate sidewall insulating layer,
And a silicon layer formed so as to cover the gate insulating layer, wherein the underlayer contains an impurity that determines the conductivity type of silicon, and the silicon layer is in contact with the underlayer. A source / drain region formed by diffusing impurities contained in the base insulating layer.
る不純物の拡散を防止する機能を有することを特徴とす
る請求項1に記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein the base insulating layer has a function of preventing diffusion of impurities contained in the transparent insulating substrate.
ることを特徴とする請求項2に記載の薄膜トランジス
タ。3. The thin film transistor according to claim 2, wherein the base insulating layer is a BSG layer or a PSG layer.
に選択的に形成された第1及び第2の下地絶縁層と、前
記第1及び第2の下地絶縁層上に各々形成されたゲート
電極と、前記ゲート電極側面に形成されたゲート側壁絶
縁層と、前記ゲート電極上に形成されたゲート絶縁層
と、前記第1及び第2の下地絶縁層、前記ゲート側壁絶
縁層、及び前記ゲート絶縁層を覆うように形成されたシ
リコン層とを有する薄膜トランジスタであって、前記第
1及び第2の下地層がシリコンの導電型を決定する一方
導電型不純物及び他方導電型不純物を含有し、かつ、前
記第1及び第2の下地層と接している前記シリコン層に
前記第1及び第2の下地絶縁層中に含まれている不純物
が拡散されてソース・ドレイン領域を形成していること
を特徴とする薄膜トランジスタ。4. A transparent insulating substrate, first and second base insulating layers selectively formed on the transparent insulating substrate, and formed on the first and second base insulating layers, respectively. A gate electrode, a gate sidewall insulating layer formed on a side surface of the gate electrode, a gate insulating layer formed on the gate electrode, the first and second base insulating layers, the gate sidewall insulating layer, and A silicon layer formed so as to cover the gate insulating layer, wherein the first and second underlayers contain impurities of one conductivity type and impurities of the other conductivity type that determine the conductivity type of silicon. In addition, the impurities contained in the first and second base insulating layers are diffused into the silicon layer in contact with the first and second base layers to form source / drain regions. Characterized in that: Njisuta.
板中に含有される不純物の拡散を防止する機能を有する
ことを特徴とする請求項4に記載の薄膜トランジスタ。5. The thin film transistor according to claim 4, wherein the first and second base insulating layers have a function of preventing diffusion of impurities contained in the transparent insulating substrate.
地層がPSG層であることを特徴とする請求項5に記載
の薄膜トランジスタ。6. The thin film transistor according to claim 5, wherein the first underlayer is a BSG layer, and the second underlayer is a PSG layer.
特徴とする請求項1〜6いずれかに記載の薄膜トランジ
スタ。7. The thin film transistor according to claim 1, wherein the silicon layer is made of polycrystalline silicon.
定する不純物を含有する下地絶縁層を形成する工程と、
前記下地絶縁層上にゲート電極を形成する工程と、前記
ゲート電極上にゲート絶縁層を形成する工程と、前記ゲ
ート電極側面にゲート側壁絶縁層を形成する工程と、前
記下地絶縁層、前記ゲート側壁絶縁層、及び前記ゲート
絶縁層を覆うようにシリコン層を形成する工程と、前記
シリコン層に前記不純物を拡散により含有させてソース
・ドレイン領域を形成する工程とを有する薄膜トランジ
スタの製造方法。8. A step of forming a base insulating layer containing impurities for determining the conductivity type of silicon on a transparent insulating substrate;
Forming a gate electrode on the base insulating layer, forming a gate insulating layer on the gate electrode, forming a gate sidewall insulating layer on a side surface of the gate electrode; A method for manufacturing a thin film transistor, comprising: forming a silicon layer so as to cover a sidewall insulating layer and the gate insulating layer; and forming a source / drain region by diffusing the impurity into the silicon layer.
定する不純物を含有する下地絶縁層を形成する工程と、
前記下地絶縁層上にゲート電極を形成する工程と、前記
ゲート電極上にゲート絶縁層を形成する工程と、前記ゲ
ート電極側面にゲート側壁絶縁層を形成する工程と、前
記下地絶縁層、前記ゲート側壁絶縁層、及び前記ゲート
絶縁層を覆うように非晶質シリコン層を形成する工程
と、前記非晶質シリコン層にレーザ光を照射して前記非
晶質シリコン層を多結晶化して多結晶シリコン層を形成
するとともに、前記多結晶シリコン層に前記不純物を拡
散により含有させてソース・ドレイン領域を形成する工
程とを有する薄膜トランジスタの製造方法。9. A step of forming a base insulating layer containing impurities for determining the conductivity type of silicon on a transparent insulating substrate;
Forming a gate electrode on the base insulating layer, forming a gate insulating layer on the gate electrode, forming a gate sidewall insulating layer on a side surface of the gate electrode; Forming an amorphous silicon layer so as to cover the sidewall insulating layer and the gate insulating layer; and irradiating the amorphous silicon layer with a laser beam to polycrystallize the amorphous silicon layer. Forming a silicon layer and forming the source / drain region by diffusing the impurity into the polycrystalline silicon layer.
決定する一方導電型不純物を含有する第1の下地絶縁層
及びシリコンの導電型を決定する他方導電型不純物を含
有する第2の下地絶縁層を選択的に形成する工程と、前
記第1及び第2の下地絶縁層上にゲート電極を形成する
工程と、前記ゲート電極上にゲート絶縁層を形成する工
程と、前記ゲート電極側面にゲート側壁絶縁層を形成す
る工程と、前記第1及び第2の下地絶縁層、前記ゲート
側壁絶縁層、及び前記ゲート絶縁層を覆うようにシリコ
ン層を形成する工程と、前記シリコン層に前記一方導電
型不純物及び前記他方導電型不純物を拡散により含有さ
せてソース・ドレイン領域を形成する工程とを有する薄
膜トランジスタの製造方法。10. A first base insulating layer containing impurities of a conductivity type while determining the conductivity type of silicon and a second base containing impurities of the other conductivity type which determines the conductivity type of silicon on a transparent insulating substrate. Selectively forming an insulating layer; forming a gate electrode on the first and second base insulating layers; forming a gate insulating layer on the gate electrode; Forming a gate side wall insulating layer; forming a silicon layer so as to cover the first and second base insulating layers, the gate side wall insulating layer, and the gate insulating layer; Forming source / drain regions by diffusing a conductive impurity and the other conductive impurity by diffusion.
決定する一方導電型不純物を含有する第1の下地絶縁層
及びシリコンの導電型を決定する他方導電型不純物を含
有する第2の下地絶縁層を選択的に形成する工程と、前
記第1及び第2の下地絶縁層上にゲート電極を形成する
工程と、前記ゲート電極上にゲート絶縁層を形成する工
程と、前記ゲート電極側面にゲート側壁絶縁層を形成す
る工程と、前記第1及び第2の下地絶縁層、前記ゲート
側壁絶縁層、及び前記ゲート絶縁層を覆うように非晶質
シリコン層を形成する工程と、前記非晶質シリコン層に
レーザ光を照射して前記非晶質シリコン層を多結晶化し
て多結晶シリコン層を形成するとともに、前記多結晶シ
リコン層に前記一方導電型不純物及び前記他方導電型不
純物を拡散により含有させてソース・ドレイン領域を形
成する工程とを有する薄膜トランジスタの製造方法。11. A first base insulating layer containing impurities of a conductivity type while determining the conductivity type of silicon and a second base containing impurities of the other conductivity type which determines the conductivity type of silicon on a transparent insulating substrate. Selectively forming an insulating layer; forming a gate electrode on the first and second base insulating layers; forming a gate insulating layer on the gate electrode; Forming a gate sidewall insulating layer, forming an amorphous silicon layer so as to cover the first and second base insulating layers, the gate sidewall insulating layer, and the gate insulating layer; The amorphous silicon layer is polycrystallized by irradiating the amorphous silicon layer with a laser beam to form a polycrystalline silicon layer, and the one conductivity type impurity and the other conductivity type impurity are diffused into the polycrystalline silicon layer by diffusion. Manufacturing method of a thin film transistor and a step of chromatic are allowed to form a source-drain region.
れる不純物の拡散を防止する機能を有することを特徴と
する請求項8、9、10または11に記載の薄膜トラン
ジスタの製造方法。12. The method of manufacturing a thin film transistor according to claim 8, wherein the base insulating layer has a function of preventing diffusion of impurities contained in the transparent insulating substrate.
あることを特徴とする請求項12に記載の薄膜トランジ
スタの製造方法。13. The method according to claim 12, wherein the underlying insulating layer is a BSG layer or a PSG layer.
基板中に含有される不純物の拡散を防止する機能を有す
ることを特徴とする請求項10または11に記載の薄膜
トランジスタの製造方法。14. The method according to claim 10, wherein the first and second base insulating layers have a function of preventing diffusion of impurities contained in the transparent insulating substrate. .
下地層がPSG層であることを特徴とする請求項14に
記載の薄膜トランジスタの製造方法。15. The method according to claim 14, wherein the first underlayer is a BSG layer and the second underlayer is a PSG layer.
とを特徴とする請求項9または11に記載の薄膜トラン
ジスタの製造方法。16. The method according to claim 9, wherein the gate electrode material is made of a high melting point metal.
成分とすることを特徴とする請求項16に記載の薄膜ト
ランジスタの製造方法。17. The method according to claim 16, wherein the refractory metal is mainly composed of Cr, Ti, or Mo.
より形成することを特徴とする請求項8〜11いずれか
に記載の薄膜トランジスタの製造方法。18. The method according to claim 8, wherein the gate side wall insulating layer is formed by oxidizing the gate electrode.
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-
1998
- 1998-07-06 JP JP19006098A patent/JP3346284B2/en not_active Expired - Fee Related
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