JP2000022005A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 ナノクリスタル浮遊ゲートからチャネルへの
リーク電流を抑制し、書込み電圧の調節を可能とする。 【解決手段】 半導体基板と、ゲート電極と、前記半導
体基板と浮遊ゲート電極との間に設けられ電荷を蓄積で
きる半導体微粒子が含まれるゲート絶縁膜とを備える半
導体装置において、浮遊ゲート電極として機能する前記
ゲート絶縁膜に含まれる前記半導体微粒子がｎ型または
ｐ型の不純物を含む半導体微粒子であると共にその粒径
を５ないし１０ナノメータのスケールとした。
リーク電流を抑制し、書込み電圧の調節を可能とする。 【解決手段】 半導体基板と、ゲート電極と、前記半導
体基板と浮遊ゲート電極との間に設けられ電荷を蓄積で
きる半導体微粒子が含まれるゲート絶縁膜とを備える半
導体装置において、浮遊ゲート電極として機能する前記
ゲート絶縁膜に含まれる前記半導体微粒子がｎ型または
ｐ型の不純物を含む半導体微粒子であると共にその粒径
を５ないし１０ナノメータのスケールとした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特に浮遊ゲート型不揮発性メモリ装置として用
いられる半導体装置に関するものである。
もので、特に浮遊ゲート型不揮発性メモリ装置として用
いられる半導体装置に関するものである。
【０００２】
【従来の技術】従来より半導体基板表面のチャネル形成
面とゲート電極との間に設けられるゲート絶縁膜に粒径
がナノメータスケールの結晶微粒子の層を形成して、浮
遊ゲート電極として機能させるナノクリスタル浮遊ゲー
トを有する半導体装置が提案されている（参考文献−S.
Tiwari and F.Rana et al. IEDM Dig., ｐ521 ／1995−
参照）。このような従来の半導体装置が図５に示されて
いる。
面とゲート電極との間に設けられるゲート絶縁膜に粒径
がナノメータスケールの結晶微粒子の層を形成して、浮
遊ゲート電極として機能させるナノクリスタル浮遊ゲー
トを有する半導体装置が提案されている（参考文献−S.
Tiwari and F.Rana et al. IEDM Dig., ｐ521 ／1995−
参照）。このような従来の半導体装置が図５に示されて
いる。
【０００３】図５を参照して従来の半導体装置の一例と
してのナノクリスタル浮遊ゲート型不揮発性メモリ装置
の構造を説明する。ｐ型シリコン基板１中にソース／ド
レイン領域６があり、基板表面には厚さｔox＝１．５ｎ
ｍ程度のトンネル酸化膜２を介して粒径５ｎｍ程度の不
純物が含まれていない固有の（Intrinsic ）シリコン
（Ｓｉ）微粒子３がチャネル全体に均一に積層されてお
り、さらにその上に厚さＴox＝７ｎｍ程度の制御酸化膜
４を介してｎ＋ポリシリコンから成るゲート電極５が設
けられている。
してのナノクリスタル浮遊ゲート型不揮発性メモリ装置
の構造を説明する。ｐ型シリコン基板１中にソース／ド
レイン領域６があり、基板表面には厚さｔox＝１．５ｎ
ｍ程度のトンネル酸化膜２を介して粒径５ｎｍ程度の不
純物が含まれていない固有の（Intrinsic ）シリコン
（Ｓｉ）微粒子３がチャネル全体に均一に積層されてお
り、さらにその上に厚さＴox＝７ｎｍ程度の制御酸化膜
４を介してｎ＋ポリシリコンから成るゲート電極５が設
けられている。
【０００４】上記構成を有する半導体メモリ装置におい
て、情報の書き込みはゲート電圧をプラスにかけること
により、チャネルにできる反転層のキャリア電子をトン
ネル酸化膜２を透しての直接トンネルによりＳｉ微粒子
３に注入、捕捉させることにより行なっており、また、
情報の読み出しは、捕捉情報電荷によるゲート電極から
反転層への電界の遮蔽によるドレイン電流の減少を観察
することにより行なっている。その際、情報電荷蓄積部
であるＳｉ微粒子におけるクーロンブロッケイド効果に
より、情報電荷は素電荷ｑを単位に量子化されるため１
素子で多値化が可能である。
て、情報の書き込みはゲート電圧をプラスにかけること
により、チャネルにできる反転層のキャリア電子をトン
ネル酸化膜２を透しての直接トンネルによりＳｉ微粒子
３に注入、捕捉させることにより行なっており、また、
情報の読み出しは、捕捉情報電荷によるゲート電極から
反転層への電界の遮蔽によるドレイン電流の減少を観察
することにより行なっている。その際、情報電荷蓄積部
であるＳｉ微粒子におけるクーロンブロッケイド効果に
より、情報電荷は素電荷ｑを単位に量子化されるため１
素子で多値化が可能である。
【０００５】例えばＳｉ微粒子の面密度を１×１０12ｃ
ｍ-2であるとして、微粒子一個に一電子ずつ捕捉されて
いれば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor-Fi
eldEffect Transistor ）の閾値は０．３６Ｖ変化し、
二個づつ捕捉されていればＭＯＳＦＥＴの閾値は０．７
２Ｖ変化する。ドレイン電流変化は、サブ・スレッショ
ルド領域ならば５桁以上の違いとなって現れるので、十
分感知できるものである。情報の消去は書き込みと逆に
ゲート電圧をマイナスにかけることで、捕捉電子をトン
ネル酸化膜２を透してＳｉ微粒子３からチャネルへトン
ネルさせることで行なう。
ｍ-2であるとして、微粒子一個に一電子ずつ捕捉されて
いれば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor-Fi
eldEffect Transistor ）の閾値は０．３６Ｖ変化し、
二個づつ捕捉されていればＭＯＳＦＥＴの閾値は０．７
２Ｖ変化する。ドレイン電流変化は、サブ・スレッショ
ルド領域ならば５桁以上の違いとなって現れるので、十
分感知できるものである。情報の消去は書き込みと逆に
ゲート電圧をマイナスにかけることで、捕捉電子をトン
ネル酸化膜２を透してＳｉ微粒子３からチャネルへトン
ネルさせることで行なう。
【０００６】図５に示した従来の半導体装置は、確かに
ナノクリスタル浮遊ゲートを備えてはいるが、この浮遊
ゲートを構成するナノクリスタル微粒子は不純物が含ま
れていない固有の（Intrinsic な）半導体微粒子であ
る。このような従来のナノクリスタル浮遊ゲート型メモ
リ装置においては、チャネルと浮遊ゲート間の酸化膜が
非常に薄いため、浮遊ゲートにおいて充電、捕捉された
電子がチャネル側へリークし易いという問題がある。
ナノクリスタル浮遊ゲートを備えてはいるが、この浮遊
ゲートを構成するナノクリスタル微粒子は不純物が含ま
れていない固有の（Intrinsic な）半導体微粒子であ
る。このような従来のナノクリスタル浮遊ゲート型メモ
リ装置においては、チャネルと浮遊ゲート間の酸化膜が
非常に薄いため、浮遊ゲートにおいて充電、捕捉された
電子がチャネル側へリークし易いという問題がある。
【０００７】Ｓｉ微粒子への電子の書込みは、反転層電
子のエネルギよりも静電エネルギと書込準位エネルギの
和の方が小さくなった時に行なわれるが、図５に示した
従来のナノクリスタルメモリでは、本来的なシリコン
（Intrinsic Ｓｉ）微粒子により形成されるため、一個
目の電子の書込電圧Ｖw は、反転層が形成されるしきい
値Ｖthに、静電エネルギと書込み順位である０次元束縛
の基底状態エネルギを加えた値、 Ｖw ＝Ｖth＋ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖ1 （１） となる。ここで、 Ｃ〜εoxπｒ2 ／［Ｔox＋１／２（εox／εsi）ｒ］ （ただし、εox，εsiは酸化膜及びシリコンの誘電率） はドット＝ゲート間容量であり、△Ｖ1 〜ｈ2 ／２ｑｍ
* ｒ2 は基底状態エネルギを素電荷ｑで割ったものであ
る。したがって、酸化膜の膜厚やＳｉ微粒子層の厚さが
変わることにより、しきい値Ｖthも変化することを考慮
すれば、しきい値Ｖthを変えないで書込み電圧Ｖw を調
節することは非常に難しい。
子のエネルギよりも静電エネルギと書込準位エネルギの
和の方が小さくなった時に行なわれるが、図５に示した
従来のナノクリスタルメモリでは、本来的なシリコン
（Intrinsic Ｓｉ）微粒子により形成されるため、一個
目の電子の書込電圧Ｖw は、反転層が形成されるしきい
値Ｖthに、静電エネルギと書込み順位である０次元束縛
の基底状態エネルギを加えた値、 Ｖw ＝Ｖth＋ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖ1 （１） となる。ここで、 Ｃ〜εoxπｒ2 ／［Ｔox＋１／２（εox／εsi）ｒ］ （ただし、εox，εsiは酸化膜及びシリコンの誘電率） はドット＝ゲート間容量であり、△Ｖ1 〜ｈ2 ／２ｑｍ
* ｒ2 は基底状態エネルギを素電荷ｑで割ったものであ
る。したがって、酸化膜の膜厚やＳｉ微粒子層の厚さが
変わることにより、しきい値Ｖthも変化することを考慮
すれば、しきい値Ｖthを変えないで書込み電圧Ｖw を調
節することは非常に難しい。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の半導体装置によれば、浮遊ゲートからチャネルへのリ
ーク電流の制御が難しいばかりでなく、しきい値を変え
ずに書込み電圧を調整することも難しいという問題があ
った。
の半導体装置によれば、浮遊ゲートからチャネルへのリ
ーク電流の制御が難しいばかりでなく、しきい値を変え
ずに書込み電圧を調整することも難しいという問題があ
った。
【０００９】本発明は、浮遊ゲートからチャネルへのリ
ーク電流の抑制や、書込み電圧の調節が可能な半導体装
置を提供することを目的としている。
ーク電流の抑制や、書込み電圧の調節が可能な半導体装
置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る半導体装置は、半導体基板と、ゲー
ト電極と、前記半導体基板と浮遊ゲート電極との間に設
けられ電荷を蓄積できる半導体微粒子が含まれるゲート
絶縁膜とを備える半導体装置において、浮遊ゲート電極
として機能する前記ゲート絶縁膜に含まれる前記半導体
微粒子がｎ型またはｐ型の半導体微粒子であると共にそ
の粒径がナノメータ単位のものであることを特徴として
いるまた、請求項２に係る半導体装置は、請求項１に記
載のものにおいて、ｎ型またはｐ型の半導体微粒子の粒
径が５ないし１０ナノメータであることを特徴としてい
る。
め、請求項１に係る半導体装置は、半導体基板と、ゲー
ト電極と、前記半導体基板と浮遊ゲート電極との間に設
けられ電荷を蓄積できる半導体微粒子が含まれるゲート
絶縁膜とを備える半導体装置において、浮遊ゲート電極
として機能する前記ゲート絶縁膜に含まれる前記半導体
微粒子がｎ型またはｐ型の半導体微粒子であると共にそ
の粒径がナノメータ単位のものであることを特徴として
いるまた、請求項２に係る半導体装置は、請求項１に記
載のものにおいて、ｎ型またはｐ型の半導体微粒子の粒
径が５ないし１０ナノメータであることを特徴としてい
る。
【００１１】また、請求項３に係る半導体装置は、請求
項１に記載のものにおいて、半導体基板の表面に選択的
に形成されたソース・ドレイン領域と、ソース・ドレイ
ン領域間に形成されたチャネル領域と、を備え、前記ゲ
ート絶縁膜は、前記半導体基板の前記チャネル領域の表
面に形成されたトンネル酸化膜と、前記トンネル酸化膜
上に不純物をドーピングさせながら多結晶シリコンを蒸
着・アニールすることにより形成されたｎ型またはｐ型
の前記半導体微粒子層と、この半導体微粒子層と前記ゲ
ート電極との間に蒸着された制御酸化膜と、により前記
浮遊ゲート電極を構成することを特徴としている。
項１に記載のものにおいて、半導体基板の表面に選択的
に形成されたソース・ドレイン領域と、ソース・ドレイ
ン領域間に形成されたチャネル領域と、を備え、前記ゲ
ート絶縁膜は、前記半導体基板の前記チャネル領域の表
面に形成されたトンネル酸化膜と、前記トンネル酸化膜
上に不純物をドーピングさせながら多結晶シリコンを蒸
着・アニールすることにより形成されたｎ型またはｐ型
の前記半導体微粒子層と、この半導体微粒子層と前記ゲ
ート電極との間に蒸着された制御酸化膜と、により前記
浮遊ゲート電極を構成することを特徴としている。
【００１２】以上のような本発明に係る半導体装置を浮
遊ゲート部にＳｉ微結晶を有するナノクリスタル浮遊ゲ
ート型ＭＯＳメモリに適用すると、Ｓｉ微結晶がｐ型ま
たはｎ型のシリコンで構成されているために、それぞれ
異なる作用を有する。まず、Ｓｉ微粒子がｎ型の場合に
は書込準位がＳｉ微粒子のコンダクションバンド内の基
底状態より高いエネルギ準位になることにより書込電圧
値が大きくなる方向への調節が可能になる。また、Ｓｉ
微結晶がｐ型の場合には書込準位がＳｉ微粒子のヴァレ
ンスバンド内になるため書込電圧値の小さくなる方向へ
の調節が可能になり、また微粒子からチャネルに戻る際
のエネルギ障壁が高くなるためリーク電流の改善が可能
になる。したがって、上記それぞれの作用を行なわせる
ため、半導体微粒子を構成するシリコンの型を任意に選
択することにより所望の作用・効果を得ることができ
る。
遊ゲート部にＳｉ微結晶を有するナノクリスタル浮遊ゲ
ート型ＭＯＳメモリに適用すると、Ｓｉ微結晶がｐ型ま
たはｎ型のシリコンで構成されているために、それぞれ
異なる作用を有する。まず、Ｓｉ微粒子がｎ型の場合に
は書込準位がＳｉ微粒子のコンダクションバンド内の基
底状態より高いエネルギ準位になることにより書込電圧
値が大きくなる方向への調節が可能になる。また、Ｓｉ
微結晶がｐ型の場合には書込準位がＳｉ微粒子のヴァレ
ンスバンド内になるため書込電圧値の小さくなる方向へ
の調節が可能になり、また微粒子からチャネルに戻る際
のエネルギ障壁が高くなるためリーク電流の改善が可能
になる。したがって、上記それぞれの作用を行なわせる
ため、半導体微粒子を構成するシリコンの型を任意に選
択することにより所望の作用・効果を得ることができ
る。
【００１３】
【発明の実施の形態】以下、本発明に係る半導体装置の
好適な実施の形態について、添付図面を参照しながら詳
細に説明する。まず、図１の断面図を参照しながら本発
明の第１実施形態に係る半導体装置について説明する。
この第１実施形態の半導体装置は、単一ＭＯＳＦＥＴ型
不揮発性記憶装置に適用した場合を例にして説明する。
好適な実施の形態について、添付図面を参照しながら詳
細に説明する。まず、図１の断面図を参照しながら本発
明の第１実施形態に係る半導体装置について説明する。
この第１実施形態の半導体装置は、単一ＭＯＳＦＥＴ型
不揮発性記憶装置に適用した場合を例にして説明する。
【００１４】図１において、第１実施形態に係る不揮発
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板１１
と、このＳｉ基板１１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜１２と、この熱酸化膜１２上に粒径ｒ＝５ｎ
ｍのｎ型のシリコン微粒子により形成されたＳｉ微結晶
１３と、このＳｉ微結晶１３上に形成された酸化膜１４
と、ゲート電極となるポリシリコン層１５と、より構成
されている。したがってこの第１実施形態に係る半導体
装置は、半導体微粒子がｎ型シリコンにより構成されて
いるタイプのものである。
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板１１
と、このＳｉ基板１１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜１２と、この熱酸化膜１２上に粒径ｒ＝５ｎ
ｍのｎ型のシリコン微粒子により形成されたＳｉ微結晶
１３と、このＳｉ微結晶１３上に形成された酸化膜１４
と、ゲート電極となるポリシリコン層１５と、より構成
されている。したがってこの第１実施形態に係る半導体
装置は、半導体微粒子がｎ型シリコンにより構成されて
いるタイプのものである。
【００１５】上記Ｓｉ微結晶１３は、例えばＬＰＣＶＤ
（Low Pressure Chemical VapourDeposition）装置によ
りＳｉ中でドナーとなるリンをドープしながら不純物濃
度１×１０21ｃｍ-3のアモルファスシリコンを１ｎｍだ
け蒸着（ＣＶＤ）し、酸素を含む雰囲気にさらすことな
く８００℃で１分間アニールすることにより形成されて
いる。このＳｉ微結晶１３の上に化学的気相法（ＣＶ
Ｄ）による厚さＴox＝１０ｎｍの酸化膜１４とゲート電
極となる厚さ２００ｎｍのｎ＋ポリシリコン層を形成し
た後、ゲート電極１５のパターンを形成し、電極１５を
マスクとしてリンをドーズ量１×１０15ｃｍ-2入射エネ
ルギー１５ＫｅＶで注入し、１０００℃で２０秒のアニ
ールにより、ｎ＋拡散層１６を形成することによって、
浮遊ゲート部にｎ型のＳｉ微粒子を有する第１実施形態
に係るナノクリスタル浮遊ゲート型ＭＯＳメモリ装置が
形成できる（図１）。上記ｎ＋層１６は、ソース・ドレ
イン領域として用いられることになる。
（Low Pressure Chemical VapourDeposition）装置によ
りＳｉ中でドナーとなるリンをドープしながら不純物濃
度１×１０21ｃｍ-3のアモルファスシリコンを１ｎｍだ
け蒸着（ＣＶＤ）し、酸素を含む雰囲気にさらすことな
く８００℃で１分間アニールすることにより形成されて
いる。このＳｉ微結晶１３の上に化学的気相法（ＣＶ
Ｄ）による厚さＴox＝１０ｎｍの酸化膜１４とゲート電
極となる厚さ２００ｎｍのｎ＋ポリシリコン層を形成し
た後、ゲート電極１５のパターンを形成し、電極１５を
マスクとしてリンをドーズ量１×１０15ｃｍ-2入射エネ
ルギー１５ＫｅＶで注入し、１０００℃で２０秒のアニ
ールにより、ｎ＋拡散層１６を形成することによって、
浮遊ゲート部にｎ型のＳｉ微粒子を有する第１実施形態
に係るナノクリスタル浮遊ゲート型ＭＯＳメモリ装置が
形成できる（図１）。上記ｎ＋層１６は、ソース・ドレ
イン領域として用いられることになる。
【００１６】次に、図２の断面図を参照しながら本発明
の第２実施形態に係る半導体装置としての単一ＭＯＳＦ
ＥＴ型不揮発性半導体記憶装置について説明する。この
第２実施形態に係る半導体装置は半導体微粒子がｐ型シ
リコンにより構成されているタイプのものである。ま
た、半導体装置の基板は、第１実施形態と同様にｐ型シ
リコンにより構成されている。
の第２実施形態に係る半導体装置としての単一ＭＯＳＦ
ＥＴ型不揮発性半導体記憶装置について説明する。この
第２実施形態に係る半導体装置は半導体微粒子がｐ型シ
リコンにより構成されているタイプのものである。ま
た、半導体装置の基板は、第１実施形態と同様にｐ型シ
リコンにより構成されている。
【００１７】図２において、第２実施形態に係る不揮発
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板２１
と、このＳｉ基板２１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜２２と、この熱酸化膜２２上に粒径ｒ＝５ｎ
ｍのｐ型のシリコン微粒子により形成されたＳｉ微結晶
２３と、このＳｉ微結晶２３上に形成された酸化膜２４
と、ゲート電極となるポリシリコン層２５と、より構成
されている。熱酸化膜２２はトンネル酸化膜として機能
している。
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板２１
と、このＳｉ基板２１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜２２と、この熱酸化膜２２上に粒径ｒ＝５ｎ
ｍのｐ型のシリコン微粒子により形成されたＳｉ微結晶
２３と、このＳｉ微結晶２３上に形成された酸化膜２４
と、ゲート電極となるポリシリコン層２５と、より構成
されている。熱酸化膜２２はトンネル酸化膜として機能
している。
【００１８】上記第２実施形態に係る半導体装置におい
ては、まず、ｐ型Ｓｉ基板２１上に厚さｔox＝２ｎｍの
熱酸化膜２２を形成し、その上にＬＰＣＶＤ装置により
ボロン（Ｂ）を注入（ドープ）しながら不純物濃度１×
１０21ｃｍ-3のアモルファスシリコンを１ｎｍほどＣＶ
Ｄし、酸素を含む雰囲気にさらすことなく８００℃で１
分間アニールすることにより、粒径ｒ＝５ｎｍのｐ型の
Ｓｉ微結晶２３を形成している。
ては、まず、ｐ型Ｓｉ基板２１上に厚さｔox＝２ｎｍの
熱酸化膜２２を形成し、その上にＬＰＣＶＤ装置により
ボロン（Ｂ）を注入（ドープ）しながら不純物濃度１×
１０21ｃｍ-3のアモルファスシリコンを１ｎｍほどＣＶ
Ｄし、酸素を含む雰囲気にさらすことなく８００℃で１
分間アニールすることにより、粒径ｒ＝５ｎｍのｐ型の
Ｓｉ微結晶２３を形成している。
【００１９】次に、上記Ｓｉ微結晶２３の上にＣＶＤに
よる厚さＴox＝１０ｎｍの酸化膜２４とゲート電極とな
る厚さ２００ｎｍのｎ＋ポリシリコン層を形成した後、
ゲート電極２５のパターンを形成し、電極２５をマスク
として用いてリン（Ｐ）をドーズ量が「１×１０15ｃｍ
-2」で入射エネルギが１５ＫｅＶで注入し、１０００℃
で２０秒のアニールによりソース・ドレイン領域として
使用されるｎ＋層２６を形成することによって、浮遊ゲ
ート部にｐ型のＳｉ微粒子を有する新しい第２実施形態
の半導体装置としてのナノクリスタル浮遊ゲート型ＭＯ
Ｓメモリ装置が形成できる（図２）。
よる厚さＴox＝１０ｎｍの酸化膜２４とゲート電極とな
る厚さ２００ｎｍのｎ＋ポリシリコン層を形成した後、
ゲート電極２５のパターンを形成し、電極２５をマスク
として用いてリン（Ｐ）をドーズ量が「１×１０15ｃｍ
-2」で入射エネルギが１５ＫｅＶで注入し、１０００℃
で２０秒のアニールによりソース・ドレイン領域として
使用されるｎ＋層２６を形成することによって、浮遊ゲ
ート部にｐ型のＳｉ微粒子を有する新しい第２実施形態
の半導体装置としてのナノクリスタル浮遊ゲート型ＭＯ
Ｓメモリ装置が形成できる（図２）。
【００２０】上記第１および第２実施形態においては、
何れもシリコン微粒子をアモルファスシリコンの薄膜に
アニールを加えた方法により形成しているが、ポリシリ
コンＣＶＤの初期に形成される微結晶アイランドを利用
する等の他の方法を用いて形成しても構わない。上記第
１および第２実施形態においては、ｎ型、ｐ型の不純物
導入にドーピングＣＶＤを用いているが、固相拡散、低
加速インプラでもｎ型またはｐ型の不純物を導入するこ
とができる。また、トンネル酸化膜１２または２２を熱
酸化により形成されたＳｉＯ2 としているが、化学的気
相法（ＣＶＤ）により形成されたＳｉＯ2 や他の形成方
法により形成された絶縁膜でも良い。
何れもシリコン微粒子をアモルファスシリコンの薄膜に
アニールを加えた方法により形成しているが、ポリシリ
コンＣＶＤの初期に形成される微結晶アイランドを利用
する等の他の方法を用いて形成しても構わない。上記第
１および第２実施形態においては、ｎ型、ｐ型の不純物
導入にドーピングＣＶＤを用いているが、固相拡散、低
加速インプラでもｎ型またはｐ型の不純物を導入するこ
とができる。また、トンネル酸化膜１２または２２を熱
酸化により形成されたＳｉＯ2 としているが、化学的気
相法（ＣＶＤ）により形成されたＳｉＯ2 や他の形成方
法により形成された絶縁膜でも良い。
【００２１】図１に示した本発明の第１実施形態に示し
たように、電荷蓄積部にｎ型のＳｉ微粒子１３を有して
いる。このＳｉ微粒子は粒径５ｎｍでなおかつ不純物ド
ナー濃度は１×１０21ｃｍ-3であるため、１ドット当た
り平均ｎ＝１５個のドナーが含まれていることになる。
よってこの場合、第３図に示すようにＳｉ微粒子のコン
ダクションバンド中の基底状態からエネルギーの低い順
にｎ＝１５番目の順位までが占有された状態であるた
め、一個目の電子の書込順位エネルギーは基底状態エネ
ルギーからｎ＋Ｉ番目に高い固有エネルギになる。よっ
て一個目の電子の書込み電圧は、△Ｖn+1 をｎ＋１番目
の固有エネルギを素電荷ｑで割ったものとして上記式
（１）と同様に、 Ｖw(n)＝Ｖth＋ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖ1+1 （２） となる。したがって、固有の（Intrinsic ）時との差
は、 Ｖw(n)−Ｖw ＝（１＋Ｔox／ｔox）（△Ｖn+1 −△
Ｖ1 ）＞０ となるため、書込み電圧を大きくなる方向に調節でき
る。（△Ｖn+1 −△Ｖ1 ）の大きさは、０次元井戸の束
縛状態エネルギを「ｈ2 ／ｑｍ* ｒ2 」のオーダーで、
粒径ｒ＝５ｎｍでは典型的に０．１Ｖ程度である。Ｔox
／ｔox＝５だと０．５Ｖ程度の書込電圧の調節が可能に
なり、Ｓｉ微粒子のドナー濃度を変えることで微調整が
可能となる。一般的には、１ドットにｎ個（ｎ＝０，
１，２，３，…）のドナーが含まれる場合、Ｎ個目（Ｎ
＝０，１，２，３，…）の電子の書込み電圧は Ｖw(n,N)＝Ｖth＋（Ｎ−１／２）ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖn+N （３） となる。このように、１個目の電子のみならず任意の順
番である一般のＮ個目の書込みも調整が可能となる。
たように、電荷蓄積部にｎ型のＳｉ微粒子１３を有して
いる。このＳｉ微粒子は粒径５ｎｍでなおかつ不純物ド
ナー濃度は１×１０21ｃｍ-3であるため、１ドット当た
り平均ｎ＝１５個のドナーが含まれていることになる。
よってこの場合、第３図に示すようにＳｉ微粒子のコン
ダクションバンド中の基底状態からエネルギーの低い順
にｎ＝１５番目の順位までが占有された状態であるた
め、一個目の電子の書込順位エネルギーは基底状態エネ
ルギーからｎ＋Ｉ番目に高い固有エネルギになる。よっ
て一個目の電子の書込み電圧は、△Ｖn+1 をｎ＋１番目
の固有エネルギを素電荷ｑで割ったものとして上記式
（１）と同様に、 Ｖw(n)＝Ｖth＋ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖ1+1 （２） となる。したがって、固有の（Intrinsic ）時との差
は、 Ｖw(n)−Ｖw ＝（１＋Ｔox／ｔox）（△Ｖn+1 −△
Ｖ1 ）＞０ となるため、書込み電圧を大きくなる方向に調節でき
る。（△Ｖn+1 −△Ｖ1 ）の大きさは、０次元井戸の束
縛状態エネルギを「ｈ2 ／ｑｍ* ｒ2 」のオーダーで、
粒径ｒ＝５ｎｍでは典型的に０．１Ｖ程度である。Ｔox
／ｔox＝５だと０．５Ｖ程度の書込電圧の調節が可能に
なり、Ｓｉ微粒子のドナー濃度を変えることで微調整が
可能となる。一般的には、１ドットにｎ個（ｎ＝０，
１，２，３，…）のドナーが含まれる場合、Ｎ個目（Ｎ
＝０，１，２，３，…）の電子の書込み電圧は Ｖw(n,N)＝Ｖth＋（Ｎ−１／２）ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖn+N （３） となる。このように、１個目の電子のみならず任意の順
番である一般のＮ個目の書込みも調整が可能となる。
【００２２】図２に示した本発明の第２実施形態に係る
半導体装置は、電荷蓄積部として機能するｐ型Ｓｉ微粒
子２３を有している。このＳｉ微粒子は粒径５ｎｍでな
おかつ不純物アクセプタの濃度は「１×１０21ｃｍ-3」
であるため、１ドット当たり平均ｎ＝１５個のアクセプ
ターが含まれていることになる。したがって、この場合
は図４に示すように、Ｓｉ微粒子のヴァレンスバンド中
の最高エネルギ状態からエネルギの高い順にｎ＝１５番
目の準位までが空いた状態になるため、１個目の電子の
書込み準位エネルギはヴァレンスバンド中の最高エネル
ギからｎ番目に低い固有エネルギになる。この場合の書
込み準位は、コンダクションバンドよりもバンドギャッ
プエネルギを隔てたずっと低い位置にあるため、１個目
の電子の書込電圧はしきい値そのものになり、 Ｖw(-n) ＝Ｖth （４） となる。したがって、不純物が入っていない固有の（In
trinsic ）時との差は Ｖw(-n) −Ｖw ＝−ｑ／２Ｃ−（１＋Ｔox／ｔox）△Ｖ
0 ＜０ となるため、書込み電圧を小さくなる方向に調節でき
る。微粒子がｎ型の不純物が含まれる場合と違うこと
は、反転層の形成と同時に複数個の電子が充電され得る
ことである。すなわち、ヴァレンスバンド内に空き準位
があるｎ個目迄の電子の書込み電圧は、ｎ個の電子の充
電エネルギーがバンドギャップエネルギよりも小さい限
り、全てＶthとなる。このようなｎ電子の充電エネルギ
がバンドギャップエネルギよりも小さい場合は、一般的
に１ドットにｎ個（ｎ＝１，２，３，…）のアクセプタ
が含まれる場合のＮ個目（Ｎ＝１，２，３，…）の電子
の書込み電圧は Ｖw(-n,N) ＝Ｖth （Ｎ≦ｎ：書込順位はヴァレン
スバンド内） Ｖth＋（Ｎ−１／２）ｑ／２Ｃ＋（１＋Ｔox／ｔox）△
ＶN-n （Ｎ≧n+1 ：書込順位はコンダクションバンド内） となる。このように１個目への書込みのみならず一般に
Ｎ個目の書込みに対しても調整が可能となる。ｎ電子の
充電エネルギがバンドギャップエネルギよりも大きい場
合には、これを表わす式はもう少し複雑になるが、調節
可能なのは同様である。また、微粒子がｐ型の場合に
は、Ｓｉドットからチャネルに戻る時のエネルギ障壁
が、不純物の入っていない固有の（Intrinsic ）場合よ
りも高くなるので、リーク電流による情報の喪失の抑制
が可能である。
半導体装置は、電荷蓄積部として機能するｐ型Ｓｉ微粒
子２３を有している。このＳｉ微粒子は粒径５ｎｍでな
おかつ不純物アクセプタの濃度は「１×１０21ｃｍ-3」
であるため、１ドット当たり平均ｎ＝１５個のアクセプ
ターが含まれていることになる。したがって、この場合
は図４に示すように、Ｓｉ微粒子のヴァレンスバンド中
の最高エネルギ状態からエネルギの高い順にｎ＝１５番
目の準位までが空いた状態になるため、１個目の電子の
書込み準位エネルギはヴァレンスバンド中の最高エネル
ギからｎ番目に低い固有エネルギになる。この場合の書
込み準位は、コンダクションバンドよりもバンドギャッ
プエネルギを隔てたずっと低い位置にあるため、１個目
の電子の書込電圧はしきい値そのものになり、 Ｖw(-n) ＝Ｖth （４） となる。したがって、不純物が入っていない固有の（In
trinsic ）時との差は Ｖw(-n) −Ｖw ＝−ｑ／２Ｃ−（１＋Ｔox／ｔox）△Ｖ
0 ＜０ となるため、書込み電圧を小さくなる方向に調節でき
る。微粒子がｎ型の不純物が含まれる場合と違うこと
は、反転層の形成と同時に複数個の電子が充電され得る
ことである。すなわち、ヴァレンスバンド内に空き準位
があるｎ個目迄の電子の書込み電圧は、ｎ個の電子の充
電エネルギーがバンドギャップエネルギよりも小さい限
り、全てＶthとなる。このようなｎ電子の充電エネルギ
がバンドギャップエネルギよりも小さい場合は、一般的
に１ドットにｎ個（ｎ＝１，２，３，…）のアクセプタ
が含まれる場合のＮ個目（Ｎ＝１，２，３，…）の電子
の書込み電圧は Ｖw(-n,N) ＝Ｖth （Ｎ≦ｎ：書込順位はヴァレン
スバンド内） Ｖth＋（Ｎ−１／２）ｑ／２Ｃ＋（１＋Ｔox／ｔox）△
ＶN-n （Ｎ≧n+1 ：書込順位はコンダクションバンド内） となる。このように１個目への書込みのみならず一般に
Ｎ個目の書込みに対しても調整が可能となる。ｎ電子の
充電エネルギがバンドギャップエネルギよりも大きい場
合には、これを表わす式はもう少し複雑になるが、調節
可能なのは同様である。また、微粒子がｐ型の場合に
は、Ｓｉドットからチャネルに戻る時のエネルギ障壁
が、不純物の入っていない固有の（Intrinsic ）場合よ
りも高くなるので、リーク電流による情報の喪失の抑制
が可能である。
【００２３】上記第１および第２実施形態に係る半導体
装置においては、浮遊ゲート電極は複数のＳｉ微粒子群
から構成されるものとしているが、単一ドットのメモリ
構造でも効果は全く同等である。
装置においては、浮遊ゲート電極は複数のＳｉ微粒子群
から構成されるものとしているが、単一ドットのメモリ
構造でも効果は全く同等である。
【００２４】
【発明の効果】以上のように、本発明に係る半導体装置
によれば、浮遊ゲートからチャネルへ漏洩するリーク電
流を抑制することができるばかりでなく、書込み電圧の
調節が可能なり、さらにｐ型の半導体微粒子のものを記
憶装置として用いた場合には情報の保持時間（リテンシ
ョン）を相対的に長くすることも可能となる。
によれば、浮遊ゲートからチャネルへ漏洩するリーク電
流を抑制することができるばかりでなく、書込み電圧の
調節が可能なり、さらにｐ型の半導体微粒子のものを記
憶装置として用いた場合には情報の保持時間（リテンシ
ョン）を相対的に長くすることも可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置を示す
断面図。
断面図。
【図２】本発明の第２実施形態に係る半導体装置を示す
断面図。
断面図。
【図３】本発明の第１実施形態に係る半導体装置の書込
み電圧を説明するバンド図。
み電圧を説明するバンド図。
【図４】本発明の第２実施形態に係る半導体装置の書込
み電圧を説明するバンド図。
み電圧を説明するバンド図。
【図５】従来の半導体装置を示す断面図。
１，１１，２１ ｐ型Ｓｉ基板 ２，１２，２２ トンネル酸化膜 １３ ｎ型シリコンナノ微粒子 ２３ ｐ型シリコンナノ微粒子 ４，１４，２４ 制御酸化膜 ５，１５，２５ ｎ＋ポリシリコンゲート電極 ６，１６，２６ ソース・ドレインｎ＋拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月２７日（１９９９．４．２
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る半導体装置は、半導体基板と、ゲー
ト電極と、前記半導体基板およびゲート電極との間に設
けられると共に電荷を蓄積できる半導体粒子を浮遊ゲー
ト電極として含むゲート絶縁膜と、を備える半導体装置
において、前記半導体粒子の粒径がナノメータ単位であ
ること、および前記半導体粒子にｎ型の不純物を注入す
ることによって前記半導体粒子のエネルギ準位が基底準
位よりも高くなることを特徴としている。また、請求項
２に係る半導体装置は、半導体基板と、ゲート電極と、
前記半導体基板およびゲート電極との間に設けられると
共に電荷を蓄積できる半導体粒子を浮遊ゲート電極とし
て含むゲート絶縁膜と、を備える半導体装置において、
前記半導体粒子の粒径がナノメータ単位であること、お
よび前記半導体粒子にｐ型の不純物を注入することによ
って前記半導体粒子のエネルギ準位が基底準位よりも低
くなることを特徴としている。
め、請求項１に係る半導体装置は、半導体基板と、ゲー
ト電極と、前記半導体基板およびゲート電極との間に設
けられると共に電荷を蓄積できる半導体粒子を浮遊ゲー
ト電極として含むゲート絶縁膜と、を備える半導体装置
において、前記半導体粒子の粒径がナノメータ単位であ
ること、および前記半導体粒子にｎ型の不純物を注入す
ることによって前記半導体粒子のエネルギ準位が基底準
位よりも高くなることを特徴としている。また、請求項
２に係る半導体装置は、半導体基板と、ゲート電極と、
前記半導体基板およびゲート電極との間に設けられると
共に電荷を蓄積できる半導体粒子を浮遊ゲート電極とし
て含むゲート絶縁膜と、を備える半導体装置において、
前記半導体粒子の粒径がナノメータ単位であること、お
よび前記半導体粒子にｐ型の不純物を注入することによ
って前記半導体粒子のエネルギ準位が基底準位よりも低
くなることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】また、請求項３に係る半導体装置は、請求
項１または請求項２に記載のものにおいて、前記ｎ型ま
たはｐ型の半導体微粒子は、その粒径が５ないし１０ナ
ノメータであることを特徴としている。また、請求項４
に係る半導体装置は、請求項１または請求項２に記載の
ものにおいて、前記半導体基板の表面に選択的に形成さ
れたソース・ドレイン領域と、ソース・ドレイン領域間
に形成されたチャネル領域と、を備え、前記ゲート絶縁
膜は、前記半導体基板の前記チャネル領域の表面に形成
されたトンネル酸化膜と、前記トンネル酸化膜上に不純
物をドーピングさせながら多結晶シリコンを蒸着・アニ
ールすることにより形成されたｎ型又はｐ型の前記半導
体微粒子層と、この半導体微粒子層と前記ゲート電極と
の間に蒸着された制御酸化膜と、により前記浮遊ゲート
電極を構成することを特徴としている。
項１または請求項２に記載のものにおいて、前記ｎ型ま
たはｐ型の半導体微粒子は、その粒径が５ないし１０ナ
ノメータであることを特徴としている。また、請求項４
に係る半導体装置は、請求項１または請求項２に記載の
ものにおいて、前記半導体基板の表面に選択的に形成さ
れたソース・ドレイン領域と、ソース・ドレイン領域間
に形成されたチャネル領域と、を備え、前記ゲート絶縁
膜は、前記半導体基板の前記チャネル領域の表面に形成
されたトンネル酸化膜と、前記トンネル酸化膜上に不純
物をドーピングさせながら多結晶シリコンを蒸着・アニ
ールすることにより形成されたｎ型又はｐ型の前記半導
体微粒子層と、この半導体微粒子層と前記ゲート電極と
の間に蒸着された制御酸化膜と、により前記浮遊ゲート
電極を構成することを特徴としている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】図１において、第１実施形態に係る不揮発
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板１１
と、このＳｉ基板１１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜１２と、この熱酸化膜１２上に粒径が直径５
ｎｍのｎ型のシリコン微粒子により形成されたＳｉ微結
晶１３と、このＳｉ微結晶１３上に形成された酸化膜１
４と、ゲート電極となるポリシリコン層１５と、より構
成されている。したがってこの第１実施形態に係る半導
体装置は、半導体微粒子がｎ型シリコンにより構成され
ているタイプのものである。
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板１１
と、このＳｉ基板１１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜１２と、この熱酸化膜１２上に粒径が直径５
ｎｍのｎ型のシリコン微粒子により形成されたＳｉ微結
晶１３と、このＳｉ微結晶１３上に形成された酸化膜１
４と、ゲート電極となるポリシリコン層１５と、より構
成されている。したがってこの第１実施形態に係る半導
体装置は、半導体微粒子がｎ型シリコンにより構成され
ているタイプのものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】図２において、第２実施形態に係る不揮発
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板２１
と、このＳｉ基板２１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜２２と、この熱酸化膜２２上に粒径が直径５
ｎｍのｐ型のシリコン微粒子により形成されたＳｉ微結
晶２３と、このＳｉ微結晶２３上に形成された酸化膜２
４と、ゲート電極となるポリシリコン層２５と、より構
成されている。熱酸化膜２２はトンネル酸化膜として機
能している。
性半導体記憶装置は、ｐ型シリコン（Ｓｉ）基板２１
と、このＳｉ基板２１上に厚さｔox＝２ｎｍで形成され
た熱酸化膜２２と、この熱酸化膜２２上に粒径が直径５
ｎｍのｐ型のシリコン微粒子により形成されたＳｉ微結
晶２３と、このＳｉ微結晶２３上に形成された酸化膜２
４と、ゲート電極となるポリシリコン層２５と、より構
成されている。熱酸化膜２２はトンネル酸化膜として機
能している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】上記第２実施形態に係る半導体装置におい
ては、まず、ｐ型Ｓｉ基板２１上に厚さｔox＝２ｎｍの
熱酸化膜２２を形成し、その上にＬＰＣＶＤ装置により
ボロン（Ｂ）を注入（ドープ）しながら不純物濃度１×
１０２１ｃｍ−３のアモルファスシリコンを１ｎｍほど
ＣＶＤし、酸素を含む雰囲気にさらすことなく８００℃
で１分間アニールすることにより、粒径が直径５ｎｍの
ｐ型のＳｉ微結晶２３を形成している。
ては、まず、ｐ型Ｓｉ基板２１上に厚さｔox＝２ｎｍの
熱酸化膜２２を形成し、その上にＬＰＣＶＤ装置により
ボロン（Ｂ）を注入（ドープ）しながら不純物濃度１×
１０２１ｃｍ−３のアモルファスシリコンを１ｎｍほど
ＣＶＤし、酸素を含む雰囲気にさらすことなく８００℃
で１分間アニールすることにより、粒径が直径５ｎｍの
ｐ型のＳｉ微結晶２３を形成している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図１に示した本発明の第１実施形態に示し
たように、電荷蓄積部にｎ型のＳｉ微粒子１３を有して
いる。このＳｉ微粒子は粒径５ｎｍでなおかつ不純物ド
ナー濃度は１×１０２１ｃｍ−３であるため、１ドット
当たり平均ｎ＝１５個のドナーが含まれていることにな
る。よってこの場合、第３図に示すようにＳｉ微粒子の
コンダクションバンド中の基底状態からエネルギーの低
い順にｎ＝１５番目の順位までが占有された状態である
ため、一個目の電子の書込準位エネルギーは基底状態エ
ネルギーからｎ＋Ｉ番目に高い固有エネルギになる。よ
って一個目の電子の書込み電圧は、△Ｖｎ＋１ をｎ＋
１番目の固有エネルギを素電荷ｑで割ったものとして上
記式（１）と同様に、 Ｖw(n)＝Ｖth＋ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖ１＋１ （２） となる。したがって、固有の（Intrinsic ）時との差
は、 Ｖw(n)−Ｖw ＝（１＋Ｔox／ｔox）（△Ｖｎ＋１ −△
Ｖ１ ）＞０ となるため、書込み電圧を大きくなる方向に調節でき
る。（△Ｖｎ＋１ −△Ｖ １ ）の大きさは、０次元井
戸の束縛状態エネルギを「ｈ２ ／ｑｍ＊ ｒ２」のオ
ーダーで、粒径が直径５ｎｍでは典型的に０．１Ｖ程度
である。Ｔox／ｔox＝５だと０．５Ｖ程度の書込電圧の
調節が可能になり、Ｓｉ微粒子のドナー濃度を変えるこ
とで微調整が可能となる。一般的には、１ドットにｎ個
（ｎ＝０，１，２，３，…）のドナーが含まれる場合、
Ｎ個目（Ｎ＝０，１，２，３，…）の電子の書込み電圧
は Ｖw(n,N)＝Ｖth＋（Ｎ−１／２）ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖｎ＋Ｎ （３） となる。このように、１個目の電子のみならず任意の順
番である一般のＮ個目の書込みも調整が可能となる。
たように、電荷蓄積部にｎ型のＳｉ微粒子１３を有して
いる。このＳｉ微粒子は粒径５ｎｍでなおかつ不純物ド
ナー濃度は１×１０２１ｃｍ−３であるため、１ドット
当たり平均ｎ＝１５個のドナーが含まれていることにな
る。よってこの場合、第３図に示すようにＳｉ微粒子の
コンダクションバンド中の基底状態からエネルギーの低
い順にｎ＝１５番目の順位までが占有された状態である
ため、一個目の電子の書込準位エネルギーは基底状態エ
ネルギーからｎ＋Ｉ番目に高い固有エネルギになる。よ
って一個目の電子の書込み電圧は、△Ｖｎ＋１ をｎ＋
１番目の固有エネルギを素電荷ｑで割ったものとして上
記式（１）と同様に、 Ｖw(n)＝Ｖth＋ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖ１＋１ （２） となる。したがって、固有の（Intrinsic ）時との差
は、 Ｖw(n)−Ｖw ＝（１＋Ｔox／ｔox）（△Ｖｎ＋１ −△
Ｖ１ ）＞０ となるため、書込み電圧を大きくなる方向に調節でき
る。（△Ｖｎ＋１ −△Ｖ １ ）の大きさは、０次元井
戸の束縛状態エネルギを「ｈ２ ／ｑｍ＊ ｒ２」のオ
ーダーで、粒径が直径５ｎｍでは典型的に０．１Ｖ程度
である。Ｔox／ｔox＝５だと０．５Ｖ程度の書込電圧の
調節が可能になり、Ｓｉ微粒子のドナー濃度を変えるこ
とで微調整が可能となる。一般的には、１ドットにｎ個
（ｎ＝０，１，２，３，…）のドナーが含まれる場合、
Ｎ個目（Ｎ＝０，１，２，３，…）の電子の書込み電圧
は Ｖw(n,N)＝Ｖth＋（Ｎ−１／２）ｑ／２Ｃ＋（１＋Ｔox／ｔox）△Ｖｎ＋Ｎ （３） となる。このように、１個目の電子のみならず任意の順
番である一般のＮ個目の書込みも調整が可能となる。
フロントページの続き Ｆターム(参考） 5F001 AA10 AA19 AA34 AB08 AC02 AC06 AD12 AE02 AE03 AE08 AF06 AF20 AG02 AG12 AG21 AG24 AG30 5F083 EP09 EP23 EP42 ER03 ER09 ER14 ER19 ER22 GA21 JA02 JA32 PR21 PR33 PR36
Claims (3)
- 【請求項１】半導体基板と、ゲート電極と、前記半導体
基板と浮遊ゲート電極との間に設けられ電荷を蓄積でき
る半導体微粒子が含まれるゲート絶縁膜とを備える半導
体装置において、浮遊ゲート電極として機能する前記ゲ
ート絶縁膜に含まれる前記半導体微粒子がｎ型またはｐ
型の半導体微粒子であると共にその粒径がナノメータ単
位のものであることを特徴とする半導体装置。 - 【請求項２】前記ｎ型またはｐ型の半導体微粒子は、そ
の粒径が５ないし１０ナノメータであることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】前記半導体基板の表面に選択的に形成され
たソース・ドレイン領域と、ソース・ドレイン領域間に
形成されたチャネル領域と、を備え、前記ゲート絶縁膜
は、前記半導体基板の前記チャネル領域の表面に形成さ
れたトンネル酸化膜と、前記トンネル酸化膜上に不純物
をドーピングさせながら多結晶シリコンを蒸着・アニー
ルすることにより形成されたｎ型またはｐ型の前記半導
体微粒子層と、この半導体微粒子層と前記ゲート電極と
の間に蒸着された制御酸化膜と、により前記浮遊ゲート
電極を構成することを特徴とする請求項１に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18112298A JP3204942B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18112298A JP3204942B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022005A true JP2000022005A (ja) | 2000-01-21 |
| JP3204942B2 JP3204942B2 (ja) | 2001-09-04 |
Family
ID=16095252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18112298A Expired - Fee Related JP3204942B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204942B2 (ja) |
Cited By (15)
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|---|---|---|---|---|
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| JP2004281498A (ja) * | 2003-03-13 | 2004-10-07 | Sharp Corp | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
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