JP2000020458A - バス制御回路及びその制御方法 - Google Patents
バス制御回路及びその制御方法Info
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Abstract
(57)【要約】
【課題】 上位ユニットとブリッジとの間のデータ転送
能力を十分に発揮させることが可能なＰＣＩバス制御回
路を提供する。 【解決手段】 アービタ２はブリッジ１からバスの動作
状態を示すブリッジ１のバス監視回路１１からの信号１
１１によって制御信号１０１とデータ線２０１とを、バ
ス監視回路１１からの信号１１２によって制御線１０２
とデータ線２０２とを監視し、チャネル装置３０，３
１，４０，４１各々のトランザクション開始要求に対す
る許可を与える機能を持つ。アービタ２は２本のデータ
線２０１，２０２が３２ビットＰＣＩバス及び６４ビッ
トＰＣＩバスとして動作することができるようにコント
ロールする。アービタ２は３２ビットＰＣＩバスとして
動作させる場合、２つの３２ビットのチャネル装置３
１，４０またはチャネル装置３１，４１に対して夫々異
なる３２ビットＰＣＩバスを使用させるように制御す
る。
能力を十分に発揮させることが可能なＰＣＩバス制御回
路を提供する。 【解決手段】 アービタ２はブリッジ１からバスの動作
状態を示すブリッジ１のバス監視回路１１からの信号１
１１によって制御信号１０１とデータ線２０１とを、バ
ス監視回路１１からの信号１１２によって制御線１０２
とデータ線２０２とを監視し、チャネル装置３０，３
１，４０，４１各々のトランザクション開始要求に対す
る許可を与える機能を持つ。アービタ２は２本のデータ
線２０１，２０２が３２ビットＰＣＩバス及び６４ビッ
トＰＣＩバスとして動作することができるようにコント
ロールする。アービタ２は３２ビットＰＣＩバスとして
動作させる場合、２つの３２ビットのチャネル装置３
１，４０またはチャネル装置３１，４１に対して夫々異
なる３２ビットＰＣＩバスを使用させるように制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明はバス制御回路及びそ
の制御方法に関し、特に３２ビットのＰＣＩ（Ｐｅｒｉ
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バスと６４ビットの拡張バスとを制御するバ
ス制御方法に関する。
の制御方法に関し、特に３２ビットのＰＣＩ（Ｐｅｒｉ
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バスと６４ビットの拡張バスとを制御するバ
ス制御方法に関する。
【０００２】
【従来の技術】従来、６４ビットデータ転送を行うＰＣ
Ｉバスを構成する場合、図５に示すように、３２ビット
ＰＣＩバスのデータ線５０１と制御線４０１と、さらに
６４ビット拡張用データ線５０２とをボード（図示せ
ず）上に配線している。
Ｉバスを構成する場合、図５に示すように、３２ビット
ＰＣＩバスのデータ線５０１と制御線４０１と、さらに
６４ビット拡張用データ線５０２とをボード（図示せ
ず）上に配線している。
【０００３】上位ユニット３とチャネル装置３０，３１
はブリッジ４を介して接続され、ブリッジ４はアービタ
５とともにＰＣＩバス（データ線５０１及び６４ビット
拡張用データ線５０２）を制御する。
はブリッジ４を介して接続され、ブリッジ４はアービタ
５とともにＰＣＩバス（データ線５０１及び６４ビット
拡張用データ線５０２）を制御する。
【０００４】上記のシステムでは６４ビットＰＣＩバス
のシステムがあった場合、６４ビットデータ転送を行う
チャネル装置３０，３１が全ての信号を使用してデータ
転送を行っている。このシステムに３２ビットデータ転
送を行うチャネル装置（図示せず）を接続することも可
能であり、この時、信号線としては６４ビット拡張用デ
ータ線５０２を使用しない。
のシステムがあった場合、６４ビットデータ転送を行う
チャネル装置３０，３１が全ての信号を使用してデータ
転送を行っている。このシステムに３２ビットデータ転
送を行うチャネル装置（図示せず）を接続することも可
能であり、この時、信号線としては６４ビット拡張用デ
ータ線５０２を使用しない。
【０００５】上位ユニット３はブリッジ４を通して各チ
ャネル装置３０，３１とのデータ転送を行う。３２ビッ
トＰＣＩバスのデータ線５０１に６４ビット拡張用デー
タ線５０２を追加することで，同一バス上で３２ビット
のチャネル装置（図示せず）と６４ビットのチャネル装
置（図示せず）とを動作させる。
ャネル装置３０，３１とのデータ転送を行う。３２ビッ
トＰＣＩバスのデータ線５０１に６４ビット拡張用デー
タ線５０２を追加することで，同一バス上で３２ビット
のチャネル装置（図示せず）と６４ビットのチャネル装
置（図示せず）とを動作させる。
【０００６】この場合、アービタ５は１つのバスをコン
トロールしているので、３２ビットのチャネル装置が動
作する場合、６４ビット拡張用データ線５０２が有効に
使用されない。
トロールしているので、３２ビットのチャネル装置が動
作する場合、６４ビット拡張用データ線５０２が有効に
使用されない。
【０００７】３２ビットのチャネル装置がデータ転送中
である時、その他のチャネル装置がデータ転送を行うこ
とができないため、上位ユニット３とブリッジ４との間
の転送性能が十分発揮できない。
である時、その他のチャネル装置がデータ転送を行うこ
とができないため、上位ユニット３とブリッジ４との間
の転送性能が十分発揮できない。
【０００８】
【発明が解決しようとする課題】上述した従来のバス制
御方法では、６４ビットＰＣＩバスシステムに対して３
２ビットのデータ転送を行うチャネル装置と６４ビット
のデータ転送を行うチャネル装置とを混在して接続する
ことが可能となっている。しかしながら、３２ビットの
チャネル装置が動作している場合には、６４ビットの拡
張用データ信号を使用することができない。
御方法では、６４ビットＰＣＩバスシステムに対して３
２ビットのデータ転送を行うチャネル装置と６４ビット
のデータ転送を行うチャネル装置とを混在して接続する
ことが可能となっている。しかしながら、３２ビットの
チャネル装置が動作している場合には、６４ビットの拡
張用データ信号を使用することができない。
【０００９】上位ユニットとブリッジとのデータ転送性
能が２６６ＭＢ／ｓｅｃ（６４ビットＰＣＩ相当）であ
る時、３２ビットのチャネル装置が６４ビットＰＣＩバ
ス上でデータ転送を行うと、６４ビットＰＣＩバス上で
は他のチャネル装置がデータ転送を行えないため、上位
ユニットとブリッジとの間のデータ転送能力が半分しか
使用されず、そのデータ転送能力を十分に発揮させるこ
とができない。
能が２６６ＭＢ／ｓｅｃ（６４ビットＰＣＩ相当）であ
る時、３２ビットのチャネル装置が６４ビットＰＣＩバ
ス上でデータ転送を行うと、６４ビットＰＣＩバス上で
は他のチャネル装置がデータ転送を行えないため、上位
ユニットとブリッジとの間のデータ転送能力が半分しか
使用されず、そのデータ転送能力を十分に発揮させるこ
とができない。
【００１０】そこで、本発明の目的は上記の問題点を解
消し、上位ユニットとブリッジとの間のデータ転送能力
を十分に発揮させることができるバス制御回路及びその
制御方法を提供することにある。
消し、上位ユニットとブリッジとの間のデータ転送能力
を十分に発揮させることができるバス制御回路及びその
制御方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明によるバス制御回
路は、１本の第１の制御線と各々Ｎビット（Ｎは正の整
数）のデータ転送が可能なｍ本（ｍは正の整数）のデー
タ線とからなり、それらｍ本のデータ線を用いてＮ×ｍ
ビットのデータ転送が可能なバスシステムのバス制御回
路であって、前記ｍ本のデータ線各々を独立して使用す
ることで前記ｍ本のデータ線各々による前記Ｎビットの
データ転送を同時に行わせるための（ｍ−１）本の第２
の制御線と、前記第１及び第２の制御線上の信号を基に
前記ｍ本のデータ線の使用状況を監視する監視手段とを
備えている。
路は、１本の第１の制御線と各々Ｎビット（Ｎは正の整
数）のデータ転送が可能なｍ本（ｍは正の整数）のデー
タ線とからなり、それらｍ本のデータ線を用いてＮ×ｍ
ビットのデータ転送が可能なバスシステムのバス制御回
路であって、前記ｍ本のデータ線各々を独立して使用す
ることで前記ｍ本のデータ線各々による前記Ｎビットの
データ転送を同時に行わせるための（ｍ−１）本の第２
の制御線と、前記第１及び第２の制御線上の信号を基に
前記ｍ本のデータ線の使用状況を監視する監視手段とを
備えている。
【００１２】本発明による他のバス制御回路は、１本の
第１の制御線と各々３２ビットのデータ転送が可能な２
本のデータ線とからなり、それら２本のデータ線を用い
て６４ビットのデータ転送が可能なＰＣＩバスシステム
のバス制御回路であって、前記２本のデータ線各々を独
立して使用することで前記２本のデータ線各々による前
記３２ビットのデータ転送を同時に行わせるための第２
の制御線と、前記第１及び第２の制御線上の信号を基に
前記２本のデータ線の使用状況を監視する監視手段とを
備えている。
第１の制御線と各々３２ビットのデータ転送が可能な２
本のデータ線とからなり、それら２本のデータ線を用い
て６４ビットのデータ転送が可能なＰＣＩバスシステム
のバス制御回路であって、前記２本のデータ線各々を独
立して使用することで前記２本のデータ線各々による前
記３２ビットのデータ転送を同時に行わせるための第２
の制御線と、前記第１及び第２の制御線上の信号を基に
前記２本のデータ線の使用状況を監視する監視手段とを
備えている。
【００１３】本発明によるバス制御方法は、１本の第１
の制御線と各々Ｎビット（Ｎは正の整数）のデータ転送
が可能なｍ本（ｍは正の整数）のデータ線とからなり、
それらｍ本のデータ線を用いてＮ×ｍビットのデータ転
送が可能なバスシステムのバス制御方法であって、前記
ｍ本のデータ線各々を独立して使用することで前記ｍ本
のデータ線各々による前記Ｎビットのデータ転送を同時
に行わせるための（ｍ−１）本の第２の制御線を追加
し、前記第１及び第２の制御線上の信号を基に前記ｍ本
のデータ線の使用状況を監視するようにしている。
の制御線と各々Ｎビット（Ｎは正の整数）のデータ転送
が可能なｍ本（ｍは正の整数）のデータ線とからなり、
それらｍ本のデータ線を用いてＮ×ｍビットのデータ転
送が可能なバスシステムのバス制御方法であって、前記
ｍ本のデータ線各々を独立して使用することで前記ｍ本
のデータ線各々による前記Ｎビットのデータ転送を同時
に行わせるための（ｍ−１）本の第２の制御線を追加
し、前記第１及び第２の制御線上の信号を基に前記ｍ本
のデータ線の使用状況を監視するようにしている。
【００１４】本発明による他のバス制御方法は、１本の
第１の制御線と各々３２ビットのデータ転送が可能な２
本のデータ線とからなり、それら２本のデータ線を用い
て６４ビットのデータ転送が可能なＰＣＩバスシステム
のバス制御方法であって、前記２本のデータ線各々を独
立して使用することで前記２本のデータ線各々による前
記３２ビットのデータ転送を同時に行わせるための第２
の制御線を追加し、前記第１及び第２の制御線上の信号
を基に前記２本のデータ線の使用状況を監視するように
している。
第１の制御線と各々３２ビットのデータ転送が可能な２
本のデータ線とからなり、それら２本のデータ線を用い
て６４ビットのデータ転送が可能なＰＣＩバスシステム
のバス制御方法であって、前記２本のデータ線各々を独
立して使用することで前記２本のデータ線各々による前
記３２ビットのデータ転送を同時に行わせるための第２
の制御線を追加し、前記第１及び第２の制御線上の信号
を基に前記２本のデータ線の使用状況を監視するように
している。
【００１５】すなわち、本発明のＰＣＩバス制御回路
は、６４ビットＰＣＩバスシステムに６４ビット拡張用
データ信号を独立した３２ビットＰＣＩバスとして動作
させるための制御信号を追加し、２つのＰＣＩバスを監
視する回路を設けている。これによって、これら２つの
ＰＣＩバスを３２ビットＰＣＩバス×２及び６４ビット
ＰＣＩバス×１の両方でダイナミックに切替えて動作さ
せることが可能となる。
は、６４ビットＰＣＩバスシステムに６４ビット拡張用
データ信号を独立した３２ビットＰＣＩバスとして動作
させるための制御信号を追加し、２つのＰＣＩバスを監
視する回路を設けている。これによって、これら２つの
ＰＣＩバスを３２ビットＰＣＩバス×２及び６４ビット
ＰＣＩバス×１の両方でダイナミックに切替えて動作さ
せることが可能となる。
【００１６】この場合、アービタは２つのＰＣＩバスが
３２ビットＰＣＩバス及び６４ビットＰＣＩバスとして
動作できるように、それら２つのＰＣＩバスをコントロ
ールする。アービタは３２ビットＰＣＩバスとして動作
させる場合、２つの３２ビットのチャネル装置に対して
夫々異なる３２ビットＰＣＩバスを使用させるように制
御する。
３２ビットＰＣＩバス及び６４ビットＰＣＩバスとして
動作できるように、それら２つのＰＣＩバスをコントロ
ールする。アービタは３２ビットＰＣＩバスとして動作
させる場合、２つの３２ビットのチャネル装置に対して
夫々異なる３２ビットＰＣＩバスを使用させるように制
御する。
【００１７】これによって、６４ビットのチャネル装置
が動作していない時、２つの３２ビットＰＣＩバスを用
いて２つの３２ビットのチャネル装置に対するデータ転
送を同時に行うことができるので、上位ユニットとブリ
ッジとの間のデータ転送性能を十分に発揮させることが
可能となる。この場合、３２ビットのチャネル装置及び
６４ビットのチャネル装置が同一バス上に混在して接続
することができる構成とすることは従来例と変わらな
い。
が動作していない時、２つの３２ビットＰＣＩバスを用
いて２つの３２ビットのチャネル装置に対するデータ転
送を同時に行うことができるので、上位ユニットとブリ
ッジとの間のデータ転送性能を十分に発揮させることが
可能となる。この場合、３２ビットのチャネル装置及び
６４ビットのチャネル装置が同一バス上に混在して接続
することができる構成とすることは従来例と変わらな
い。
【００１８】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例のシ
ステム構成を示すブロック図である。図において、本発
明の一実施例によるシステムはブリッジ１と、アービタ
２と、上位ユニット３と、チャネル装置３０，３１，４
０，４１とから構成されている。
図面を参照して説明する。図１は本発明の一実施例のシ
ステム構成を示すブロック図である。図において、本発
明の一実施例によるシステムはブリッジ１と、アービタ
２と、上位ユニット３と、チャネル装置３０，３１，４
０，４１とから構成されている。
【００１９】ブリッジ１は制御線１０１，１０２を監視
するバス監視回路１１と、制御線１０１，１０２及び３
２ビットＰＣＩバスのデータ線２０１，２０２を上位ユ
ニット３に接続するためのインタフェース回路１２とを
備えている。
するバス監視回路１１と、制御線１０１，１０２及び３
２ビットＰＣＩバスのデータ線２０１，２０２を上位ユ
ニット３に接続するためのインタフェース回路１２とを
備えている。
【００２０】ブリッジ１は上位ユニット３からチャネル
装置３０，３１，４０，４１への命令及びデータの転送
と、チャネル装置３０，３１，４０，４１から上位ユニ
ット３へのデータの転送とを行い、ＰＣＩバス（３２ビ
ットＰＣＩバスのデータ線２０１，２０２）上で６４ビ
ットデータ転送と、２つのバスを独立して使用する２つ
の３２ビットデータ転送とが可能である。
装置３０，３１，４０，４１への命令及びデータの転送
と、チャネル装置３０，３１，４０，４１から上位ユニ
ット３へのデータの転送とを行い、ＰＣＩバス（３２ビ
ットＰＣＩバスのデータ線２０１，２０２）上で６４ビ
ットデータ転送と、２つのバスを独立して使用する２つ
の３２ビットデータ転送とが可能である。
【００２１】チャネル装置３０，３１は６４ビットＰＣ
Ｉバスを構成する２つのデータ線２０１，２０２と制御
線１０１とによってブリッジ１に接続されている。ま
た、チャネル装置４０，４１は６４ビットＰＣＩバスを
構成する２つのデータ線２０１，２０２のうちのデータ
線２０２と制御線１０２とによってブリッジ１に接続さ
れている。
Ｉバスを構成する２つのデータ線２０１，２０２と制御
線１０１とによってブリッジ１に接続されている。ま
た、チャネル装置４０，４１は６４ビットＰＣＩバスを
構成する２つのデータ線２０１，２０２のうちのデータ
線２０２と制御線１０２とによってブリッジ１に接続さ
れている。
【００２２】制御線１０１は図示せぬＦＲＡＭＥ＃線５
０１と、ＩＲＤＹ＃線５０２と、ＦＴＲＤＹ＃線５０３
と、ＳＴＯＰ＃線５０４と、ＬＯＣＫ＃線５０５と、Ｆ
ＲＡＩＤＳＥＬ＃線５０６と、ＤＥＶＳＥＬ＃線５０７
と、ＰＥＲＲ＃線５０８と、ＳＥＲＲ＃線５０９と、Ｒ
ＥＱ６４＃線５１０と、ＡＣＫ６４＃線５１１とから構
成されている。
０１と、ＩＲＤＹ＃線５０２と、ＦＴＲＤＹ＃線５０３
と、ＳＴＯＰ＃線５０４と、ＬＯＣＫ＃線５０５と、Ｆ
ＲＡＩＤＳＥＬ＃線５０６と、ＤＥＶＳＥＬ＃線５０７
と、ＰＥＲＲ＃線５０８と、ＳＥＲＲ＃線５０９と、Ｒ
ＥＱ６４＃線５１０と、ＡＣＫ６４＃線５１１とから構
成されている。
【００２３】制御線１０２は図示せぬＦＲＡＭＥ＃線６
０１と、ＩＲＤＹ＃線６０２と、ＴＲＤＹ＃線６０３
と、ＳＴＯＰ＃線６０４と、ＬＯＣＫ＃線６０５と、Ｉ
ＤＳＥＬ線６０６と、ＤＥＶＳＥＬ＃線６０７と、ＰＥ
ＲＲ＃線６０８と、ＳＥＲＲ＃線６０９とから構成され
ている。
０１と、ＩＲＤＹ＃線６０２と、ＴＲＤＹ＃線６０３
と、ＳＴＯＰ＃線６０４と、ＬＯＣＫ＃線６０５と、Ｉ
ＤＳＥＬ線６０６と、ＤＥＶＳＥＬ＃線６０７と、ＰＥ
ＲＲ＃線６０８と、ＳＥＲＲ＃線６０９とから構成され
ている。
【００２４】データ線２０１はＡＤ［３１：００］と、
Ｃ／ＢＥ［３：０］と、ＰＡＲ線とで構成され、データ
線２０２はＡＤ［６３：３２］と、Ｃ／ＢＥ［７：４］
と、ＰＡＲ６４線とから構成される。
Ｃ／ＢＥ［３：０］と、ＰＡＲ線とで構成され、データ
線２０２はＡＤ［６３：３２］と、Ｃ／ＢＥ［７：４］
と、ＰＡＲ６４線とから構成される。
【００２５】チャネル装置３０，３１は３２ビットのチ
ャネル装置として動作する場合に制御線１０１とデータ
線２０１とを使用し、６４ビットのチャネル装置として
動作する場合に上記の制御線１０１とデータ線２０１と
の他にデータ線２０２も使用する。
ャネル装置として動作する場合に制御線１０１とデータ
線２０１とを使用し、６４ビットのチャネル装置として
動作する場合に上記の制御線１０１とデータ線２０１と
の他にデータ線２０２も使用する。
【００２６】チャネル装置４０，４１は６４ビットＰＣ
Ｉバスの拡張用のデータ線であるデータ線２０２と制御
信号１０２とによって、３２ビットのチャネル装置とし
てブリッジ１に接続されている。
Ｉバスの拡張用のデータ線であるデータ線２０２と制御
信号１０２とによって、３２ビットのチャネル装置とし
てブリッジ１に接続されている。
【００２７】アービタ２はチャネル装置３０，３１，４
０，４１各々から、トランザクション開始を要求する信
号であるＲＥＱ＃線３０１〜３０４を受信し、チャネル
装置３０，３１，４０，４１各々にトランザクション開
始の許可を与えるＧＮＴ＃線３１１〜３１４を出力する
よう接続されている。
０，４１各々から、トランザクション開始を要求する信
号であるＲＥＱ＃線３０１〜３０４を受信し、チャネル
装置３０，３１，４０，４１各々にトランザクション開
始の許可を与えるＧＮＴ＃線３１１〜３１４を出力する
よう接続されている。
【００２８】また、アービタ２はブリッジ１からバスの
動作状態を示すバス監視回路１１からの信号１１１によ
って制御信号１０１とデータ線２０１とからなるＰＣＩ
バスＡを、同じくバス監視回路１１からの信号１１２に
よって制御線１０２とデータ線２０２とからなるＰＣＩ
バスＢを監視し、チャネル装置３０，３１，４０，４１
各々のトランザクション開始要求に対する許可を与える
機能を持つ。
動作状態を示すバス監視回路１１からの信号１１１によ
って制御信号１０１とデータ線２０１とからなるＰＣＩ
バスＡを、同じくバス監視回路１１からの信号１１２に
よって制御線１０２とデータ線２０２とからなるＰＣＩ
バスＢを監視し、チャネル装置３０，３１，４０，４１
各々のトランザクション開始要求に対する許可を与える
機能を持つ。
【００２９】図２〜図４は本発明の一実施例の動作を示
すタイムチャートである。図２は図１のチャネル装置３
１のトランザクション開始からチャネル装置４０のトラ
ンザクション開始までの動作を示している。
すタイムチャートである。図２は図１のチャネル装置３
１のトランザクション開始からチャネル装置４０のトラ
ンザクション開始までの動作を示している。
【００３０】図３は図１のチャネル装置４０のトランザ
クション終了からチャネル装置３０のトランザクション
開始までの動作を示し、図４は図１のチャネル装置３０
のトランザクション終了からチャネル装置３１，４１の
トランザクション開始までの動作を示している。これら
図１〜図４を参照して本発明の一実施例の動作について
説明する。
クション終了からチャネル装置３０のトランザクション
開始までの動作を示し、図４は図１のチャネル装置３０
のトランザクション終了からチャネル装置３１，４１の
トランザクション開始までの動作を示している。これら
図１〜図４を参照して本発明の一実施例の動作について
説明する。
【００３１】ここで、上記のシステムにおいては、例え
ばチャネル装置３０が６４ビットのチャネル装置であ
り、チャネル装置３１，４０，４１が３２ビットのチャ
ネル装置であるものとする。
ばチャネル装置３０が６４ビットのチャネル装置であ
り、チャネル装置３１，４０，４１が３２ビットのチャ
ネル装置であるものとする。
【００３２】最初に、チャネル装置３１がＰＣＩバスで
マスタとしてブリッジ１とのトランザクションを開始し
ようとすると、チャネル装置３１はアービタ２に対して
ＲＥＱ＃線３０２をアサートする。
マスタとしてブリッジ１とのトランザクションを開始し
ようとすると、チャネル装置３１はアービタ２に対して
ＲＥＱ＃線３０２をアサートする。
【００３３】アービタ２は他にトランザクションを要求
する装置がないことを確認し、チャネル装置３１に対し
て許可を与えるＧＮＴ＃線３１２をアサートする。チャ
ネル装置３１はアービタ２からＧＮＴ＃線３１２のアサ
ートを受けると、トランザクションを開始する。
する装置がないことを確認し、チャネル装置３１に対し
て許可を与えるＧＮＴ＃線３１２をアサートする。チャ
ネル装置３１はアービタ２からＧＮＴ＃線３１２のアサ
ートを受けると、トランザクションを開始する。
【００３４】チャネル装置３１のトランザクションが開
始されてから、チャネル装置３０，４０がブリッジ１と
のトランザクションを開始しようとしてＲＥＱ＃線３０
１、ＲＥＱ＃線３０３を夫々アサートすると、アービタ
２はチャネル装置３０に対してはバスが使用中のために
ＧＮＴ＃線３１１をアサートせず、チャネル装置４０に
対してはバスが未使用なのでＧＮＴ＃線３１３をアサー
トし、チャネル装置４０はトランザクションを開始する
（図２参照）。
始されてから、チャネル装置３０，４０がブリッジ１と
のトランザクションを開始しようとしてＲＥＱ＃線３０
１、ＲＥＱ＃線３０３を夫々アサートすると、アービタ
２はチャネル装置３０に対してはバスが使用中のために
ＧＮＴ＃線３１１をアサートせず、チャネル装置４０に
対してはバスが未使用なのでＧＮＴ＃線３１３をアサー
トし、チャネル装置４０はトランザクションを開始する
（図２参照）。
【００３５】このとき、ＰＣＩバスＡとＰＣＩバスＢと
においては、チャネル装置３１，４０による夫々異なる
データ線２０１，２０２を用いた３２ビットデータ転送
が同時に行われている。
においては、チャネル装置３１，４０による夫々異なる
データ線２０１，２０２を用いた３２ビットデータ転送
が同時に行われている。
【００３６】チャネル装置３１のトランザクションが終
了したら、ＰＣＩバスＡはアイドル状態になり、アービ
タ２はチャネル装置３０に対してＧＮＴ＃線３１１をア
サートしようとするが、チャネル装置４０がトランザク
ションを継続中であり、６４ビットデータ転送ができな
い状態であるので、ＧＮＴ＃線３１１をアサートしな
い。
了したら、ＰＣＩバスＡはアイドル状態になり、アービ
タ２はチャネル装置３０に対してＧＮＴ＃線３１１をア
サートしようとするが、チャネル装置４０がトランザク
ションを継続中であり、６４ビットデータ転送ができな
い状態であるので、ＧＮＴ＃線３１１をアサートしな
い。
【００３７】アービタ２はチャネル装置４０のトランザ
クションが終了すると、優先的にチャネル装置３０に対
してＧＮＴ＃線３１１をアサートするので、チャネル装
置３０はトランザクションを開始する。
クションが終了すると、優先的にチャネル装置３０に対
してＧＮＴ＃線３１１をアサートするので、チャネル装
置３０はトランザクションを開始する。
【００３８】チャネル装置３０がブリッジ１とのトラン
ザクションを開始すると、ＰＣＩバスＡのデータ線２０
１とＰＣＩバスＢのデータ線２０２とを利用して６４ビ
ットＰＣＩでのデータ転送が行われる（図３参照）。
ザクションを開始すると、ＰＣＩバスＡのデータ線２０
１とＰＣＩバスＢのデータ線２０２とを利用して６４ビ
ットＰＣＩでのデータ転送が行われる（図３参照）。
【００３９】このとき、チャネル装置３１とチャネル装
置４１とがブリッジ１とのトランザクションを開始しよ
うとしてＲＥＱ＃線３０２，３０４を夫々アサートする
と、アービタ２はチャネル装置４１に対してはデータ線
２０２が使用されているため、ＧＮＴ＃線３１４をアサ
ートしない。チャネル装置３１に対してはＧＮＴ＃線３
１２をアサートするが、ＰＣＩバスＡが使用されている
ため、チャネル装置３１はトランザクションを開始する
ことができない。
置４１とがブリッジ１とのトランザクションを開始しよ
うとしてＲＥＱ＃線３０２，３０４を夫々アサートする
と、アービタ２はチャネル装置４１に対してはデータ線
２０２が使用されているため、ＧＮＴ＃線３１４をアサ
ートしない。チャネル装置３１に対してはＧＮＴ＃線３
１２をアサートするが、ＰＣＩバスＡが使用されている
ため、チャネル装置３１はトランザクションを開始する
ことができない。
【００４０】チャネル装置３１はチャネル装置３０のト
ランザクションが終了すると自装置のトランザクション
を開始し、アービタ２はチャネル装置４１に対してＧＮ
Ｔ＃線３１４をアサートするので、チャネル装置４１の
トランザクションが開始される（図４参照）。
ランザクションが終了すると自装置のトランザクション
を開始し、アービタ２はチャネル装置４１に対してＧＮ
Ｔ＃線３１４をアサートするので、チャネル装置４１の
トランザクションが開始される（図４参照）。
【００４１】尚、インタフェース回路１２に書込み用の
データバッファ（図示せず）と読出し用のデータバッフ
ァ（図示せず）とを夫々配設することで、チャネル装置
３１，４０による夫々異なるデータ線２０１，２０２を
用いた３２ビットデータ転送、あるいはチャネル装置３
１，４１による夫々異なるデータ線２０１，２０２を用
いた３２ビットデータ転送において上位ユニット３に対
する書込み及び読出しを同時に行うことが可能となる。
データバッファ（図示せず）と読出し用のデータバッフ
ァ（図示せず）とを夫々配設することで、チャネル装置
３１，４０による夫々異なるデータ線２０１，２０２を
用いた３２ビットデータ転送、あるいはチャネル装置３
１，４１による夫々異なるデータ線２０１，２０２を用
いた３２ビットデータ転送において上位ユニット３に対
する書込み及び読出しを同時に行うことが可能となる。
【００４２】また、チャネル装置３１，４０による３２
ビットデータ転送、あるいはチャネル装置３１，４１に
よる３２ビットデータ転送を夫々時分割で行うことで、
チャネル装置３１，４０またはチャネル装置３１，４１
による上位ユニット３に対するアクセスを同時に行うこ
とも可能である。
ビットデータ転送、あるいはチャネル装置３１，４１に
よる３２ビットデータ転送を夫々時分割で行うことで、
チャネル装置３１，４０またはチャネル装置３１，４１
による上位ユニット３に対するアクセスを同時に行うこ
とも可能である。
【００４３】このように、３２ビットＰＣＩバスの２本
のデータ線２０１，２０２からなる６４ビットＰＣＩバ
スシステムに、２本のデータ線２０１，２０２を夫々独
立した３２ビットＰＣＩバスとして動作させるための制
御線１０２を追加し、制御線１０１，１０２を監視して
２本のデータ線２０１，２０２の使用状況をバス監視回
路１１で監視することによって、これら２本のデータ線
２０１，２０２を３２ビットＰＣＩバス×２及び６４ビ
ットＰＣＩバス×１の両方でダイナミックに切替えて動
作させることができる。
のデータ線２０１，２０２からなる６４ビットＰＣＩバ
スシステムに、２本のデータ線２０１，２０２を夫々独
立した３２ビットＰＣＩバスとして動作させるための制
御線１０２を追加し、制御線１０１，１０２を監視して
２本のデータ線２０１，２０２の使用状況をバス監視回
路１１で監視することによって、これら２本のデータ線
２０１，２０２を３２ビットＰＣＩバス×２及び６４ビ
ットＰＣＩバス×１の両方でダイナミックに切替えて動
作させることができる。
【００４４】この場合、アービタ２は２本のデータ線２
０１，２０２が３２ビットＰＣＩバス及び６４ビットＰ
ＣＩバスとして動作することができるように、それら２
本のデータ線２０１，２０２をコントロールする。アー
ビタ２は３２ビットＰＣＩバスとして動作させる場合、
２つの３２ビットのチャネル装置３１，４０またはチャ
ネル装置３１，４１に対して夫々異なる３２ビットＰＣ
Ｉバスを使用させるように制御する。
０１，２０２が３２ビットＰＣＩバス及び６４ビットＰ
ＣＩバスとして動作することができるように、それら２
本のデータ線２０１，２０２をコントロールする。アー
ビタ２は３２ビットＰＣＩバスとして動作させる場合、
２つの３２ビットのチャネル装置３１，４０またはチャ
ネル装置３１，４１に対して夫々異なる３２ビットＰＣ
Ｉバスを使用させるように制御する。
【００４５】これによって、６４ビットのチャネル装置
３０が動作していない時、２本のデータ線２０１，２０
２を用いて２つの３２ビットのチャネル装置３１，４０
またはチャネル装置３１，４１に対するデータ転送を同
時に行うことができるので、上位ユニット３とブリッジ
１との間のデータ転送性能を十分に発揮させることがで
きる。この場合、３２ビットのチャネル装置３０，４
０，４１及び６４ビットのチャネル装置３０が同一バス
上に混在して接続することができる構成とすることは従
来例と変わらない。
３０が動作していない時、２本のデータ線２０１，２０
２を用いて２つの３２ビットのチャネル装置３１，４０
またはチャネル装置３１，４１に対するデータ転送を同
時に行うことができるので、上位ユニット３とブリッジ
１との間のデータ転送性能を十分に発揮させることがで
きる。この場合、３２ビットのチャネル装置３０，４
０，４１及び６４ビットのチャネル装置３０が同一バス
上に混在して接続することができる構成とすることは従
来例と変わらない。
【００４６】
【発明の効果】以上説明したように本発明によれば、１
本の制御線と各々３２ビットのデータ転送が可能な２本
のデータ線とからなり、それら２本のデータ線を用いて
６４ビットのデータ転送が可能なＰＣＩバスシステムの
バス制御方法において、２本のデータ線各々を独立して
使用することで２本のデータ線各々による３２ビットの
データ転送を同時に行わせるための制御線を追加し、こ
れら制御線上の信号を基に２本のデータ線の使用状況を
監視することによって、上位ユニットとブリッジとの間
のデータ転送能力を十分に発揮させることができるとい
う効果がある。
本の制御線と各々３２ビットのデータ転送が可能な２本
のデータ線とからなり、それら２本のデータ線を用いて
６４ビットのデータ転送が可能なＰＣＩバスシステムの
バス制御方法において、２本のデータ線各々を独立して
使用することで２本のデータ線各々による３２ビットの
データ転送を同時に行わせるための制御線を追加し、こ
れら制御線上の信号を基に２本のデータ線の使用状況を
監視することによって、上位ユニットとブリッジとの間
のデータ転送能力を十分に発揮させることができるとい
う効果がある。
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図３】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図４】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図５】従来例のシステム構成を示すブロック図であ
る。
る。
１ ブリッジ ２ アービタ ３ 上位ユニット １１ バス監視回路 １２ インタフェース回路 ３０ ６４ビットのチャネル装置 ３１，４０，４１ ３２ビットのチャネル装置 １０１，１０２ 制御線 ２０１，２０２ ３２ビットのデータ線
Claims (8)
- 【請求項１】 １本の第１の制御線と各々Ｎビット（Ｎ
は正の整数）のデータ転送が可能なｍ本（ｍは正の整
数）のデータ線とからなり、それらｍ本のデータ線を用
いてＮ×ｍビットのデータ転送が可能なバスシステムの
バス制御回路であって、前記ｍ本のデータ線各々を独立
して使用することで前記ｍ本のデータ線各々による前記
Ｎビットのデータ転送を同時に行わせるための（ｍ−
１）本の第２の制御線と、前記第１及び第２の制御線上
の信号を基に前記ｍ本のデータ線の使用状況を監視する
監視手段とを有することを特徴とするバス制御回路。 - 【請求項２】 前記監視手段によって前記ｍ本のデータ
線が前記Ｎ×ｍビットのデータ転送に用いられていない
ことが検出された時に前記第１及び第２の制御線及び前
記ｍ本のデータ線を用いて前記ｍ本のデータ線各々で前
記Ｎビットのデータ転送を独立に行わせるよう制御する
制御手段を含むことを特徴とする請求項１記載のバス制
御回路。 - 【請求項３】 １本の第１の制御線と各々３２ビットの
データ転送が可能な２本のデータ線とからなり、それら
２本のデータ線を用いて６４ビットのデータ転送が可能
なＰＣＩバスシステムのバス制御回路であって、前記２
本のデータ線各々を独立して使用することで前記２本の
データ線各々による前記３２ビットのデータ転送を同時
に行わせるための第２の制御線と、前記第１及び第２の
制御線上の信号を基に前記２本のデータ線の使用状況を
監視する監視手段とを有することを特徴とするバス制御
回路。 - 【請求項４】 前記監視手段によって前記２本のデータ
線が前記６４ビットのデータ転送に用いられていないこ
とが検出された時に前記第１及び第２の制御線及び前記
２本のデータ線を用いて前記２本のデータ線各々で前記
３２ビットのデータ転送を独立に行わせるよう制御する
制御手段を含むことを特徴とする請求項３記載のバス制
御回路。 - 【請求項５】 １本の第１の制御線と各々Ｎビット（Ｎ
は正の整数）のデータ転送が可能なｍ本（ｍは正の整
数）のデータ線とからなり、それらｍ本のデータ線を用
いてＮ×ｍビットのデータ転送が可能なバスシステムの
バス制御方法であって、前記ｍ本のデータ線各々を独立
して使用することで前記ｍ本のデータ線各々による前記
Ｎビットのデータ転送を同時に行わせるための（ｍ−
１）本の第２の制御線を追加し、前記第１及び第２の制
御線上の信号を基に前記ｍ本のデータ線の使用状況を監
視するようにしたことを特徴とするバス制御方法。 - 【請求項６】 前記ｍ本のデータ線が前記Ｎ×ｍビット
のデータ転送に用いられていないことが検出された時に
前記第１及び第２の制御線及び前記ｍ本のデータ線を用
いて前記ｍ本のデータ線各々で前記Ｎビットのデータ転
送を独立に行わせるようにしたことを特徴とする請求項
５記載のバス制御方法。 - 【請求項７】 １本の第１の制御線と各々３２ビットの
データ転送が可能な２本のデータ線とからなり、それら
２本のデータ線を用いて６４ビットのデータ転送が可能
なＰＣＩバスシステムのバス制御方法であって、前記２
本のデータ線各々を独立して使用することで前記２本の
データ線各々による前記３２ビットのデータ転送を同時
に行わせるための第２の制御線を追加し、前記第１及び
第２の制御線上の信号を基に前記２本のデータ線の使用
状況を監視するようにしたことを特徴とするバス制御方
法。 - 【請求項８】 前記２本のデータ線が前記６４ビットの
データ転送に用いられていないことが検出された時に前
記第１及び第２の制御線及び前記２本のデータ線を用い
て前記２本のデータ線各々で前記３２ビットのデータ転
送を独立に行わせるようにしたことを特徴とする請求項
７記載のバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181828A JP2000020458A (ja) | 1998-06-29 | 1998-06-29 | バス制御回路及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181828A JP2000020458A (ja) | 1998-06-29 | 1998-06-29 | バス制御回路及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000020458A true JP2000020458A (ja) | 2000-01-21 |
Family
ID=16107538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10181828A Withdrawn JP2000020458A (ja) | 1998-06-29 | 1998-06-29 | バス制御回路及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000020458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018400A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | バス・システム、バス管理装置、ノード装置、およびバス管理装置用のプログラム |
| US7788420B2 (en) * | 2005-09-22 | 2010-08-31 | Lsi Corporation | Address buffer mode switching for varying request sizes |
-
1998
- 1998-06-29 JP JP10181828A patent/JP2000020458A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018400A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | バス・システム、バス管理装置、ノード装置、およびバス管理装置用のプログラム |
| US7353309B2 (en) | 2005-07-11 | 2008-04-01 | Fujitsu Limited | Bus system, bus manager device, node device, and program for bus manager device |
| JP4684031B2 (ja) * | 2005-07-11 | 2011-05-18 | 富士通株式会社 | バス・システム、バス管理装置、ノード装置、およびバス管理装置用のプログラム |
| US7788420B2 (en) * | 2005-09-22 | 2010-08-31 | Lsi Corporation | Address buffer mode switching for varying request sizes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |