JP2000020390A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置へのデータの書き込み読み出
しを、その記憶容量によらず高速に行うことを目的とす
る。 【解決手段】 データ書き込み時は、第１〜第３の書き
込みデータ用ラッチ１１１〜１１３は、入出力部１００
からの書き込みデータＤ１を順次転送し、第１〜第３の
制御部１５１〜１５３は転送されたデータを第１〜第３
のメモリブロック１２１〜１２３のうちの１つに書き込
むよう制御する。データ読み出し時は、第１〜第３の制
御部１５１〜１５３は、第１〜第３のメモリブロック１
２１〜１２３のうちの１つからデータを読み出し、第
１、第２の選択部１４１、１４２の選択性を切り換え、
読み出しされたデータは第１〜第３の読み出しデータ用
ラッチ１３１〜１３３によりパイプライン動作によって
入出力部１００に順次転送される。以上の動作により、
半導体記憶装置へのデータの書き込み読み出しが行われ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き込み
読み出しを高速に行う半導体記憶装置に関する。

【０００２】

【従来の技術】従来、データの読み出しを高速に行うた
めの半導体記憶装置として、特開平２−１７２０９７号
公報に記載されたものが知られている。その半導体記憶
装置は、データを格納している記憶部からのデータの読
み出しを非同期に開始し、読み出したデータを交互に選
択して出力する構成をしており、それによりアクセスタ
イムを短縮し、データの読み出しを高速に行っている。

【０００３】

【発明が解決しようとする課題】しかしながら、近年の
半導体記憶装置の大容量化にともない書き込み読み出し
を行うデータを格納する記憶部の大きさが増大している
ため、上記従来の構成では書き込み読み出しを行うデー
タが記憶部内部を通過する際の伝播時間が長くなってア
クセスタイムが増大し、半導体記憶装置にデータの書き
込み読み出しの速度が低下するという課題が生じてい
た。

【０００４】本発明は、半導体記憶装置が大容量となり
記憶部の大きさが増大しても、その容量によらずデータ
の書き込み読み出しを高速に行うことが可能な半導体記
憶装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】この課題を解決するため
に、請求項１記載の発明に係わる半導体記憶装置は、従
属接続されたＭ（Ｍは２以上の自然数）個のメモリモジ
ュールを備え、第Ｍ番目に位置する第Ｍのメモリモジュ
ールは、入力された第Ｍ−１の書き込みデータをラッチ
して第Ｍの書き込みデータとして出力する第Ｍの書き込
みデータ用ラッチと、前記第Ｍの書き込みデータを格納
する第Ｍのメモリブロックと、前記第Ｍのメモリブロッ
クから読み出したデータをラッチして第Ｍ−１のパイプ
ラインデータとして出力する第Ｍの読み出しデータ用ラ
ッチとから構成され、第Ｎ（ＮはＭより小さい自然数）
番目に位置する第Ｎのメモリモジュールは、入力された
第Ｎ−１の書き込みデータをラッチして第Ｎの書き込み
データとして出力する第Ｎの書き込みデータ用ラッチ
と、前記第Ｎの書き込みデータを格納する第Ｎのメモリ
ブロックと、前記第Ｎのメモリブロックから読み出した
データと入力した第Ｎのパイプラインデータとの一方を
選択する第Ｎの選択手段と、前記第Ｎの選択手段の出力
をラッチして第Ｎ−１のパイプラインデータとして出力
する第Ｎの読み出しデータ用ラッチとから構成され、前
記第Ｍ、第Ｎのメモリブロック、前記第Ｍ、第Ｎの選択
手段を制御することにより、指定した前記第Ｍ、第Ｎの
メモリモジュールにデータの書き込み読み出しを行うも
のである。

【０００６】上記構成により、半導体記憶装置の記憶容
量に関係なく、半導体記憶装置へのデータ書き込み読み
出しを、書き込みデータ用ラッチと読み出しデータ用ラ
ッチがパイプライン動作を行う上限の速度で行うことが
可能となるという効果がある。

【０００７】上記課題を解決するために、請求項２記載
の発明に係わる半導体記憶装置は、請求項１記載の半導
体記憶装置において、第Ｎのメモリモジュールは、第Ｎ
のメモリブロックから読み出したデータを遅延させて第
Ｎの選択手段に出力する第Ｎのデータ遅延ラッチを備え
るものである。

【０００８】上記構成により、請求項１記載の発明での
効果に加えて、メモリブロックの位置に関係なく、デー
タ読み出しのアクセスを開始してからデータが読み出さ
れるまでのパイプライン段数を同一に設定することが可
能となるという効果がある。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図２を用いて説明する。

【００１０】（実施の形態１）図１は、本発明の実施の
形態１に係わる半導体記憶装置のブロック図を示す。図
１において、１００は半導体記憶装置に書き込み読み出
しを行うデータＤ１を入出力する入出力部、１０１〜１
０３はメモリを格納する１つの単位である第１〜第３の
メモリモジュール、１１１〜１１３はデータＤ１をパイ
プラインで順次転送する第１〜第３の書き込みデータ用
ラッチである。１２１〜１２３は、第１〜第３の書き込
みデータ用ラッチ１１１〜１１３により転送されたデー
タを格納する第１〜第３のメモリブロックである。第１
〜第３のメモリブロック１２１〜１２３の大きさは、そ
の内部を読み出し書き込みデータが通過する遅延時間が
第１〜第３の書き込みデータ用ラッチ１１１〜１１３の
クロックの１周期より短くなるようにしている。１３１
〜１３３は、第１〜第３のメモリブロック１２１〜１２
３から読み出したデータをラッチする第１〜第３の読み
出しデータ用ラッチである。１４１は、第１のメモリブ
ロック１２１からのデータと、第２の読み出しデータ用
ラッチ１３２とのデータのうち一方を選択し、第１の読
み出しデータ用ラッチ１３１に出力する第１の選択部で
ある。１４２は、第２のメモリブロック１２２からのデ
ータと、第３の読み出しデータ用ラッチ１３３とのデー
タのうち一方を選択し、第２の読み出しデータ用ラッチ
１３２に出力する第２の選択部である。１５１〜１５３
は、制御信号Ｄ２をデコードし、第１〜第３のメモリブ
ロック１２１〜１２３の書き込み読み出しを制御し、ア
ドレスを与える第１〜第３の制御部である。また、第
１、第２の制御部１５１、１５２は、読み出そうとする
データがパイプライン方式により入出力部１００まで到
達するように第１、第２の選択部１４１、１４２を制御
する。

【００１１】以上のように構成された半導体記憶装置に
ついて、以下、その動作を説明する。第１の動作とし
て、第２のメモリブロック１２２にデータを書き込む場
合について説明する。まず、入出力部１００がデータＤ
１を入力し、第１〜第３の制御部１５１〜１５３が制御
信号Ｄ２を入力する。第１の書き込みデータ用ラッチ１
１１は、入出力部１００の出力を第１のメモリブロック
１２１と第２の書き込みデータ用ラッチ１１２に出力す
る。第１の制御部１５１は、第１のメモリブロック１２
１に書き込みを行わないよう制御する。第２の書き込み
データ用ラッチ１１２は、第１の書き込みデータ用ラッ
チ１１１の出力をラッチし、第２のメモリブロック１２
２と第３の書き込みデータ用ラッチ１１３に出力する。
第２の制御部１５２は、第２のメモリブロック１２２に
第２の書き込みデータ用ラッチ１１２の出力を書き込
む。第３の書き込みデータ用ラッチ１１３は、第２の書
き込みデータ用ラッチ１１２の出力をラッチし、第３の
メモリブロック１２３に出力する。第３の制御部１５３
は、第３のメモリブロックに第３の書き込みデータ用ラ
ッチ１１３の出力を書き込まないように制御する。以上
のようにして、第２のメモリブロック１２２にデータを
書き込むことが可能となる。そして、書き込みに要する
時間は第２の書き込みデータ用ラッチ１１２による遅延
時間と第２のメモリブロック１２２にデータが書き込ま
れるまでの時間であり、それらの時間が満たされる最大
の速度、すなわちパイプライン動作の最大の速度で半導
体記憶装置へデータの書き込みを行うことが可能であ
る。

【００１２】第２の動作として、第２のメモリブロック
１２２に書き込まれたデータを読み出す動作について説
明する。まず、第１〜第３の制御部１５１〜１５３が制
御信号Ｄ２を入力してデコードし、第２の制御部１５２
は第２のメモリブロック１２２にアドレスを与え、デー
タを読み出すように制御する。また、第１、第３の制御
部１５１、１５３は第１、第３のメモリブロック１２
１、１２３を読み出しを行わないように制御する。第２
のメモリブロック１２２は読み出しデータを第２の選択
部１４２に出力する。第２の選択部１４２は、第２の制
御部１５２の制御により、第２のメモリブロック１２２
の出力を選択し、第２の読み出しデータ用ラッチ１３２
に出力する。第２の読み出しデータ用ラッチ１３２は、
第２の選択部１４２の出力をラッチし、第１の選択部１
４１に出力する。第１の選択部１４１は、第１の制御部
１５１の制御により第２の読み出しデータ用ラッチ１３
２の出力を選択し、第１の読み出しデータ用ラッチ１３
１に出力する。第１の読み出しデータ用ラッチ１３１は
第１の選択部１４１の出力をラッチし、入出力部１００
に出力する。入出力部１００は、第１の読み出しデータ
用ラッチ１３１の出力をデータＤ１として外部に出力す
る。以上のようにして、第２のメモリブロック１２２か
らデータを読み出すことが可能となる。そして、パイプ
ライン動作は、第２のメモリブロック１２２からデータ
を読み出すのに必要な時間と第２の選択部１４２の遅延
時間を合わせたもの、または第３の読み出しデータ用ラ
ッチ１３３の遅延時間と第２の選択部１４２の遅延時間
を合わせたものとの長い方の時間を満たす速度、すなわ
ちパイプライン動作する上限の速度で行うことが可能で
ある。

【００１３】なお、以上の説明では、第２のメモリブロ
ック１２２にデータの書き込み読み出しを行う例で説明
したが、第１、第３のメモリブロック１２１、１２３に
書き込み読み出しを行う場合も同様に実施可能である。

【００１４】なお、以上の説明では、メモリブロックの
数が３つの例で説明したが、メモリブロックの数は他の
個数でも同様に実施可能である。

【００１５】（実施の形態２）図２に、本発明の実施の
形態２に係わる半導体記憶装置のブロック図を示す。図
２において２０１、２０２は、第１のメモリブロック１
２１からの読み出しデータをラッチする、第１、第２の
データ遅延ラッチである。２０３は、第２のメモリブロ
ック１２２からの読み出しデータをラッチする、第３の
データ遅延ラッチである。その他の符号の部分は、実施
の形態１において図１に示した同符号のものと対応す
る。

【００１６】以上のように構成された半導体記憶装置に
ついて、以下、その動作を述べる。第１の動作として、
第１のメモリブロック１２１からデータを読み出す場合
について説明する。まず、第１〜第３の制御部１５１〜
１５３が制御信号Ｄ２を受け取ってデコードし、第１の
制御部１５１は第１のメモリブロック１２１にアドレス
と、読み出し制御信号を与える。第１のメモリブロック
１２１は、読み出しデータを第１のデータ遅延ラッチ２
０１に出力する。第１のデータ遅延ラッチ２０１は第１
のメモリブロック１２１の出力をラッチし、第２のデー
タ遅延ラッチ２０２に出力する。第２のデータ遅延ラッ
チ２０２は第１のデータ遅延ラッチ２０１の出力をラッ
チし、第１の選択部１４１に出力する。第１の選択部１
４１は、第１の制御部１５１の制御により、第２のデー
タ遅延ラッチ２０２の出力を選択し、第１の読み出しデ
ータ用ラッチ１３１に出力する。第１の読み出しデータ
用ラッチは、第１の選択部１４１の出力をラッチし、入
出力部１００に出力する。入出力部１００は第１の読み
出しデータ用ラッチ１３１の出力をデータＤ１として外
部に出力する。以上のようにして、第１のメモリブロッ
クに書き込まれたデータは、３段のパイプラインを経て
外部に読み出される。

【００１７】第２の動作として、第２のメモリブロック
１２２からデータを読み出す場合について説明する。ま
ず、第１〜第３の制御部１５１〜１５３が制御信号Ｄ２
を入力してデコードし、第２の制御部１５２は第２のメ
モリブロック１２２にアドレスと読み出し制御信号を与
える。第２のメモリブロック１２２は、読み出したデー
タを第３のデータ遅延ラッチ２０３に出力する。第３の
データ遅延ラッチ２０３は、第２のメモリブロック１２
２の出力をラッチし、第２の選択部１４２に出力する。
第２の選択部１４２は、第２の制御部１５２の制御によ
り、第３のデータ遅延ラッチ２０３の出力を選択し、第
２の読み出しデータ用ラッチ１３２に出力する。第２の
読み出しデータ用ラッチ１３２は、第２の選択部１４２
の出力をラッチし、第１の選択部１４１に出力する。第
１の選択部１４１は、第１の制御部１５１の制御によ
り、第２の読み出しデータ用ラッチ１３２の出力を選択
し、第１の読み出しデータ用ラッチ１３１に出力する。
第１の読み出しデータ用ラッチ１３１は第１の選択部１
４１の出力をラッチし、入出力部１００に出力する。入
出力部１００は、第１の読み出しデータ用ラッチの出力
をデータＤ１として外部に出力する。以上のようにして
第２のメモリブロックに書き込まれたデータは、３段の
パイプイラインを経て外部に読み出される。

【００１８】第３の動作として、第３のメモリブロック
１２３からデータを読み出す場合について説明する。ま
ず、第１〜第３の制御部１５１〜１５３が制御信号Ｄ２
を受け取ってデコードし、第３の制御部１５３は第３の
メモリブロック１２３にアドレスと、読み出し制御信号
を与える。第３のメモリブロック１２３は、読み出しデ
ータを第３の読み出しデータ用ラッチ１３３に出力す
る。第３の読み出しデータ用ラッチ１３３は第３のメモ
リブロック１２３からの読み出しデータをラッチし、第
２の選択部１４２に出力する。第２の選択部１４２は第
２の制御部１５２の制御により、第３の読み出しデータ
用ラッチ１３３の出力を選択し、第２の読み出しデータ
用ラッチ１３２に出力する。第２の読み出しデータ用ラ
ッチ１３２は第２の選択部１４２の出力をラッチし、第
１の選択部１４１に出力する。第１の選択部１４１は第
１の制御部１５１の制御により、第２の読み出しデータ
用ラッチ１３２の出力を選択し、第１の読み出しデータ
用ラッチ１３１に出力する。第１の読み出しデータ用ラ
ッチ１３１は、第１の選択部１４１の出力をラッチし、
入出力部１００に出力する。入出力部１００は、第１の
読み出しデータ用ラッチ１３１の出力をデータＤ１とし
て外部に出力する。以上のようにして、第３のメモリブ
ロック１２３のデータが３段のパイプラインを経て外部
から読み出される。

【００１９】すなわち、上記構成により第１〜第３のメ
モリブロック１２１〜１２３全てに対して同じパイプラ
イン段数で読み出しが可能となるという利点がある。

【００２０】なお、以上の説明では、メモリブロックを
３つで構成した例で説明したが、そのメモリブロックの
個数でも同様に実施可能である。

【００２１】

【発明の効果】以上のように本発明によれば、半導体記
憶装置の記憶部を複数のメモリモジュールで構成し、書
き込み読み出しを行うデータをメモリモジュール間でパ
イプライン方式で転送することにより、半導体記憶装置
が大容量となってもその容量によらずにデータの書き込
み読み出しをパイプライン動作の上限の速度で高速に行
うことができるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体記憶装置の
ブロック図

【図２】本発明の実施の形態２による半導体記憶装置の
ブロック図

【符号の説明】

１００ 入出力部 １０１ 第１のメモリモジュール １１１ 第１の書き込みデータ用ラッチ １２１ 第１のメモリブロック １３１ 第１の読み出しデータ用ラッチ １４１ 第１の選択部 １５１ 第１の制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】縦続接続されたＭ（Ｍは２以上の自然数）
   個のメモリモジュールを備え、 第Ｍ番目に位置する第Ｍのメモリモジュールは、入力さ
   れた第Ｍ−１の書き込みデータをラッチして第Ｍの書き
   込みデータとして出力する第Ｍの書き込みデータ用ラッ
   チと、前記第Ｍの書き込みデータを格納する第Ｍのメモ
   リブロックと、前記第Ｍのメモリブロックから読み出し
   たデータをラッチして第Ｍ−１のパイプラインデータと
   して出力する第Ｍの読み出しデータ用ラッチとから構成
   され、 第Ｎ（ＮはＭより小さい自然数）番目に位置する第Ｎの
   メモリモジュールは、入力された第Ｎ−１の書き込みデ
   ータをラッチして第Ｎの書き込みデータとして出力する
   第Ｎの書き込みデータ用ラッチと、前記第Ｎの書き込み
   データを格納する第Ｎのメモリブロックと、前記第Ｎの
   メモリブロックから読み出したデータと入力した第Ｎの
   パイプラインデータとの一方を選択する第Ｎの選択手段
   と、前記第Ｎの選択手段の出力をラッチして第Ｎ−１の
   パイプラインデータとして出力する第Ｎの読み出しデー
   タ用ラッチとから構成され、 前記第Ｍ、第Ｎのメモリブロック、前記第Ｍ、第Ｎの選
   択手段を制御することにより、指定した前記第Ｍ、第Ｎ
   のメモリモジュールにデータの書き込み読み出しを行う
   ことを特徴とする半導体記憶装置。
2. 【請求項２】請求項１記載の半導体記憶装置において、
   第Ｎのメモリモジュールは、第Ｎのメモリブロックから
   読み出したデータを遅延させて第Ｎの選択手段に出力す
   る第Ｎのデータ遅延ラッチを備えることを特徴とする半
   導体記憶装置。