JP2000020305A5 - - Google Patents
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Description
【特許請求の範囲】
【請求項１】 構成可能な命令セットを有するプロセッサであって：
演算コードを与えるための端子を有するメモリ（１２）；
利用者指定演算コードおよび所定の演算コードから生成される制御信号を与えるための出力を有する命令実行装置（３４）であって、該命令実行装置はさらに、
前記所定の演算コードを受け取るよう結合された入力と、前記制御信号の第１部分を与えるための出力とを有する非構成可能部分（４６）、および
前記利用者指定演算コードを受け取るよう結合された入力と、前記制御信号の第２部分を与えるための出力とを有する構成可能部分（４８）、
を含む前記命令実行装置（３４）；および
前記制御信号の第１部分を受け取るための制御入力を有する非構成可能部分と、前記制御信号の第２部分を受け取るための制御入力を有する構成可能部分を含む、データ信号を処理するデータ経路（１６）；
を具備することを特徴とする構成可能な命令セットを有するプロセッサ。
【請求項２】 カスタマイズ可能な命令セット・プロセッサであって：
入力を有する非構成可能データ経路（１８）；
入力を有する構成可能データ経路（３２）；
演算コードの第１部分をデコードしかつ第１制御信号を与える非構成可能な命令実行装置（３４）の第１部分（４６）；および
演算コードの残りの部分をデコードしかつ第２制御信号を与える構成可能な前記命令実行装置の第２部分（４８）であって、前記第１制御信号は前記非構成可能データ経路の前記入力において受信されかつ前記第２制御信号は前記構成可能データ経路の前記入力において受信されるもの；
を具備することを特徴とするカスタマイズ可能な命令セット・プロセッサ。
【請求項３】 構成可能な命令セットを有するプロセッサであって：
データ信号を転送するためのデータ・バス；
演算コードを格納するためのメモリ（１２）；
非構成可能部分および構成可能部分と、前記メモリの出力に結合され前記演算コードを受けるための入力と、制御信号を与えるための出力とを有する命令実行装置（３４）；
前記データ・バスに結合された入力を有し前記命令実行装置の前記非構成部分からの前記制御信号に応じて前記データ・バス上の前記データ信号を処理するための第１データ経路（１８）であって、前記第１データ経路は非構成可能であるもの；および
前記データ・バスに結合された入力を有し前記命令実行装置の前記構成可能部分からの前記制御信号に応じて前記データ・バス上の前記データ信号を処理するための第２データ経路（３２）であって、前記第２データ経路は構成可能であるもの；
を具備することを特徴とする構成可能な命令セットを有するプロセッサ。
【請求項１】 構成可能な命令セットを有するプロセッサであって：
演算コードを与えるための端子を有するメモリ（１２）；
利用者指定演算コードおよび所定の演算コードから生成される制御信号を与えるための出力を有する命令実行装置（３４）であって、該命令実行装置はさらに、
前記所定の演算コードを受け取るよう結合された入力と、前記制御信号の第１部分を与えるための出力とを有する非構成可能部分（４６）、および
前記利用者指定演算コードを受け取るよう結合された入力と、前記制御信号の第２部分を与えるための出力とを有する構成可能部分（４８）、
を含む前記命令実行装置（３４）；および
前記制御信号の第１部分を受け取るための制御入力を有する非構成可能部分と、前記制御信号の第２部分を受け取るための制御入力を有する構成可能部分を含む、データ信号を処理するデータ経路（１６）；
を具備することを特徴とする構成可能な命令セットを有するプロセッサ。
【請求項２】 カスタマイズ可能な命令セット・プロセッサであって：
入力を有する非構成可能データ経路（１８）；
入力を有する構成可能データ経路（３２）；
演算コードの第１部分をデコードしかつ第１制御信号を与える非構成可能な命令実行装置（３４）の第１部分（４６）；および
演算コードの残りの部分をデコードしかつ第２制御信号を与える構成可能な前記命令実行装置の第２部分（４８）であって、前記第１制御信号は前記非構成可能データ経路の前記入力において受信されかつ前記第２制御信号は前記構成可能データ経路の前記入力において受信されるもの；
を具備することを特徴とするカスタマイズ可能な命令セット・プロセッサ。
【請求項３】 構成可能な命令セットを有するプロセッサであって：
データ信号を転送するためのデータ・バス；
演算コードを格納するためのメモリ（１２）；
非構成可能部分および構成可能部分と、前記メモリの出力に結合され前記演算コードを受けるための入力と、制御信号を与えるための出力とを有する命令実行装置（３４）；
前記データ・バスに結合された入力を有し前記命令実行装置の前記非構成部分からの前記制御信号に応じて前記データ・バス上の前記データ信号を処理するための第１データ経路（１８）であって、前記第１データ経路は非構成可能であるもの；および
前記データ・バスに結合された入力を有し前記命令実行装置の前記構成可能部分からの前記制御信号に応じて前記データ・バス上の前記データ信号を処理するための第２データ経路（３２）であって、前記第２データ経路は構成可能であるもの；
を具備することを特徴とする構成可能な命令セットを有するプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US086741 | 1998-05-29 | ||
| US09/086,741 US6138229A (en) | 1998-05-29 | 1998-05-29 | Customizable instruction set processor with non-configurable/configurable decoding units and non-configurable/configurable execution units |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000020305A JP2000020305A (ja) | 2000-01-21 |
| JP2000020305A5 true JP2000020305A5 (ja) | 2006-07-06 |
Family
ID=22200594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11144417A Pending JP2000020305A (ja) | 1998-05-29 | 1999-05-25 | カスタマイズ可能な命令セット・プロセッサの方法およびア―キテクチャ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6138229A (ja) |
| JP (1) | JP2000020305A (ja) |
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| US6477683B1 (en) * | 1999-02-05 | 2002-11-05 | Tensilica, Inc. | Automated processor generation system for designing a configurable processor and method for the same |
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1998
- 1998-05-29 US US09/086,741 patent/US6138229A/en not_active Expired - Lifetime
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1999
- 1999-05-25 JP JP11144417A patent/JP2000020305A/ja active Pending
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