JPH0546538A - バス制御方式 - Google Patents
バス制御方式Info
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- JPH0546538A JPH0546538A JP19945591A JP19945591A JPH0546538A JP H0546538 A JPH0546538 A JP H0546538A JP 19945591 A JP19945591 A JP 19945591A JP 19945591 A JP19945591 A JP 19945591A JP H0546538 A JPH0546538 A JP H0546538A
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- Japan
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- bus
- data
- command
- microprocessor
- mpu
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Abstract
(57)【要約】
【目的】 本発明は、バス制御方式に係り、特に、共通
のバスによって接続されたマイクロプロセッサ（ＭＰ
Ｕ）およびバスマスタ機能を持たない付加機能回路ユニ
ットを備えたデータ処理システムにおいて該バス上のデ
ータまたはコマンドの転送を制御する技術に関し、上記
付加機能回路ユニットへのデータまたはコマンドの転送
を効率良く行い、ひいてはシステムの性能の向上に寄与
することを目的とする。 【構成】 共通のバス４とマイクロプロセッサ１および
付加機能回路ユニット２との間に介在して該バス上のデ
ータまたはコマンドの転送を制御するバス制御手段３を
具備し、前記マイクロプロセッサの命令フェッチ時に該
マイクロプロセッサに対しノー・オペレーション命令を
発行し、フェッチされたデータまたはコマンドを該マイ
クロプロセッサを介さずに前記付加機能回路ユニットへ
転送するように構成する。
のバスによって接続されたマイクロプロセッサ（ＭＰ
Ｕ）およびバスマスタ機能を持たない付加機能回路ユニ
ットを備えたデータ処理システムにおいて該バス上のデ
ータまたはコマンドの転送を制御する技術に関し、上記
付加機能回路ユニットへのデータまたはコマンドの転送
を効率良く行い、ひいてはシステムの性能の向上に寄与
することを目的とする。 【構成】 共通のバス４とマイクロプロセッサ１および
付加機能回路ユニット２との間に介在して該バス上のデ
ータまたはコマンドの転送を制御するバス制御手段３を
具備し、前記マイクロプロセッサの命令フェッチ時に該
マイクロプロセッサに対しノー・オペレーション命令を
発行し、フェッチされたデータまたはコマンドを該マイ
クロプロセッサを介さずに前記付加機能回路ユニットへ
転送するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、バス制御方式に係り、
特に、共通のバスによって接続されたマイクロプロセッ
サ（ＭＰＵ）およびバスマスタ機能を持たない付加機能
回路ユニットを備えたデータ処理システムにおいて該バ
ス上のデータまたはコマンドの転送を制御する技術に関
する。
特に、共通のバスによって接続されたマイクロプロセッ
サ（ＭＰＵ）およびバスマスタ機能を持たない付加機能
回路ユニットを備えたデータ処理システムにおいて該バ
ス上のデータまたはコマンドの転送を制御する技術に関
する。
【０００２】
【従来の技術】ＭＰＵを利用したシステムにおいて、特
に高性能システムなどでは、ＭＰＵ以外に、データの処
理等を行う回路やプロセッサを付加し、システム全体の
性能を向上させるケースがある。一般的な例として、例
えば、ＭＰＵの演算能力を強化するための浮動小数点演
算プロセッサ（ＦＰＵ）等が考えられる。
に高性能システムなどでは、ＭＰＵ以外に、データの処
理等を行う回路やプロセッサを付加し、システム全体の
性能を向上させるケースがある。一般的な例として、例
えば、ＭＰＵの演算能力を強化するための浮動小数点演
算プロセッサ（ＦＰＵ）等が考えられる。
【０００３】このような付加回路は、ＭＰＵのファミリ
ープロセッサとして提供する場合にはコプロセッサ（共
働プロセッサ）としてＭＰＵ側にコプロセッサ用インタ
フェースを持たせる例もあるが、通常は、ＭＰＵ側に手
を加えることができず、その対応が難しい。コプロセッ
サ形式以外では、付加回路自身がバスマスタ機能を有
し、それによってＭＰＵからバス権を獲得し、該ＭＰＵ
と独立に動作できるようにした制御方式がある。画像プ
ロセッサの一部などがこの形式をとるが、やはり上記コ
プロセッサ形式と同様、その対応が難しく、また、バス
のアービトレーションも複雑となり、その切り替えに多
大の時間を要するという問題がある。
ープロセッサとして提供する場合にはコプロセッサ（共
働プロセッサ）としてＭＰＵ側にコプロセッサ用インタ
フェースを持たせる例もあるが、通常は、ＭＰＵ側に手
を加えることができず、その対応が難しい。コプロセッ
サ形式以外では、付加回路自身がバスマスタ機能を有
し、それによってＭＰＵからバス権を獲得し、該ＭＰＵ
と独立に動作できるようにした制御方式がある。画像プ
ロセッサの一部などがこの形式をとるが、やはり上記コ
プロセッサ形式と同様、その対応が難しく、また、バス
のアービトレーションも複雑となり、その切り替えに多
大の時間を要するという問題がある。
【０００４】付加回路自身がバスマスタ機能を有してい
ない場合には、ＭＰＵのスレーブプロセッサとしてＭＰ
Ｕから該付加回路にコマンドまたはデータを転送し、動
作させる。スレーブ型のＦＰＵなどがこの形式をとって
いる。一般のシステム設計者が独自の付加プロセッサを
使用する場合は、この方法を使用するのが一般的であ
る。
ない場合には、ＭＰＵのスレーブプロセッサとしてＭＰ
Ｕから該付加回路にコマンドまたはデータを転送し、動
作させる。スレーブ型のＦＰＵなどがこの形式をとって
いる。一般のシステム設計者が独自の付加プロセッサを
使用する場合は、この方法を使用するのが一般的であ
る。
【０００５】図５にはＭＰＵのスレーブプロセッサとし
てＦＰＵが接続されたシステムにおける従来のコマンド
転送例が示される。
てＦＰＵが接続されたシステムにおける従来のコマンド
転送例が示される。
【０００６】
【発明が解決しようとする課題】図５に示すように既存
のＭＰＵ10に付加機能回路ユニットとしてＦＰＵ20を追
加してシステムを作る場合、ＭＰＵ10にコプロセッサ用
インタフェースが無い場合、共通のデータバスDTB に接
続されたメモリ１に格納されているコマンドまたはデー
タはＭＰＵ10を介してＦＰＵ20に転送するのが一般的で
ある。
のＭＰＵ10に付加機能回路ユニットとしてＦＰＵ20を追
加してシステムを作る場合、ＭＰＵ10にコプロセッサ用
インタフェースが無い場合、共通のデータバスDTB に接
続されたメモリ１に格納されているコマンドまたはデー
タはＭＰＵ10を介してＦＰＵ20に転送するのが一般的で
ある。
【０００７】この場合、ＭＰＵ10の転送コマンド（ＭＯ
Ｖ等）を使用するため、ＦＰＵ20にコマンドを転送する
場合には、先ずメモリ１からＭＰＵ10へＭＯＶコマンド
を転送する。この場合、ＭＯＶコマンドで送られるデー
タとしてＦＰＵ20のコマンドが扱われるため、例えばＤ
ＭＡ転送方式のようにメモリ１から直接ＦＰＵ20へコマ
ンドが転送される場合には１回のバスサイクルで実行さ
れるのに比べ、図５の例では２回のバスサイクル（すな
わちデータバスDTB を介してＭＰＵ10にメモリ１からＭ
ＯＶコマンドを転送するバスサイクルと、該ＭＯＶコ
マンドによってＭＰＵ10がデータバスDTB 上のデータを
ＦＰＵ20へ転送するバスサイクル）が必要になる。
Ｖ等）を使用するため、ＦＰＵ20にコマンドを転送する
場合には、先ずメモリ１からＭＰＵ10へＭＯＶコマンド
を転送する。この場合、ＭＯＶコマンドで送られるデー
タとしてＦＰＵ20のコマンドが扱われるため、例えばＤ
ＭＡ転送方式のようにメモリ１から直接ＦＰＵ20へコマ
ンドが転送される場合には１回のバスサイクルで実行さ
れるのに比べ、図５の例では２回のバスサイクル（すな
わちデータバスDTB を介してＭＰＵ10にメモリ１からＭ
ＯＶコマンドを転送するバスサイクルと、該ＭＯＶコ
マンドによってＭＰＵ10がデータバスDTB 上のデータを
ＦＰＵ20へ転送するバスサイクル）が必要になる。
【０００８】これは、付加機能回路ユニットとしてのＦ
ＰＵ20の性能を低下させることにつながり、好ましくな
い。また、ＦＰＵ20への演算命令（コマンド）をＭＰＵ
10へデータとして転送するためのＭＰＵ10のＭＯＶコマ
ンドが余分に必要となり、その分だけバス上のメモリの
容量が増え、その使用効率の点で不利となる。本発明
は、かかる従来技術における課題に鑑み創作されたもの
で、共通のバスによって接続されたＭＰＵおよびバスマ
スタ機能を持たない付加機能回路ユニットを備えたシス
テムにおいて該付加機能回路ユニットへのデータまたは
コマンドの転送を効率良く行い、ひいてはシステムの性
能の向上に寄与することができるバス制御方式を提供す
ることを目的としている。
ＰＵ20の性能を低下させることにつながり、好ましくな
い。また、ＦＰＵ20への演算命令（コマンド）をＭＰＵ
10へデータとして転送するためのＭＰＵ10のＭＯＶコマ
ンドが余分に必要となり、その分だけバス上のメモリの
容量が増え、その使用効率の点で不利となる。本発明
は、かかる従来技術における課題に鑑み創作されたもの
で、共通のバスによって接続されたＭＰＵおよびバスマ
スタ機能を持たない付加機能回路ユニットを備えたシス
テムにおいて該付加機能回路ユニットへのデータまたは
コマンドの転送を効率良く行い、ひいてはシステムの性
能の向上に寄与することができるバス制御方式を提供す
ることを目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、図１の原理構成図に示されるよう
に、共通のバス４によって接続されたマイクロプロセッ
サ１およびバスマスタ機能を持たない付加機能回路ユニ
ット２を備えたデータ処理システムにおいて、前記共通
のバスと前記マイクロプロセッサおよび付加機能回路ユ
ニットとの間に介在して該バス上のデータまたはコマン
ドの転送を制御するバス制御手段３を具備し、前記マイ
クロプロセッサの命令フェッチ時に該マイクロプロセッ
サに対しノー・オペレーション命令を発行し、フェッチ
されたデータまたはコマンドを該マイクロプロセッサを
介さずに前記付加機能回路ユニットへ転送するようにし
たことを特徴とするバス制御方式が提供される。
め、本発明によれば、図１の原理構成図に示されるよう
に、共通のバス４によって接続されたマイクロプロセッ
サ１およびバスマスタ機能を持たない付加機能回路ユニ
ット２を備えたデータ処理システムにおいて、前記共通
のバスと前記マイクロプロセッサおよび付加機能回路ユ
ニットとの間に介在して該バス上のデータまたはコマン
ドの転送を制御するバス制御手段３を具備し、前記マイ
クロプロセッサの命令フェッチ時に該マイクロプロセッ
サに対しノー・オペレーション命令を発行し、フェッチ
されたデータまたはコマンドを該マイクロプロセッサを
介さずに前記付加機能回路ユニットへ転送するようにし
たことを特徴とするバス制御方式が提供される。
【００１０】
【作用】上述した構成によれば、バス制御手段３は、バ
ス上のデータを監視し、付加機能回路ユニット２に対す
るコマンドを検出した場合にマイクロプロセッサ１に対
しノー・オペレーション命令を発行すると共に、バス上
のデータまたはコマンドを付加機能回路ユニット２へ直
接転送している。
ス上のデータを監視し、付加機能回路ユニット２に対す
るコマンドを検出した場合にマイクロプロセッサ１に対
しノー・オペレーション命令を発行すると共に、バス上
のデータまたはコマンドを付加機能回路ユニット２へ直
接転送している。
【００１１】従って、マイクロプロセッサ１が異常動作
するのを防止できると共に、余分なバスサイクルを必要
とせずにデータまたはコマンドの転送を実現することが
できる。つまり、付加機能回路ユニット２へのデータま
たはコマンドの転送を効率良く行い、ひいてはシステム
の性能を向上させることが可能となる。なお、本発明の
他の構成上の特徴および作用の詳細については、添付図
面を参照しつつ以下に記述される実施例を用いて説明す
る。
するのを防止できると共に、余分なバスサイクルを必要
とせずにデータまたはコマンドの転送を実現することが
できる。つまり、付加機能回路ユニット２へのデータま
たはコマンドの転送を効率良く行い、ひいてはシステム
の性能を向上させることが可能となる。なお、本発明の
他の構成上の特徴および作用の詳細については、添付図
面を参照しつつ以下に記述される実施例を用いて説明す
る。
【００１２】
【実施例】図２には本発明の一実施例としてのバス制御
方式が適用されるシステムの全体構成が示される。図
中、DTB は共通のデータバス、ADB は共通のアドレスバ
ス、10はコプロセッサ用インタフェースを持たない汎用
のマイクロプロセッサ（ＭＰＵ）、20はスレーブ形式の
浮動小数点演算プロセッサ（ＦＰＵ）、30はデータバス
DTB 上のデータまたはコマンドの転送制御を行う本発明
の特徴をなすバス制御回路を示す。データバスDTB はバ
ス制御回路30に接続され、さらに該制御回路内のスイッ
チ（図３参照）によってＭＰＵ用バスMBまたはＦＰＵ用
バスFBに切り換え接続され、それぞれＭＰＵ10またはＦ
ＰＵ20に接続されている。また、アドレスバスADB はＭ
ＰＵ10、ＦＰＵ20およびバス制御回路30に接続されてい
る。なお、CLR はＦＰＵ20からバス制御回路30に供給さ
れるクリア信号を示す。
方式が適用されるシステムの全体構成が示される。図
中、DTB は共通のデータバス、ADB は共通のアドレスバ
ス、10はコプロセッサ用インタフェースを持たない汎用
のマイクロプロセッサ（ＭＰＵ）、20はスレーブ形式の
浮動小数点演算プロセッサ（ＦＰＵ）、30はデータバス
DTB 上のデータまたはコマンドの転送制御を行う本発明
の特徴をなすバス制御回路を示す。データバスDTB はバ
ス制御回路30に接続され、さらに該制御回路内のスイッ
チ（図３参照）によってＭＰＵ用バスMBまたはＦＰＵ用
バスFBに切り換え接続され、それぞれＭＰＵ10またはＦ
ＰＵ20に接続されている。また、アドレスバスADB はＭ
ＰＵ10、ＦＰＵ20およびバス制御回路30に接続されてい
る。なお、CLR はＦＰＵ20からバス制御回路30に供給さ
れるクリア信号を示す。
【００１３】図３にバス制御回路30の構成が示される。
本実施例のバス制御回路30は、バス接続切り換えを制御
するためのモード設定レジスタ31と、ＭＰＵ10に対する
ノー・オペレーション（ＮＯＰ）命令のコードが予め設
定されているレジスタ32と、共通のデータバスDTBをＭ
ＰＵ用バスMBまたはＦＰＵ用バスFBに切り換え接続する
ためのスイッチ33,34 とを有している。バス接続の切り
換えは、ＭＰＵ10がアドレスバスADB に出力したアドレ
ス情報に基づき、共通のバス(ADB,DTB) に接続されたメ
モリ（図２には図示しないが、図５のメモリ１に相当）
からデータバスDTB を介してモード設定レジスタ31に所
定のデータを設定することにより行われる。本実施例で
は、このモード設定は固定的に行われ、その解除はＦＰ
Ｕ20からのクリア信号CLRによって行われる。
本実施例のバス制御回路30は、バス接続切り換えを制御
するためのモード設定レジスタ31と、ＭＰＵ10に対する
ノー・オペレーション（ＮＯＰ）命令のコードが予め設
定されているレジスタ32と、共通のデータバスDTBをＭ
ＰＵ用バスMBまたはＦＰＵ用バスFBに切り換え接続する
ためのスイッチ33,34 とを有している。バス接続の切り
換えは、ＭＰＵ10がアドレスバスADB に出力したアドレ
ス情報に基づき、共通のバス(ADB,DTB) に接続されたメ
モリ（図２には図示しないが、図５のメモリ１に相当）
からデータバスDTB を介してモード設定レジスタ31に所
定のデータを設定することにより行われる。本実施例で
は、このモード設定は固定的に行われ、その解除はＦＰ
Ｕ20からのクリア信号CLRによって行われる。
【００１４】上記構成において、初期状態ではバス制御
回路30はスイッチ33,34 によりデータバスDTB をＭＰＵ
用バスMBに接続している（点線表示）。この状態では、
データバスDTB 上のデータは、バス制御回路30が存在し
ない場合（図５のの転送）と同じである。ＭＰＵ10の
命令フェッチサイクル時には、データバスDTB 上のデー
タは命令としてＭＰＵ10にそのまま転送される。
回路30はスイッチ33,34 によりデータバスDTB をＭＰＵ
用バスMBに接続している（点線表示）。この状態では、
データバスDTB 上のデータは、バス制御回路30が存在し
ない場合（図５のの転送）と同じである。ＭＰＵ10の
命令フェッチサイクル時には、データバスDTB 上のデー
タは命令としてＭＰＵ10にそのまま転送される。
【００１５】モード設定レジスタ31へのデータ設定に基
づきデータバスDTB がスイッチ34によりＦＰＵ用バスFB
と接続された場合には、ＭＰＵ用バスMBはスイッチ33に
よりＮＯＰコードレジスタ32の出力端と接続される（実
線表示）。この状態でＭＰＵ10が命令フェッチサイクル
に入ると、ＭＰＵバスMBを介してＭＰＵ10にＮＯＰ命令
が転送される。この時、メモリからフェッチされたデー
タまたはコマンドは、データバスDTB 、スイッチ34およ
びＦＰＵ用バスFBを介してＦＰＵ20に直接転送される。
づきデータバスDTB がスイッチ34によりＦＰＵ用バスFB
と接続された場合には、ＭＰＵ用バスMBはスイッチ33に
よりＮＯＰコードレジスタ32の出力端と接続される（実
線表示）。この状態でＭＰＵ10が命令フェッチサイクル
に入ると、ＭＰＵバスMBを介してＭＰＵ10にＮＯＰ命令
が転送される。この時、メモリからフェッチされたデー
タまたはコマンドは、データバスDTB 、スイッチ34およ
びＦＰＵ用バスFBを介してＦＰＵ20に直接転送される。
【００１６】図４にＦＰＵ20の構成が示される。図中、
41は浮動小数点演算用のＡＬＵ、乗算器等で構成された
浮動小数点演算器、42は複数のレジスタから構成される
データレジスタファイル、43はコマンドレジスタ／ＦＰ
Ｕ制御回路を示し、アドレスバスADB 上のアドレス情報
に基づいて、バス制御回路30からＦＰＵ用バスFBを介し
て転送されたコマンドをデコードし、浮動小数点演算器
41およびデータレジスタファイル42の制御を行う。ま
た、上述したクリア信号CLR はコマンドレジスタ／ＦＰ
Ｕ制御回路43から出力される。なお、LBは浮動小数点演
算器41とデータレジスタファイル42を接続するローカル
バスを示す。
41は浮動小数点演算用のＡＬＵ、乗算器等で構成された
浮動小数点演算器、42は複数のレジスタから構成される
データレジスタファイル、43はコマンドレジスタ／ＦＰ
Ｕ制御回路を示し、アドレスバスADB 上のアドレス情報
に基づいて、バス制御回路30からＦＰＵ用バスFBを介し
て転送されたコマンドをデコードし、浮動小数点演算器
41およびデータレジスタファイル42の制御を行う。ま
た、上述したクリア信号CLR はコマンドレジスタ／ＦＰ
Ｕ制御回路43から出力される。なお、LBは浮動小数点演
算器41とデータレジスタファイル42を接続するローカル
バスを示す。
【００１７】本実施例のシステムで行列演算などが多く
発生するアプリケーションを実行する場合には、データ
レジスタファイル42に必要なデータを予め転送しておく
と、演算実行時には演算データはＦＰＵ20内のローカル
バスLBでの転送が大部分を占めるようになる。言い換え
ると、システムのデータバスDTB 上ではＦＰＵ20へのコ
マンド転送が連続することになり、それ故、コマンド転
送の高速化の効果が特に顕著となる。
発生するアプリケーションを実行する場合には、データ
レジスタファイル42に必要なデータを予め転送しておく
と、演算実行時には演算データはＦＰＵ20内のローカル
バスLBでの転送が大部分を占めるようになる。言い換え
ると、システムのデータバスDTB 上ではＦＰＵ20へのコ
マンド転送が連続することになり、それ故、コマンド転
送の高速化の効果が特に顕著となる。
【００１８】高速のＦＰＵでは一般に１回の演算を２〜
３クロックで実行するため、汎用のＭＰＵにスレーブ形
式の汎用の高速ＦＰＵを接続しただけのシステムでは、
コマンドやデータの転送が性能のネックとなる。これに
対し本実施例では、上述したようにコプロセッサ用イン
タフェースを持たないＭＰＵ10にスレーブプロセッサと
してＦＰＵ20を付加し、さらに共通のデータバスDTB と
ＭＰＵ10およびＦＰＵ20との間に介在して該バス上のデ
ータまたはコマンドの転送制御を行うバス制御回路30を
設け、該ＭＰＵ10の命令フェッチ時に該ＭＰＵに対しノ
ー・オペレーション命令を発行し、フェッチされたデー
タまたはコマンドをＭＰＵ10を介さずにＦＰＵ20へ転送
するようにしている。従って、ＦＰＵ20へのデータまた
はコマンドの転送を効率良く行うことができる。
３クロックで実行するため、汎用のＭＰＵにスレーブ形
式の汎用の高速ＦＰＵを接続しただけのシステムでは、
コマンドやデータの転送が性能のネックとなる。これに
対し本実施例では、上述したようにコプロセッサ用イン
タフェースを持たないＭＰＵ10にスレーブプロセッサと
してＦＰＵ20を付加し、さらに共通のデータバスDTB と
ＭＰＵ10およびＦＰＵ20との間に介在して該バス上のデ
ータまたはコマンドの転送制御を行うバス制御回路30を
設け、該ＭＰＵ10の命令フェッチ時に該ＭＰＵに対しノ
ー・オペレーション命令を発行し、フェッチされたデー
タまたはコマンドをＭＰＵ10を介さずにＦＰＵ20へ転送
するようにしている。従って、ＦＰＵ20へのデータまた
はコマンドの転送を効率良く行うことができる。
【００１９】例えば基本バスサイクル２クロックのＭＰ
Ｕの場合、ＦＰＵにデータを転送するのに、従来の方式
ではＭＯＶコマンドのフェッチから３サイクル（ＭＰＵ
からアドレスバスへアドレス情報を出力し、メモリから
ＭＯＶコマンドをフェッチするサイクルと、データバス
を介して該ＭＯＶコマンドをＭＰＵへ転送するサイクル
と、該ＭＯＶコマンドによってＭＰＵがデータバス上の
データをＦＰＵへ転送するサイクル）すなわち６クロッ
クは最低かかってしまうが、本実施例のバス制御回路30
による転送の場合には、ＭＰＵの命令フェッチ時にデー
タまたはコマンドを直接ＦＰＵへ転送しているので１サ
イクル（２クロック）分の転送時間で済み、従来方式に
比べて３倍程高速になる。
Ｕの場合、ＦＰＵにデータを転送するのに、従来の方式
ではＭＯＶコマンドのフェッチから３サイクル（ＭＰＵ
からアドレスバスへアドレス情報を出力し、メモリから
ＭＯＶコマンドをフェッチするサイクルと、データバス
を介して該ＭＯＶコマンドをＭＰＵへ転送するサイクル
と、該ＭＯＶコマンドによってＭＰＵがデータバス上の
データをＦＰＵへ転送するサイクル）すなわち６クロッ
クは最低かかってしまうが、本実施例のバス制御回路30
による転送の場合には、ＭＰＵの命令フェッチ時にデー
タまたはコマンドを直接ＦＰＵへ転送しているので１サ
イクル（２クロック）分の転送時間で済み、従来方式に
比べて３倍程高速になる。
【００２０】また、複雑となる命令フェッチのアドレス
発生シーケンスは、ＭＰＵ10の持つ機能を利用できるた
め、回路構成は比較的簡素になり、設計の工数なども削
減できるという利点がある。なお、上述した実施例では
バス接続の切り換えはモード設定レジスタ31を用いて固
定的に行っているが、例えばＭＰＵからのバス制御信号
によりダイナミックに切り換えることも可能である。
発生シーケンスは、ＭＰＵ10の持つ機能を利用できるた
め、回路構成は比較的簡素になり、設計の工数なども削
減できるという利点がある。なお、上述した実施例では
バス接続の切り換えはモード設定レジスタ31を用いて固
定的に行っているが、例えばＭＰＵからのバス制御信号
によりダイナミックに切り換えることも可能である。
【００２１】
【発明の効果】以上説明したように本発明によれば、共
通のバスによって接続されたＭＰＵおよびバスマスタ機
能を持たない付加機能回路ユニットを備えたシステムに
おいて該付加機能回路ユニットへのデータまたはコマン
ドの転送を効率良く行うことができ、ひいてはシステム
の性能を向上させることが可能となる。
通のバスによって接続されたＭＰＵおよびバスマスタ機
能を持たない付加機能回路ユニットを備えたシステムに
おいて該付加機能回路ユニットへのデータまたはコマン
ドの転送を効率良く行うことができ、ひいてはシステム
の性能を向上させることが可能となる。
【図１】本発明によるバス制御方式の原理構成図であ
る。
る。
【図２】本発明の一実施例としてのバス制御方式が適用
されるシステムの全体構成図である。
されるシステムの全体構成図である。
【図３】図２におけるバス制御回路の構成図である。
【図４】図２におけるＦＰＵの構成図である。
【図５】ＭＰＵのスレーブプロセッサとしてＦＰＵが接
続されたシステムにおける従来のコマンド転送例を説明
するための図である。
続されたシステムにおける従来のコマンド転送例を説明
するための図である。
１…マイクロプロセッサ ２…付加機能回路ユニット ３…バス制御手段 ４…共通のバス
Claims (2)
- 【請求項１】 共通のバス(4) によって接続されたマイ
クロプロセッサ(1)およびバスマスタ機能を持たない付
加機能回路ユニット(2)を備えたデータ処理システムに
おいて、 前記共通のバスと前記マイクロプロセッサおよび付加機
能回路ユニットとの間に介在して該バス上のデータまた
はコマンドの転送を制御するバス制御手段(3)を具備
し、 前記マイクロプロセッサの命令フェッチ時に該マイクロ
プロセッサに対しノー・オペレーション命令を発行し、
フェッチされたデータまたはコマンドを該マイクロプロ
セッサを介さずに前記付加機能回路ユニットへ転送する
ようにしたことを特徴とするバス制御方式。 - 【請求項２】 前記バス制御手段は、前記ノー・オペレ
ーション命令のコードが予め設定されているレジスタ手
段(32)と、該レジスタ手段の出力端および前記共通のバ
スと前記マイクロプロセッサおよび前記付加機能回路ユ
ニットとの間で接続の切り換え制御を行うスイッチ手段
(33,34) を有し、該マイクロプロセッサの命令フェッチ
時に該レジスタ手段の出力を該マイクロプロセッサに接
続すると共に、該共通のバスを該付加機能回路ユニット
に接続することを特徴とする請求項１に記載のバス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19945591A JPH0546538A (ja) | 1991-08-08 | 1991-08-08 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19945591A JPH0546538A (ja) | 1991-08-08 | 1991-08-08 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546538A true JPH0546538A (ja) | 1993-02-26 |
Family
ID=16408101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19945591A Withdrawn JPH0546538A (ja) | 1991-08-08 | 1991-08-08 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7240138B2 (en) | 2003-04-14 | 2007-07-03 | Renesas Technology Corp. | Data transfer control apparatus |
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1991
- 1991-08-08 JP JP19945591A patent/JPH0546538A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7240138B2 (en) | 2003-04-14 | 2007-07-03 | Renesas Technology Corp. | Data transfer control apparatus |
| US7395364B2 (en) | 2003-04-14 | 2008-07-01 | Renesas Technology Corp. | Data transfer control apparatus |
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