JP2000012963A - 光半導体装置の製造方法 - Google Patents
光半導体装置の製造方法Info
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- H01S5/2272—Buried mesa structure ; Striped active layer grown by a mask induced selective growth
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 成長阻止マスクのパターニング精度の低下を
防止して、それに起因する性能の劣化や歩留まりの低下
が生じない光半導体装置の製造方法を提供する。 【解決手段】 半導体基板１の平坦な表面１ａ上に誘電
体層を形成し、その誘電体層をパターン化して一対のス
トライプ状のマスク部分２ａ、２ｂとストライプ状の開
口３を持つマスク層２を形成する。次に、開口３から露
出する表面１ａに回折格子５を形成する。その後、マス
ク層２の開口３から露出する表面１ａに複数の半導体層
を順にＭＯＶＰＥ法によって選択成長させ、少なくとも
一部が回折格子５上に延在する光導波路を形成する。
防止して、それに起因する性能の劣化や歩留まりの低下
が生じない光半導体装置の製造方法を提供する。 【解決手段】 半導体基板１の平坦な表面１ａ上に誘電
体層を形成し、その誘電体層をパターン化して一対のス
トライプ状のマスク部分２ａ、２ｂとストライプ状の開
口３を持つマスク層２を形成する。次に、開口３から露
出する表面１ａに回折格子５を形成する。その後、マス
ク層２の開口３から露出する表面１ａに複数の半導体層
を順にＭＯＶＰＥ法によって選択成長させ、少なくとも
一部が回折格子５上に延在する光導波路を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体レーザな
どの光半導体装置の製造方法に関し、さらに言えば、半
導体基体上に回折格子と光導波路とを備えた光半導体装
置の製造方法に関する。
どの光半導体装置の製造方法に関し、さらに言えば、半
導体基体上に回折格子と光導波路とを備えた光半導体装
置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体レーザ等の光半導体装置
の製造方法において、光導波路の幅を精密に制御するこ
とは、当該装置の性能や製造歩留まりを確保する上で最
も重要な要素の一つである。これを実現する方法とし
て、選択ＭＯＶＰＥ（MetalOrganic Vapor Phase Epita
xy、有機金属気相成長）法がある。この方法では、半導
体基体の平坦な表面に、ストライプ状の開口を有する誘
電体（例えば、酸化シリコン）からなるマスク層を形成
し、このマスク層のストライプ状開口から露出する半導
体基体の表面に複数の半導体層をＭＯＶＰＥ法を用いて
選択的に結晶成長させることにより、多層構造のストラ
イプ状光導波路を形成する。
の製造方法において、光導波路の幅を精密に制御するこ
とは、当該装置の性能や製造歩留まりを確保する上で最
も重要な要素の一つである。これを実現する方法とし
て、選択ＭＯＶＰＥ（MetalOrganic Vapor Phase Epita
xy、有機金属気相成長）法がある。この方法では、半導
体基体の平坦な表面に、ストライプ状の開口を有する誘
電体（例えば、酸化シリコン）からなるマスク層を形成
し、このマスク層のストライプ状開口から露出する半導
体基体の表面に複数の半導体層をＭＯＶＰＥ法を用いて
選択的に結晶成長させることにより、多層構造のストラ
イプ状光導波路を形成する。
【０００３】したがって、この選択ＭＯＶＰＥ法では、
光導波路の幅の精度は、誘電体マスク層のストライプ状
開口の精度、換言すれば、誘電体マスク層のパターニン
グ工程の精度で決定される。
光導波路の幅の精度は、誘電体マスク層のストライプ状
開口の精度、換言すれば、誘電体マスク層のパターニン
グ工程の精度で決定される。
【０００４】誘電体マスク層のパターニング工程の精度
は、通常の半導体プロセスにおいて行われているのと同
様に±０．１μｍ程度を達成できるから、半導体基体上
に複数の半導体層を積層形成した後にそれら半導体層を
パターニングして光導波路を得る方法に比べると、光導
波路の幅の制御性を格段に向上させることができる。こ
の利点から、半導体レーザなどの微細な光半導体装置の
製造方法としては、この選択ＭＯＶＰＥ法が従来より一
般に用いられている。
は、通常の半導体プロセスにおいて行われているのと同
様に±０．１μｍ程度を達成できるから、半導体基体上
に複数の半導体層を積層形成した後にそれら半導体層を
パターニングして光導波路を得る方法に比べると、光導
波路の幅の制御性を格段に向上させることができる。こ
の利点から、半導体レーザなどの微細な光半導体装置の
製造方法としては、この選択ＭＯＶＰＥ法が従来より一
般に用いられている。
【０００５】この選択ＭＯＶＰＥ法を用いた従来の光半
導体装置の製造方法の一例として、半導体基板上にレー
ザと光変調器とを備えた光変調器集積型ＤＦＢ（Distri
buted Feedback、分布帰還）レーザ装置の製造方法を図
１１に示す。この方法は、特開平７−１７６８２２号公
報に開示されている。
導体装置の製造方法の一例として、半導体基板上にレー
ザと光変調器とを備えた光変調器集積型ＤＦＢ（Distri
buted Feedback、分布帰還）レーザ装置の製造方法を図
１１に示す。この方法は、特開平７−１７６８２２号公
報に開示されている。
【０００６】まず、ｎ型ＩｎＰ基板１０１の平坦な表面
の一部を、電子ビーム露光によりパターン化されたレジ
ストを用いてエッチングし、互いに平行な溝を等間隔に
形成する。こうして、図１１（ａ）に示すように、基板
１０１の表面の一部に回折格子１０２を形成する。この
時、基板１０１の表面は、回折格子１０２の凹凸を有す
る凹凸部１０５と、表面が平坦な平坦部１０６とに区分
される。
の一部を、電子ビーム露光によりパターン化されたレジ
ストを用いてエッチングし、互いに平行な溝を等間隔に
形成する。こうして、図１１（ａ）に示すように、基板
１０１の表面の一部に回折格子１０２を形成する。この
時、基板１０１の表面は、回折格子１０２の凹凸を有す
る凹凸部１０５と、表面が平坦な平坦部１０６とに区分
される。
【０００７】次に、基板１０１の全表面に酸化シリコン
（ＳｉＯ２）層（図示せず）を被着形成する。そして、
リソグラフィによりパターン化されたフォトレジスト
（図示せず）を用いてこの酸化シリコン層をエッチング
して、図１１（ｂ）に示すような成長阻止用マスク層１
０７を形成する。このマスク層１０７は、一対の略スト
ライプ状のマスク部分１０７ａ，１０７ｂと、それらマ
スク部分１０７ａ，１０７ｂの間に形成されたストライ
プ状の開口１０８を持つ。一対のストライプ状マスク部
分１０７ａ，１０７ｂとストライプ状の開口１０８は、
図１１（ｂ）に示すように、平坦部１０６だけでなく凹
凸部１０５にまで延在している。また、一対のマスク部
分１０７ａ，１０７ｂの幅は、凹凸部１０５で相対的に
広く平坦部１０６で相対的に狭くなっている。
（ＳｉＯ２）層（図示せず）を被着形成する。そして、
リソグラフィによりパターン化されたフォトレジスト
（図示せず）を用いてこの酸化シリコン層をエッチング
して、図１１（ｂ）に示すような成長阻止用マスク層１
０７を形成する。このマスク層１０７は、一対の略スト
ライプ状のマスク部分１０７ａ，１０７ｂと、それらマ
スク部分１０７ａ，１０７ｂの間に形成されたストライ
プ状の開口１０８を持つ。一対のストライプ状マスク部
分１０７ａ，１０７ｂとストライプ状の開口１０８は、
図１１（ｂ）に示すように、平坦部１０６だけでなく凹
凸部１０５にまで延在している。また、一対のマスク部
分１０７ａ，１０７ｂの幅は、凹凸部１０５で相対的に
広く平坦部１０６で相対的に狭くなっている。
【０００８】続いて、選択ＭＯＶＰＥ法により、マスク
層１０７のストライプ状開口１０８から露出した半導体
基板１０１の表面に複数の半導体層（図示せず）を選択
的に結晶成長させ、ストライプ状の光導波路（図示せ
ず）を形成する。その後、ストライプ状の光導波路を覆
うように所定の半導体層や誘電体層（いずれも図示せ
ず）を形成し、また電極（図示せず）などを形成する。
こうして、光変調器集積型ＤＦＢレーザ装置が得られ
る。
層１０７のストライプ状開口１０８から露出した半導体
基板１０１の表面に複数の半導体層（図示せず）を選択
的に結晶成長させ、ストライプ状の光導波路（図示せ
ず）を形成する。その後、ストライプ状の光導波路を覆
うように所定の半導体層や誘電体層（いずれも図示せ
ず）を形成し、また電極（図示せず）などを形成する。
こうして、光変調器集積型ＤＦＢレーザ装置が得られ
る。
【０００９】なお、図１１に記載の従来技術と同様の技
術は、特開平６−３１４６５７号公報、特開平９−１８
６３９１号公報にも開示されている。
術は、特開平６−３１４６５７号公報、特開平９−１８
６３９１号公報にも開示されている。
【００１０】
【発明が解決しようとする課題】上記従来の光半導体装
置の製造方法では、半導体基板１０１の表面の一部に回
折格子１０２を形成した後、その上にパターン化した酸
化シリコン層を形成してマスク層１０７を得ている。こ
のため、次のような理由により、当該光半導体装置の性
能の劣化や製造歩留まりの低下といった問題がある。
置の製造方法では、半導体基板１０１の表面の一部に回
折格子１０２を形成した後、その上にパターン化した酸
化シリコン層を形成してマスク層１０７を得ている。こ
のため、次のような理由により、当該光半導体装置の性
能の劣化や製造歩留まりの低下といった問題がある。
【００１１】第一に、回折格子１０２が形成された半導
体基板１０１の表面の凹凸部１０５では、酸化シリコン
層が回折格子１０２上に直接形成されるので、凹凸部１
０５における酸化シリコン層の平坦度は、平坦部１０６
におけるそれよりも低くなる。このため、酸化シリコン
層上にそのパターン化のためのフォトレジスト膜を形成
した際に、凹凸部１０５ではフォトレジスト膜の膜厚に
変動（ばらつき）が生じ易い。
体基板１０１の表面の凹凸部１０５では、酸化シリコン
層が回折格子１０２上に直接形成されるので、凹凸部１
０５における酸化シリコン層の平坦度は、平坦部１０６
におけるそれよりも低くなる。このため、酸化シリコン
層上にそのパターン化のためのフォトレジスト膜を形成
した際に、凹凸部１０５ではフォトレジスト膜の膜厚に
変動（ばらつき）が生じ易い。
【００１２】また、この酸化シリコン層の平坦度の低下
は、酸化シリコン層とフォトレジスト膜の密着性をも低
下させるので、このフォトレジスト膜を用いた酸化シリ
コン層のエッチング工程で、いわゆるサイドエッチ量が
増大する。
は、酸化シリコン層とフォトレジスト膜の密着性をも低
下させるので、このフォトレジスト膜を用いた酸化シリ
コン層のエッチング工程で、いわゆるサイドエッチ量が
増大する。
【００１３】その結果、マスク層１０７用の酸化シリコ
ン層のエッチング（パターニング）精度は、平坦部１０
６に比べて凹凸部１０５で低くなり、そのために凹凸部
１０５においてマスク層１０７の開口１０８の幅の変動
が大きくなる。マスク層１０７の開口１０８の幅の変動
は、凹凸部１０５において光導波路の幅の変動を増加さ
せ、当該光半導体装置の性能の劣化（例えば、発光特性
の劣化）や製造歩留まりの低下を引き起こすのである。
ン層のエッチング（パターニング）精度は、平坦部１０
６に比べて凹凸部１０５で低くなり、そのために凹凸部
１０５においてマスク層１０７の開口１０８の幅の変動
が大きくなる。マスク層１０７の開口１０８の幅の変動
は、凹凸部１０５において光導波路の幅の変動を増加さ
せ、当該光半導体装置の性能の劣化（例えば、発光特性
の劣化）や製造歩留まりの低下を引き起こすのである。
【００１４】第二に、半導体基板１０１の表面の平坦部
１０６では、マスク層１０７用の酸化シリコン層のエッ
チング（パターニング）精度の低下が生じないことか
ら、凹凸部１０５と平坦部１０６で酸化シリコン層のエ
ッチング（パターニング）精度に差が生じてしまう。そ
の結果、凹凸部１０５と平坦部１０６との境界におい
て、マスク層１０７の開口１０８の幅に食い違いが生じ
る。
１０６では、マスク層１０７用の酸化シリコン層のエッ
チング（パターニング）精度の低下が生じないことか
ら、凹凸部１０５と平坦部１０６で酸化シリコン層のエ
ッチング（パターニング）精度に差が生じてしまう。そ
の結果、凹凸部１０５と平坦部１０６との境界におい
て、マスク層１０７の開口１０８の幅に食い違いが生じ
る。
【００１５】開口１０８の幅の食い違いは、その開口１
０８内に選択成長される光導波路の幅にも食い違いを生
じさせるので、これも当該光半導体装置の性能の劣化
（例えば、不均一な電界の発生や導波損失の増加）や製
造歩留まりの低下を引き起こす。
０８内に選択成長される光導波路の幅にも食い違いを生
じさせるので、これも当該光半導体装置の性能の劣化
（例えば、不均一な電界の発生や導波損失の増加）や製
造歩留まりの低下を引き起こす。
【００１６】そこで、この発明の目的は、成長阻止用マ
スク層のパターニング精度の低下に起因する性能の劣化
と製造歩留まりの低下を防止できる光半導体装置の製造
方法を提供することにある。
スク層のパターニング精度の低下に起因する性能の劣化
と製造歩留まりの低下を防止できる光半導体装置の製造
方法を提供することにある。
【００１７】
【課題を解決するための手段】（１） この発明の光半
導体装置の製造方法は、平坦な表面を有する半導体基体
を準備する工程と、ストライプ状の開口を有する誘電体
マスク層を前記半導体基体の表面に形成する工程と、前
記誘電体マスク層の開口から露出する前記半導体基体の
表面の一部に回折格子を形成する工程と、前記誘電体マ
スク層の開口から露出する前記半導体基体の表面に複数
の半導体層を順にＭＯＶＰＥ法によって選択成長させ、
もって少なくとも一部が前記回折格子上に延在するスト
ライプ状の光導波路を形成する工程とを備えてなること
を特徴とする。
導体装置の製造方法は、平坦な表面を有する半導体基体
を準備する工程と、ストライプ状の開口を有する誘電体
マスク層を前記半導体基体の表面に形成する工程と、前
記誘電体マスク層の開口から露出する前記半導体基体の
表面の一部に回折格子を形成する工程と、前記誘電体マ
スク層の開口から露出する前記半導体基体の表面に複数
の半導体層を順にＭＯＶＰＥ法によって選択成長させ、
もって少なくとも一部が前記回折格子上に延在するスト
ライプ状の光導波路を形成する工程とを備えてなること
を特徴とする。
【００１８】（２） この発明の光半導体装置の製造方
法では、半導体基体の平坦な表面にストライプ状の開口
を有する誘電体マスク層を形成し、その後、その誘電体
マスク層の開口から露出する前記半導体基体の表面の一
部に回折格子を形成する。そして、前記誘電体マスク層
の開口から露出する前記半導体基体の表面に複数の半導
体層を順に選択成長させ、もって少なくとも一部が前記
回折格子上に延在するストライプ状の光導波路を形成す
る。
法では、半導体基体の平坦な表面にストライプ状の開口
を有する誘電体マスク層を形成し、その後、その誘電体
マスク層の開口から露出する前記半導体基体の表面の一
部に回折格子を形成する。そして、前記誘電体マスク層
の開口から露出する前記半導体基体の表面に複数の半導
体層を順に選択成長させ、もって少なくとも一部が前記
回折格子上に延在するストライプ状の光導波路を形成す
る。
【００１９】このため、誘電体マスク層はその全体が半
導体基体の平坦な表面に形成されることになり、その結
果、誘電体マスク層はその全体にわたって平坦になる。
従って、誘電体層のパターン化によって誘電体マスク層
を形成する際に、上記従来技術の説明において述べたよ
うなフォトレジスト膜の膜厚の「ばらつき」やサイドエ
ッチ量の増大は生じない。
導体基体の平坦な表面に形成されることになり、その結
果、誘電体マスク層はその全体にわたって平坦になる。
従って、誘電体層のパターン化によって誘電体マスク層
を形成する際に、上記従来技術の説明において述べたよ
うなフォトレジスト膜の膜厚の「ばらつき」やサイドエ
ッチ量の増大は生じない。
【００２０】よって、フォトレジスト膜の膜厚の「ばら
つき」やサイドエッチ量の増大に起因する当該光半導体
装置の性能の劣化や製造歩留まりの低下を防止できる。
つき」やサイドエッチ量の増大に起因する当該光半導体
装置の性能の劣化や製造歩留まりの低下を防止できる。
【００２１】また、誘電体マスク層はその全体にわたっ
て平坦になるため、その誘電体マスク層のパターニング
精度はその全体にわたって一定となり、上記従来技術の
説明において述べたような誘電体マスク層のストライプ
状開口の幅に食い違いは生じない。
て平坦になるため、その誘電体マスク層のパターニング
精度はその全体にわたって一定となり、上記従来技術の
説明において述べたような誘電体マスク層のストライプ
状開口の幅に食い違いは生じない。
【００２２】よって、誘電体マスク層の開口の幅の食い
違いに起因する当該光半導体装置の性能の劣化や製造歩
留まりの低下も防止できる。
違いに起因する当該光半導体装置の性能の劣化や製造歩
留まりの低下も防止できる。
【００２３】（３） この発明の光半導体装置の製造方
法の好ましい例では、ストライプ状の前記光導波路を形
成する工程において、前記光導波路の一部のみが前記回
折格子上に位置するように形成され、しかも、前記光導
波路の前記回折格子上に位置する部分によってレーザ素
子が生成される。
法の好ましい例では、ストライプ状の前記光導波路を形
成する工程において、前記光導波路の一部のみが前記回
折格子上に位置するように形成され、しかも、前記光導
波路の前記回折格子上に位置する部分によってレーザ素
子が生成される。
【００２４】この場合、回折格子を持つレーザ素子の性
能の劣化や製造歩留まりの低下を防止できる。
能の劣化や製造歩留まりの低下を防止できる。
【００２５】この発明の光半導体装置の製造方法の他の
好ましい例では、ストライプ状の前記光導波路を形成す
る工程において、前記光導波路の一部のみが前記回折格
子上に位置するように形成され、しかも、前記光導波路
の前記回折格子上に位置する部分によってレーザ素子が
生成され、且つ前記光導波路の前記回折格子上に位置し
ない部分によってレーザ素子以外の光素子が生成され
る。
好ましい例では、ストライプ状の前記光導波路を形成す
る工程において、前記光導波路の一部のみが前記回折格
子上に位置するように形成され、しかも、前記光導波路
の前記回折格子上に位置する部分によってレーザ素子が
生成され、且つ前記光導波路の前記回折格子上に位置し
ない部分によってレーザ素子以外の光素子が生成され
る。
【００２６】この場合、回折格子を持つレーザ素子とそ
れに光結合された他の光素子の性能の劣化や製造歩留ま
りの低下を防止できる。
れに光結合された他の光素子の性能の劣化や製造歩留ま
りの低下を防止できる。
【００２７】この発明の光半導体装置の製造方法のさら
に他の好ましい例では、前記誘電体マスク層を形成する
工程が、前記半導体基体の表面に形成されたマスク用誘
電体層の上にパターン化されたレジスト膜を形成し、そ
のパターン化されたレジスト膜を用いて前記マスク用誘
電体層をエッチングすることによって実行される。
に他の好ましい例では、前記誘電体マスク層を形成する
工程が、前記半導体基体の表面に形成されたマスク用誘
電体層の上にパターン化されたレジスト膜を形成し、そ
のパターン化されたレジスト膜を用いて前記マスク用誘
電体層をエッチングすることによって実行される。
【００２８】この場合にこの発明の利点がいっそう効果
的に発揮されるからである。
的に発揮されるからである。
【００２９】（４） 好ましくは、前記半導体基体とし
てＩｎＰ基板が使用され、前記誘電体マスク層として酸
化シリコン層または窒化シリコン層が使用される。
てＩｎＰ基板が使用され、前記誘電体マスク層として酸
化シリコン層または窒化シリコン層が使用される。
【００３０】前記半導体基体としては、ＩｎＰ基板が一
般的に使用され、前記誘電体マスク層としては、酸化シ
リコン層または窒化シリコン層が一般的に使用されてい
るからであり、また、この場合の上述した問題点を簡単
に解消できるからである。
般的に使用され、前記誘電体マスク層としては、酸化シ
リコン層または窒化シリコン層が一般的に使用されてい
るからであり、また、この場合の上述した問題点を簡単
に解消できるからである。
【００３１】好ましくは、前記誘電体マスク層のストラ
イプ状の開口の幅が約２μｍ以下とされる。
イプ状の開口の幅が約２μｍ以下とされる。
【００３２】このような狭幅の光導波路に対してこそ、
この発明の利点が効果的だからである。また、選択ＭＯ
ＶＰＥ法は、このような狭い開口を利用して光導波路を
形成する場合に特に有効であるからである。
この発明の利点が効果的だからである。また、選択ＭＯ
ＶＰＥ法は、このような狭い開口を利用して光導波路を
形成する場合に特に有効であるからである。
【００３３】（５） この発明の光半導体装置の製造方
法では、「半導体基体」としては、平坦な表面を持つ半
導体基板だけでなく、半導体基板の上に他の任意の層を
形成して平坦な表面を持たせたものでもよい。
法では、「半導体基体」としては、平坦な表面を持つ半
導体基板だけでなく、半導体基板の上に他の任意の層を
形成して平坦な表面を持たせたものでもよい。
【００３４】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【００３５】（第１実施形態）図１〜図５は、この発明
の第１実施形態の光半導体装置の製造方法を示す。この
第１実施形態の方法は、この発明をアナログ伝送用の部
分回折格子型ＤＦＢ半導体レーザ装置の製造方法に適用
したものである。
の第１実施形態の光半導体装置の製造方法を示す。この
第１実施形態の方法は、この発明をアナログ伝送用の部
分回折格子型ＤＦＢ半導体レーザ装置の製造方法に適用
したものである。
【００３６】まず、（１００）面方位の平坦な表面１ａ
を有するｎ型ＩｎＰ基板１を準備する。そして、その平
坦な表面１ａに、公知の熱ＣＶＤ（Chemical Vapor Dep
osition）法を用いて、膜厚１５０ｎｍの酸化シリコン
層（図示せず）を堆積させる。その後、公知のフォトリ
ソグラフィによりパターン化されたフォトレジストを用
いて、その酸化シリコン層をウェットエッチングし、図
１に示すような成長阻止用マスク層２を形成する。
を有するｎ型ＩｎＰ基板１を準備する。そして、その平
坦な表面１ａに、公知の熱ＣＶＤ（Chemical Vapor Dep
osition）法を用いて、膜厚１５０ｎｍの酸化シリコン
層（図示せず）を堆積させる。その後、公知のフォトリ
ソグラフィによりパターン化されたフォトレジストを用
いて、その酸化シリコン層をウェットエッチングし、図
１に示すような成長阻止用マスク層２を形成する。
【００３７】このマスク層２は、基板１の＜０１１＞方
向に延在する一対のストライプ状のマスク部分２ａ，２
ｂを有している。また、それらマスク部分２ａ，２ｂの
間には、ストライプ状の開口３を持ち、さらにマスク部
分２ａ，２ｂの外側にそれぞれ開口４ａ，４ｂを持つ。
ストライプ状の開口３も基板１の＜０１１＞方向に延在
している。基板１の表面１ａは、開口３，４ａ，４ｂを
介してマスク層２から露出している。
向に延在する一対のストライプ状のマスク部分２ａ，２
ｂを有している。また、それらマスク部分２ａ，２ｂの
間には、ストライプ状の開口３を持ち、さらにマスク部
分２ａ，２ｂの外側にそれぞれ開口４ａ，４ｂを持つ。
ストライプ状の開口３も基板１の＜０１１＞方向に延在
している。基板１の表面１ａは、開口３，４ａ，４ｂを
介してマスク層２から露出している。
【００３８】ストライプ状のマスク部分２ａ，２ｂとス
トライプ状の開口３，４ａ，４ｂの幅は、それらの全長
にわたって一定である。ここでは、ストライプ状のマス
ク部分２ａ，２ｂの幅Ｗｍは３μｍ、マスク部分２ａ、
２ｂの間のストライプ状開口３の幅Ｗｓは１．５μｍで
ある。
トライプ状の開口３，４ａ，４ｂの幅は、それらの全長
にわたって一定である。ここでは、ストライプ状のマス
ク部分２ａ，２ｂの幅Ｗｍは３μｍ、マスク部分２ａ、
２ｂの間のストライプ状開口３の幅Ｗｓは１．５μｍで
ある。
【００３９】次に、図２に示すように、ストライプ状の
開口３より露出した基板１の平坦な表面１ａの全体に、
電子ビームレジスト膜（図示せず）を形成した後、その
レジスト膜を公知の電子ビーム露光によりパターン化す
る。そして、そのパターン化された電子ビームレジスト
膜を用いて、基板１の表面１ａの該当箇所を直接ウエッ
トエッチングし、基板１の＜０１１＞方向に直交する溝
を平行且つ等間隔に形成する。こうして、ストライプ状
の開口３より露出した基板１の表面１ａに回折格子５を
選択的に形成する。
開口３より露出した基板１の平坦な表面１ａの全体に、
電子ビームレジスト膜（図示せず）を形成した後、その
レジスト膜を公知の電子ビーム露光によりパターン化す
る。そして、そのパターン化された電子ビームレジスト
膜を用いて、基板１の表面１ａの該当箇所を直接ウエッ
トエッチングし、基板１の＜０１１＞方向に直交する溝
を平行且つ等間隔に形成する。こうして、ストライプ状
の開口３より露出した基板１の表面１ａに回折格子５を
選択的に形成する。
【００４０】回折格子５の形成された基板１の表面１ａ
には、凹凸が形成されるので、この明細書ではこの領域
を凹凸部６と呼ぶ。また、回折格子５の形成されない基
板１の表面１ａは平坦なままであるから、平坦部７と呼
ぶ。
には、凹凸が形成されるので、この明細書ではこの領域
を凹凸部６と呼ぶ。また、回折格子５の形成されない基
板１の表面１ａは平坦なままであるから、平坦部７と呼
ぶ。
【００４１】ここでは、回折格子５の形成された凹凸部
６の＜０１１＞方向の長さＬ１は１００μｍ、回折格子
５の形成されない平坦部７の長さＬ２は２００μｍであ
り、したがって当該半導体レーザ装置の全長は＜０１１
＞方向に３００μｍである。回折格子５の周期は２０
２．７ｎｍである。
６の＜０１１＞方向の長さＬ１は１００μｍ、回折格子
５の形成されない平坦部７の長さＬ２は２００μｍであ
り、したがって当該半導体レーザ装置の全長は＜０１１
＞方向に３００μｍである。回折格子５の周期は２０
２．７ｎｍである。
【００４２】次に、マスク層２を用いたＭＯＶＰＥ法に
より、マスク層２の開口３より露出する基板１の表面１
ａに、ｎ型ＩｎＧａＡｓＰガイド層８、ｎ型ＩｎＰスペ
ーサ層９、ノンドープＭＱＷ（Multipule Quantum Wel
l：多重量子井戸）活性層１０、ノンドープＩｎＧａＡ
ｓＰ光閉じ込め層１１、ｐ型ＩｎＰクラッド層１２を順
次、選択的に結晶成長させる。こうして、図３に示すよ
うに、全体がメサ形状をなす光導波路１３を基板１の表
面１ａに形成する。この結晶成長は、成長圧力７５Ｔｏ
ｒｒ、成長温度６２５℃の条件下で行う。
より、マスク層２の開口３より露出する基板１の表面１
ａに、ｎ型ＩｎＧａＡｓＰガイド層８、ｎ型ＩｎＰスペ
ーサ層９、ノンドープＭＱＷ（Multipule Quantum Wel
l：多重量子井戸）活性層１０、ノンドープＩｎＧａＡ
ｓＰ光閉じ込め層１１、ｐ型ＩｎＰクラッド層１２を順
次、選択的に結晶成長させる。こうして、図３に示すよ
うに、全体がメサ形状をなす光導波路１３を基板１の表
面１ａに形成する。この結晶成長は、成長圧力７５Ｔｏ
ｒｒ、成長温度６２５℃の条件下で行う。
【００４３】ＩｎＧａＡｓＰガイド層８の層厚は０．１
μｍ、キャリア濃度は１×１０１８ｃｍ−３、バンドギ
ャップ波長は１．０５μｍである。ＩｎＰスペーサ層９
の層厚は０．０２μｍ、キャリア濃度は１×１０１８ｃ
ｍ−３である。ＭＱＷ活性層１０は、層厚５ｎｍ、バン
ドギャップ波長１．３１μｍ、０．７％歪のＩｎＧａＡ
ｓＰウェル層と、層厚１０ｎｍ、バンドギャップ波長
１．０５μｍのバリア層を７周期にわたって交互に積層
して構成される。ＩｎＧａＡｓＰ光閉じ込め層１１の層
厚は９０ｎｍ、バンドギャップ波長は１．０５μｍであ
る。ＩｎＰクラッド層１２の層厚は０．１μｍ、キャリ
ア濃度は５×１０１７cm−３である。
μｍ、キャリア濃度は１×１０１８ｃｍ−３、バンドギ
ャップ波長は１．０５μｍである。ＩｎＰスペーサ層９
の層厚は０．０２μｍ、キャリア濃度は１×１０１８ｃ
ｍ−３である。ＭＱＷ活性層１０は、層厚５ｎｍ、バン
ドギャップ波長１．３１μｍ、０．７％歪のＩｎＧａＡ
ｓＰウェル層と、層厚１０ｎｍ、バンドギャップ波長
１．０５μｍのバリア層を７周期にわたって交互に積層
して構成される。ＩｎＧａＡｓＰ光閉じ込め層１１の層
厚は９０ｎｍ、バンドギャップ波長は１．０５μｍであ
る。ＩｎＰクラッド層１２の層厚は０．１μｍ、キャリ
ア濃度は５×１０１７cm−３である。
【００４４】なお、図３に示すように、光導波路１３を
形成する際に、マスク層２の開口４ａ，４ｂより露出す
る基板１の表面１ａには、ＩｎＧａＡｓＰ層８ａ、Ｉｎ
Ｐ層９ａ、ＭＱＷ活性層１０ａ、ＩｎＧａＡｓＰ層１１
ａ、ｐ型ＩｎＰ層１２ａがそれぞれ形成される。これら
の層８ａ、９ａ、１０ａ、１１ａ、１２ａはそれぞれ、
光導波路１３を形成するＩｎＧａＡｓＰガイド層８、Ｉ
ｎＰスペーサ層９、ＭＱＷ活性層１０、ＩｎＧａＡｓＰ
光閉じ込め層１１、ＩｎＰクラッド層１２と同じ構成お
よび組成を持つ。
形成する際に、マスク層２の開口４ａ，４ｂより露出す
る基板１の表面１ａには、ＩｎＧａＡｓＰ層８ａ、Ｉｎ
Ｐ層９ａ、ＭＱＷ活性層１０ａ、ＩｎＧａＡｓＰ層１１
ａ、ｐ型ＩｎＰ層１２ａがそれぞれ形成される。これら
の層８ａ、９ａ、１０ａ、１１ａ、１２ａはそれぞれ、
光導波路１３を形成するＩｎＧａＡｓＰガイド層８、Ｉ
ｎＰスペーサ層９、ＭＱＷ活性層１０、ＩｎＧａＡｓＰ
光閉じ込め層１１、ＩｎＰクラッド層１２と同じ構成お
よび組成を持つ。
【００４５】次に、図３に示す構造体の上に、熱ＣＶＤ
法により酸化シリコン層（図示せず）を３５０ｎｍ厚で
堆積させた後、フォトリソグラフィによりパターン化さ
れたフォトレジストを用いてこれをウェットエッチング
し、酸化シリコンよりなるマスク層（図示せず）を形成
する。このマスク層は、光導波路１３の最上部のクラッ
ド層１２のみを覆うマスク部を持つ。また、このウェッ
トエッチング時に、成長阻止用マスク層２が除去され
る。
法により酸化シリコン層（図示せず）を３５０ｎｍ厚で
堆積させた後、フォトリソグラフィによりパターン化さ
れたフォトレジストを用いてこれをウェットエッチング
し、酸化シリコンよりなるマスク層（図示せず）を形成
する。このマスク層は、光導波路１３の最上部のクラッ
ド層１２のみを覆うマスク部を持つ。また、このウェッ
トエッチング時に、成長阻止用マスク層２が除去され
る。
【００４６】さらに、こうして形成した酸化シリコンの
マスク層を用いて、選択ＭＯＶＰＥ法により、成長圧力
７５Ｔｏｒｒ、成長温度６２５℃の条件下で、図４に示
すように、ｐ型ＩｎＰ層１４、ｎ型ＩｎＰ層１５、ｐ型
ＩｎＰ層１６を順次、選択的に結晶成長させる。これら
の層１４，１５，１６は、光導波路１３の最上部のクラ
ッド層１２を除いて基板１の表面１ａの全体を覆ってい
る。
マスク層を用いて、選択ＭＯＶＰＥ法により、成長圧力
７５Ｔｏｒｒ、成長温度６２５℃の条件下で、図４に示
すように、ｐ型ＩｎＰ層１４、ｎ型ＩｎＰ層１５、ｐ型
ＩｎＰ層１６を順次、選択的に結晶成長させる。これら
の層１４，１５，１６は、光導波路１３の最上部のクラ
ッド層１２を除いて基板１の表面１ａの全体を覆ってい
る。
【００４７】ｐ型ＩｎＰ層１４の層厚は０．３μｍ、キ
ャリア濃度は５×１０１７ｃｍ−３である。ｎ型ＩｎＰ
層１５の層厚は１μｍ、キャリア濃度は１×１０１８ｃ
ｍ− ３である。ｐ型ＩｎＰ層１６の層厚は０．２μｍ、
キャリア濃度は５×１０１７ ｃｍ−３である。その後、
この酸化シリコンのマスク層はエッチングにより除去さ
れる。
ャリア濃度は５×１０１７ｃｍ−３である。ｎ型ＩｎＰ
層１５の層厚は１μｍ、キャリア濃度は１×１０１８ｃ
ｍ− ３である。ｐ型ＩｎＰ層１６の層厚は０．２μｍ、
キャリア濃度は５×１０１７ ｃｍ−３である。その後、
この酸化シリコンのマスク層はエッチングにより除去さ
れる。
【００４８】続いて、ＭＯＶＰＥ法により、成長圧力７
５Ｔｏｒｒ、成長温度６２５℃の条件下で、ｐ型ＩｎＰ
層１６の上にｐ型ＩｎＰ層１７（層厚１．５μｍ、キャ
リア濃度１×１０１８ｃｍ−３）を結晶成長させる。こ
のｐ型ＩｎＰ層１７は、基板１の表面１ａの全体を覆っ
ている。
５Ｔｏｒｒ、成長温度６２５℃の条件下で、ｐ型ＩｎＰ
層１６の上にｐ型ＩｎＰ層１７（層厚１．５μｍ、キャ
リア濃度１×１０１８ｃｍ−３）を結晶成長させる。こ
のｐ型ＩｎＰ層１７は、基板１の表面１ａの全体を覆っ
ている。
【００４９】こうして、図４に示すように、ｐ型ＩｎＰ
層１４、ｎ型ＩｎＰ層１５、ｐ型ＩｎＰ層１６およびｐ
型ＩｎＰ層１７により、サイリスタ構造の電流ブロック
層１８が構成される。
層１４、ｎ型ＩｎＰ層１５、ｐ型ＩｎＰ層１６およびｐ
型ＩｎＰ層１７により、サイリスタ構造の電流ブロック
層１８が構成される。
【００５０】さらに続いて、ＭＯＶＰＥ法により、ｐ型
ＩｎＰ層１７の上に、基板１の表面１ａの全体を覆うよ
うにｐ型ＩｎＧａＡｓキャップ層１９（層厚０．２μ
ｍ、キャリア濃度５×１０１８ｃｍ−３）を形成する。
こうして結晶成長が完了する。この時の状態を図４に示
す。
ＩｎＰ層１７の上に、基板１の表面１ａの全体を覆うよ
うにｐ型ＩｎＧａＡｓキャップ層１９（層厚０．２μ
ｍ、キャリア濃度５×１０１８ｃｍ−３）を形成する。
こうして結晶成長が完了する。この時の状態を図４に示
す。
【００５１】次に、公知のフォトリソグラフィとウェッ
トエッチングにより、マスク層２の開口４ａ，４ｂから
露出した基板１の表面１ａに形成されたＩｎＰ層９ａ、
ＭＱＷ活性層１０ａ、ＩｎＧａＡｓＰ層１１ａ、ＩｎＰ
層１２ａ、電流ブロック層１８およびＩｎＧａＡｓキャ
ップ層１９をパターン化する。こうして、図５に示すよ
うに、幅１０μｍのメサストライプ構造を基板１の表面
１ａに形成する。
トエッチングにより、マスク層２の開口４ａ，４ｂから
露出した基板１の表面１ａに形成されたＩｎＰ層９ａ、
ＭＱＷ活性層１０ａ、ＩｎＧａＡｓＰ層１１ａ、ＩｎＰ
層１２ａ、電流ブロック層１８およびＩｎＧａＡｓキャ
ップ層１９をパターン化する。こうして、図５に示すよ
うに、幅１０μｍのメサストライプ構造を基板１の表面
１ａに形成する。
【００５２】続いて、このメサストライプ構造の上に、
熱ＣＶＤ法により酸化シリコン層２１を３５０ｎｍ厚で
堆積させた後、フォトリソグラフィによりパターン化さ
れたフォトレジストを用いてこの酸化シリコン層２１を
ウェットエッチングし、コンタクト用の開口２２を形成
する。
熱ＣＶＤ法により酸化シリコン層２１を３５０ｎｍ厚で
堆積させた後、フォトリソグラフィによりパターン化さ
れたフォトレジストを用いてこの酸化シリコン層２１を
ウェットエッチングし、コンタクト用の開口２２を形成
する。
【００５３】さらに、酸化シリコン層２１の上に、１０
０ｎｍ厚のチタン膜と３００ｎｍ厚の金膜を公知のスパ
ッタ法により順に堆積させてから、フォトリソグラフィ
によりパターン化されたフォトレジストを用いてこれら
のチタン膜と金膜を同時にウェットエッチングし、パッ
ド構造のｐ側電極２３を形成する。ｐ側電極２３は、酸
化シリコン層２１のコンタクト用の開口２２を介してＩ
ｎＧａＡｓキャップ層１９に接触している。
０ｎｍ厚のチタン膜と３００ｎｍ厚の金膜を公知のスパ
ッタ法により順に堆積させてから、フォトリソグラフィ
によりパターン化されたフォトレジストを用いてこれら
のチタン膜と金膜を同時にウェットエッチングし、パッ
ド構造のｐ側電極２３を形成する。ｐ側電極２３は、酸
化シリコン層２１のコンタクト用の開口２２を介してＩ
ｎＧａＡｓキャップ層１９に接触している。
【００５４】そして、最終的な基板１の厚さが９０μｍ
になるまで基板１の裏面を研磨してから、基板１の裏面
に１００ｎｍ厚のチタン膜と３００ｎｍ厚の金膜をスパ
ッタ法により堆積させ、ｎ側電極２４とする。その後、
窒素雰囲気中でシンター処理を行い、部分回折格子型の
半導体レーザ装置を得る。
になるまで基板１の裏面を研磨してから、基板１の裏面
に１００ｎｍ厚のチタン膜と３００ｎｍ厚の金膜をスパ
ッタ法により堆積させ、ｎ側電極２４とする。その後、
窒素雰囲気中でシンター処理を行い、部分回折格子型の
半導体レーザ装置を得る。
【００５５】実際には、一つのＩｎＰ基板１上に上述し
た構造を持つ多数のレーザ装置が形成されるので、最後
に、所定の位置で基板１を劈開して各レーザ装置を分離
してから、各レーザ装置について、回折格子５側とは反
対側の端面に反射率７０％の高反射膜２５を形成し、回
折格子５側の端面に反射率１％の低反射膜２６を形成す
る。こうして、図５に示す構成の部分回折格子型半導体
レーザ装置が完成する。
た構造を持つ多数のレーザ装置が形成されるので、最後
に、所定の位置で基板１を劈開して各レーザ装置を分離
してから、各レーザ装置について、回折格子５側とは反
対側の端面に反射率７０％の高反射膜２５を形成し、回
折格子５側の端面に反射率１％の低反射膜２６を形成す
る。こうして、図５に示す構成の部分回折格子型半導体
レーザ装置が完成する。
【００５６】以上説明したように、この発明の第１実施
形態の半導体レーザ装置の製造方法では、ＩｎＰ基板１
の平坦な表面１ａにストライプ状の開口３を有する酸化
シリコンのマスク層２を形成し、その後、そのマスク層
２の開口３から露出する基板１の表面１ａの一部に回折
格子５を形成する。そして、マスク層２の開口３から露
出する基板１の表面１ａに複数の半導体層８，９，１
０，１１，１２を順に選択成長させ、もって一部が回折
格子５上に延在するストライプ状の光導波路１３を形成
する。
形態の半導体レーザ装置の製造方法では、ＩｎＰ基板１
の平坦な表面１ａにストライプ状の開口３を有する酸化
シリコンのマスク層２を形成し、その後、そのマスク層
２の開口３から露出する基板１の表面１ａの一部に回折
格子５を形成する。そして、マスク層２の開口３から露
出する基板１の表面１ａに複数の半導体層８，９，１
０，１１，１２を順に選択成長させ、もって一部が回折
格子５上に延在するストライプ状の光導波路１３を形成
する。
【００５７】このため、マスク層２は、その全体が基板
１の平坦な表面１ａに形成されることになり、その結
果、マスク層２はその全体にわたって平坦になる。従っ
て、酸化シリコン層のエッチング（パターン化）によっ
てマスク層２を形成する際に、上記従来技術の説明にお
いて述べたようなフォトレジスト膜の膜厚の「ばらつ
き」やサイドエッチ量の増大は生じない。よって、フォ
トレジスト膜の膜厚の「ばらつき」やサイドエッチ量の
増大に起因する当該半導体レーザ装置の性能の劣化や製
造歩留まりの低下を防止できる。
１の平坦な表面１ａに形成されることになり、その結
果、マスク層２はその全体にわたって平坦になる。従っ
て、酸化シリコン層のエッチング（パターン化）によっ
てマスク層２を形成する際に、上記従来技術の説明にお
いて述べたようなフォトレジスト膜の膜厚の「ばらつ
き」やサイドエッチ量の増大は生じない。よって、フォ
トレジスト膜の膜厚の「ばらつき」やサイドエッチ量の
増大に起因する当該半導体レーザ装置の性能の劣化や製
造歩留まりの低下を防止できる。
【００５８】また、マスク層２はその全体にわたって平
坦になるため、そのマスク層２のパターニング精度はそ
の全体にわたって一定となり、凹凸部６と平坦部７の境
界において、上記従来技術の説明において述べたような
マスク層２のストライプ状開口３の幅に食い違いは生じ
ない。よって、マスク層２の開口３の幅の食い違いに起
因する当該半導体レーザ装置の性能の劣化や製造歩留ま
りの低下も防止できる。
坦になるため、そのマスク層２のパターニング精度はそ
の全体にわたって一定となり、凹凸部６と平坦部７の境
界において、上記従来技術の説明において述べたような
マスク層２のストライプ状開口３の幅に食い違いは生じ
ない。よって、マスク層２の開口３の幅の食い違いに起
因する当該半導体レーザ装置の性能の劣化や製造歩留ま
りの低下も防止できる。
【００５９】例えば、光導波路１３の幅が所定値となら
ないことによるレーザ性能の劣化や製造歩留まりの低下
は生じない。また、基板１の表面１ａの凹凸部６と平坦
部７の境界において光導波路１３の幅が不連続に変動す
ることがないので、それに起因する光の散乱や反射が光
導波路１３内で生じない。よって、光導波路１３の全長
にわたって電界分布が均一となり、良好なアナログ特性
を得ることができる。このため、部分回折格子型ＤＦＢ
レーザの性能が充分引き出される。
ないことによるレーザ性能の劣化や製造歩留まりの低下
は生じない。また、基板１の表面１ａの凹凸部６と平坦
部７の境界において光導波路１３の幅が不連続に変動す
ることがないので、それに起因する光の散乱や反射が光
導波路１３内で生じない。よって、光導波路１３の全長
にわたって電界分布が均一となり、良好なアナログ特性
を得ることができる。このため、部分回折格子型ＤＦＢ
レーザの性能が充分引き出される。
【００６０】この第１実施形態の製造方法により実際に
部分回折格子型ＤＦＢレーザを製造し、そのアナログ特
性を評価したところ、光出力３０ｍＷ時の相互２次変調
歪みは−６５ｄＢｃとなった。これを図１１に示した従
来の光半導体装置の製造方法で製造した場合と比べる
と、１０ｄＢ以上改善されていることが確認された。
部分回折格子型ＤＦＢレーザを製造し、そのアナログ特
性を評価したところ、光出力３０ｍＷ時の相互２次変調
歪みは−６５ｄＢｃとなった。これを図１１に示した従
来の光半導体装置の製造方法で製造した場合と比べる
と、１０ｄＢ以上改善されていることが確認された。
【００６１】また、静特性においても、発振しきい値は
１０ｍＡ、スロープ効率は０．５８Ｗ／Ａとなり、図１
１に示した従来の光半導体装置の製造方法で製造した場
合と比べて遜色のない結果が得られた。
１０ｍＡ、スロープ効率は０．５８Ｗ／Ａとなり、図１
１に示した従来の光半導体装置の製造方法で製造した場
合と比べて遜色のない結果が得られた。
【００６２】なお、この第１実施形態では、マスク層２
の開口３内に露出した基板１の表面１ａの一部に回折格
子５を形成しているが、マスク層２の開口３内に露出し
た基板１の表面全体に回折格子５を形成してもよいこと
は言うまでもない。
の開口３内に露出した基板１の表面１ａの一部に回折格
子５を形成しているが、マスク層２の開口３内に露出し
た基板１の表面全体に回折格子５を形成してもよいこと
は言うまでもない。
【００６３】（第２実施形態）図６〜図１０は、この発
明の第２実施形態の光半導体装置の製造方法を示す。こ
の第２実施形態の方法は、この発明を電界吸収型光変調
器とＤＦＢレーザ装置を同一基板上に備えた光変調器集
積型ＤＦＢレーザ装置の製造方法に適用したものであ
る。
明の第２実施形態の光半導体装置の製造方法を示す。こ
の第２実施形態の方法は、この発明を電界吸収型光変調
器とＤＦＢレーザ装置を同一基板上に備えた光変調器集
積型ＤＦＢレーザ装置の製造方法に適用したものであ
る。
【００６４】まず、（１００）面方位の平坦な表面１ａ
を有するｎ型ＩｎＰ基板１を準備する。そして、その平
坦な表面１ａに公知の熱ＣＶＤ法を用いて、膜厚１５０
ｎｍの酸化シリコン層（図示せず）を堆積させる。その
後、公知のフォトリソグラフィによりパターン化された
フォトレジストを用いて、その酸化シリコン層をウェッ
トエッチングし、図６に示すような成長阻止用マスク層
３２を形成する。
を有するｎ型ＩｎＰ基板１を準備する。そして、その平
坦な表面１ａに公知の熱ＣＶＤ法を用いて、膜厚１５０
ｎｍの酸化シリコン層（図示せず）を堆積させる。その
後、公知のフォトリソグラフィによりパターン化された
フォトレジストを用いて、その酸化シリコン層をウェッ
トエッチングし、図６に示すような成長阻止用マスク層
３２を形成する。
【００６５】このマスク層３２は、基板１の＜０１１＞
方向に延在する一対の略ストライプ状のマスク部分３２
ａ，３２ｂを有している。また、それらマスク部分３２
ａ，３２ｂの間には、ストライプ状の開口３３を持ち、
さらにマスク部分３２ａ，３２ｂの外側にそれぞれ開口
３４ａ，３４ｂを持つ。ストライプ状の開口３３も基板
１の＜０１１＞方向に延在している。基板１の表面１ａ
は、開口３３，３４ａ，３４ｂを介してマスク層３２か
ら露出している。
方向に延在する一対の略ストライプ状のマスク部分３２
ａ，３２ｂを有している。また、それらマスク部分３２
ａ，３２ｂの間には、ストライプ状の開口３３を持ち、
さらにマスク部分３２ａ，３２ｂの外側にそれぞれ開口
３４ａ，３４ｂを持つ。ストライプ状の開口３３も基板
１の＜０１１＞方向に延在している。基板１の表面１ａ
は、開口３３，３４ａ，３４ｂを介してマスク層３２か
ら露出している。
【００６６】略ストライプ状のマスク部分３２ａ，３２
ｂの幅と長さは、レーザが形成される箇所と光変調器が
形成される箇所で異なっている。ここでは、レーザが形
成される箇所でのマスク部分３２ａ，３２ｂの幅Ｗｍ１
は１８μｍ、長さＬ１は５００μｍである。光変調器が
形成される箇所でのマスク部分３２ａ，３２ｂの幅Ｗ
ｍ２は５μｍ、長さＬ２は２００μｍである。当該半導
体レーザ装置の全長は、＜０１１＞方向に９００μｍで
ある。ストライプ状の開口３３の幅Ｗｓは、その全長に
わたって１．５μｍで一定である。
ｂの幅と長さは、レーザが形成される箇所と光変調器が
形成される箇所で異なっている。ここでは、レーザが形
成される箇所でのマスク部分３２ａ，３２ｂの幅Ｗｍ１
は１８μｍ、長さＬ１は５００μｍである。光変調器が
形成される箇所でのマスク部分３２ａ，３２ｂの幅Ｗ
ｍ２は５μｍ、長さＬ２は２００μｍである。当該半導
体レーザ装置の全長は、＜０１１＞方向に９００μｍで
ある。ストライプ状の開口３３の幅Ｗｓは、その全長に
わたって１．５μｍで一定である。
【００６７】次に、図７に示すように、ストライプ状の
開口３３より露出した基板１の平坦な表面１ａの全体に
電子ビームレジスト膜（図示せず）を形成した後、その
レジスト膜を公知の電子ビーム露光によりパターン化す
る。そして、そのパターン化された電子ビームレジスト
膜を用いて、基板１の表面１ａの該当箇所を直接ウエッ
トエッチングし、基板１の＜０１１＞方向に直交する溝
を平行且つ等間隔に形成する。こうして、ストライプ状
の開口３３より露出した基板１の表面１ａに回折格子５
を選択的に形成する。
開口３３より露出した基板１の平坦な表面１ａの全体に
電子ビームレジスト膜（図示せず）を形成した後、その
レジスト膜を公知の電子ビーム露光によりパターン化す
る。そして、そのパターン化された電子ビームレジスト
膜を用いて、基板１の表面１ａの該当箇所を直接ウエッ
トエッチングし、基板１の＜０１１＞方向に直交する溝
を平行且つ等間隔に形成する。こうして、ストライプ状
の開口３３より露出した基板１の表面１ａに回折格子５
を選択的に形成する。
【００６８】回折格子５の形成された基板１の表面１ａ
は凹凸部６、回折格子５の形成されない基板１の表面１
ａは平坦部７となる。
は凹凸部６、回折格子５の形成されない基板１の表面１
ａは平坦部７となる。
【００６９】ここでは、回折格子５の形成された凹凸部
６の＜０１１＞方向の長さはＬ１（＝５００μｍ）に等
しい。回折格子５の周期は２４１．７ｎｍである。
６の＜０１１＞方向の長さはＬ１（＝５００μｍ）に等
しい。回折格子５の周期は２４１．７ｎｍである。
【００７０】次に、マスク層３２を用いた選択ＭＯＶＰ
Ｅ法により、マスク層３２の開口３３より露出する基板
１の表面１ａに、ｎ型ＩｎＧａＡｓＰガイド層３８、ノ
ンドープＭＱＷ活性層４０、ノンドープＩｎＧａＡｓＰ
光閉じ込め層４１、ｐ型ＩｎＰクラッド層４２を順次、
結晶成長させる。こうして、図８に示すように、全体が
メサ形状をなす光導波路４３を基板１の表面１ａに形成
する。この結晶成長は、成長圧力７５Ｔｏｒｒ、成長温
度６２５℃の条件下で行う。
Ｅ法により、マスク層３２の開口３３より露出する基板
１の表面１ａに、ｎ型ＩｎＧａＡｓＰガイド層３８、ノ
ンドープＭＱＷ活性層４０、ノンドープＩｎＧａＡｓＰ
光閉じ込め層４１、ｐ型ＩｎＰクラッド層４２を順次、
結晶成長させる。こうして、図８に示すように、全体が
メサ形状をなす光導波路４３を基板１の表面１ａに形成
する。この結晶成長は、成長圧力７５Ｔｏｒｒ、成長温
度６２５℃の条件下で行う。
【００７１】ＩｎＧａＡｓＰガイド層３８の層厚は０．
１μｍ、キャリア濃度は５×１０１７ｃｍ−３、バンド
ギャップ波長は１．１３μｍである。ＭＱＷ活性層４０
は、レーザ領域では、バンドギャップ波長５６μｍ、層
厚６ｎｍ、０．５％歪のＩｎＧａＡｓＰウェルと、層厚
８ｎｍ、バンドギャップ波長１．１３μｍのバリア層を
８周期にわたって交互に積層して構成される。変調器領
域では、ＭＱＷ活性層４０はレーザ領域と同じ積層構造
であるが、バンドギャップ波長が１．４７μｍとなる。
ＩｎＧａＡｓＰ光閉じ込め層４１の層厚は６０ｎｍ、キ
ャリア濃度は５×１０１７ｃｍ−３、バンドギャップ波
長は１．１５μｍである。ｐ型ＩｎＰクラッド層１２の
層厚は０．１μｍ、キャリア濃度は５×１０１７cm−３
である。
１μｍ、キャリア濃度は５×１０１７ｃｍ−３、バンド
ギャップ波長は１．１３μｍである。ＭＱＷ活性層４０
は、レーザ領域では、バンドギャップ波長５６μｍ、層
厚６ｎｍ、０．５％歪のＩｎＧａＡｓＰウェルと、層厚
８ｎｍ、バンドギャップ波長１．１３μｍのバリア層を
８周期にわたって交互に積層して構成される。変調器領
域では、ＭＱＷ活性層４０はレーザ領域と同じ積層構造
であるが、バンドギャップ波長が１．４７μｍとなる。
ＩｎＧａＡｓＰ光閉じ込め層４１の層厚は６０ｎｍ、キ
ャリア濃度は５×１０１７ｃｍ−３、バンドギャップ波
長は１．１５μｍである。ｐ型ＩｎＰクラッド層１２の
層厚は０．１μｍ、キャリア濃度は５×１０１７cm−３
である。
【００７２】なお、図８に示すように、光導波路４３が
形成される際に、マスク層３２の開口３４ａ，３４ｂよ
り露出する基板１の表面１ａには、ＩｎＧａＡｓＰ層３
８ａ、ＭＱＷ活性層４０ａ、ＩｎＧａＡｓＰ層４１ａ、
ＩｎＰ層４２ａがそれぞれ形成される。これらの層３８
ａ、４０ａ、４１ａ、４２ａはそれぞれ、光導波路３３
を形成するＩｎＧａＡｓＰガイド層３８、ＩｎＰスペー
サ層３９、ＭＱＷ活性層４０、ＩｎＧａＡｓＰ光閉じ込
め層１１、ＩｎＰクラッド層１２と同じ構成および組成
を持つ。
形成される際に、マスク層３２の開口３４ａ，３４ｂよ
り露出する基板１の表面１ａには、ＩｎＧａＡｓＰ層３
８ａ、ＭＱＷ活性層４０ａ、ＩｎＧａＡｓＰ層４１ａ、
ＩｎＰ層４２ａがそれぞれ形成される。これらの層３８
ａ、４０ａ、４１ａ、４２ａはそれぞれ、光導波路３３
を形成するＩｎＧａＡｓＰガイド層３８、ＩｎＰスペー
サ層３９、ＭＱＷ活性層４０、ＩｎＧａＡｓＰ光閉じ込
め層１１、ＩｎＰクラッド層１２と同じ構成および組成
を持つ。
【００７３】次に、フォトリソグラフィによりパターン
化されたフォトレジストを用いて、マスク層３２をウェ
ットエッチングし、一対のマスク部３２ａ、３２ｂで挟
まれたストライプ状開口３３の幅Ｗｓを７μｍに広げ
る。
化されたフォトレジストを用いて、マスク層３２をウェ
ットエッチングし、一対のマスク部３２ａ、３２ｂで挟
まれたストライプ状開口３３の幅Ｗｓを７μｍに広げ
る。
【００７４】そして、開口３３の幅Ｗｓを広げたマスク
層３２を用いた選択ＭＯＶＰＥ法により、成長圧力７５
Ｔｏｒｒ、成長温度６２５℃の条件下で、図８に示す構
造体の上に、図９に示すように、ｐ型ＩｎＰ層４４とｐ
型ＩｎＰ層４５をこの順に結晶成長させ、埋め込み層４
６を形成する。ｐ型ＩｎＰ層４４の層厚は０．３μｍ、
キャリア濃度は５×１０１７ｃｍ−３である。ｐ型Ｉｎ
Ｐ層４５の層厚は１．５μｍ、キャリア濃度は１×１０
１８ｃｍ−３である。
層３２を用いた選択ＭＯＶＰＥ法により、成長圧力７５
Ｔｏｒｒ、成長温度６２５℃の条件下で、図８に示す構
造体の上に、図９に示すように、ｐ型ＩｎＰ層４４とｐ
型ＩｎＰ層４５をこの順に結晶成長させ、埋め込み層４
６を形成する。ｐ型ＩｎＰ層４４の層厚は０．３μｍ、
キャリア濃度は５×１０１７ｃｍ−３である。ｐ型Ｉｎ
Ｐ層４５の層厚は１．５μｍ、キャリア濃度は１×１０
１８ｃｍ−３である。
【００７５】さらに、埋め込み層４６の上にＩｎＧａＡ
ｓキャップ層４７を形成し、結晶成長が完了する。Ｉｎ
ＧａＡｓキャップ層４７の層厚は０．２μｍ、キャリア
濃度は５×１０１８ｃｍ−３である。
ｓキャップ層４７を形成し、結晶成長が完了する。Ｉｎ
ＧａＡｓキャップ層４７の層厚は０．２μｍ、キャリア
濃度は５×１０１８ｃｍ−３である。
【００７６】こうして、幅１０μｍのメサストライプ構
造を基板１の表面１ａに形成する。この時の状態を図９
に示す。
造を基板１の表面１ａに形成する。この時の状態を図９
に示す。
【００７７】なお、図９に示すように、マスク層３２の
開口３４ａ，３４ｂ上のＩｎＰ層４２ａ上には、埋め込
み層４６を形成するｐ型ＩｎＰ層４４とｐ型ＩｎＰ層４
５と同じ構成および組成を持つｐ型ＩｎＰ層４４ａとｐ
型ＩｎＰ層４５ａが形成される。また、ｐ型ＩｎＰ層４
５ａの上には、ＩｎＧａＡｓキャップ層４７と同じ構成
および組成を持つＩｎＧａＡｓキャップ層４７ａが形成
される。
開口３４ａ，３４ｂ上のＩｎＰ層４２ａ上には、埋め込
み層４６を形成するｐ型ＩｎＰ層４４とｐ型ＩｎＰ層４
５と同じ構成および組成を持つｐ型ＩｎＰ層４４ａとｐ
型ＩｎＰ層４５ａが形成される。また、ｐ型ＩｎＰ層４
５ａの上には、ＩｎＧａＡｓキャップ層４７と同じ構成
および組成を持つＩｎＧａＡｓキャップ層４７ａが形成
される。
【００７８】その後、図１０に示すように、基板１の表
面１ａの全体にわたって、熱ＣＶＤ法により酸化シリコ
ン層４８を３５０ｎｍ厚で堆積させてから、フォトリソ
グラフィによりパターン化されたフォトレジストを用い
てこの酸化シリコン層４８をウェットエッチングし、コ
ンタクト用の開口４９ａ、４９ｂを形成する。
面１ａの全体にわたって、熱ＣＶＤ法により酸化シリコ
ン層４８を３５０ｎｍ厚で堆積させてから、フォトリソ
グラフィによりパターン化されたフォトレジストを用い
てこの酸化シリコン層４８をウェットエッチングし、コ
ンタクト用の開口４９ａ、４９ｂを形成する。
【００７９】さらに、酸化シリコン層４８上に、１００
ｎｍ厚のチタン膜と３００ｎｍ厚の金膜をスパッタ法に
より順に堆積させてから、フォトリソグラフィによりパ
ターン化されたフォトレジストを用いてチタン膜と金膜
を同時にウェットエッチングし、レーザ領域６１および
変調器領域６２のそれぞれにパッド構造のｐ側電極５０
と５１をそれぞれ形成する。ｐ側電極５０、５１はそれ
ぞれ、酸化シリコン層４８のコンタクト用の開口４９
ａ、４９ｂを介して、レーザ領域６１および変調器領域
６２のそれぞれにおいてＩｎＧａＡｓキャップ層４７に
接触している。
ｎｍ厚のチタン膜と３００ｎｍ厚の金膜をスパッタ法に
より順に堆積させてから、フォトリソグラフィによりパ
ターン化されたフォトレジストを用いてチタン膜と金膜
を同時にウェットエッチングし、レーザ領域６１および
変調器領域６２のそれぞれにパッド構造のｐ側電極５０
と５１をそれぞれ形成する。ｐ側電極５０、５１はそれ
ぞれ、酸化シリコン層４８のコンタクト用の開口４９
ａ、４９ｂを介して、レーザ領域６１および変調器領域
６２のそれぞれにおいてＩｎＧａＡｓキャップ層４７に
接触している。
【００８０】そして、最終的な基板１の厚さが１００μ
ｍになるまで基板１の裏面を研磨してから、基板１の裏
面に１００ｎｍ厚のチタン膜と３００ｎｍ厚の金膜をス
パッタ法により堆積させ、ｎ側電極５２とする。その
後、窒素雰囲気中でシンター処理を行い、光変調器集積
型ＤＦＢレーザ装置を得る。
ｍになるまで基板１の裏面を研磨してから、基板１の裏
面に１００ｎｍ厚のチタン膜と３００ｎｍ厚の金膜をス
パッタ法により堆積させ、ｎ側電極５２とする。その
後、窒素雰囲気中でシンター処理を行い、光変調器集積
型ＤＦＢレーザ装置を得る。
【００８１】実際には、一つのＩｎＰ基板１上に同一構
造の多数のレーザ装置が形成されるので、最後に、所定
の位置で基板１を劈開して各レーザ装置を分離してか
ら、各レーザ装置について、レーザ領域６１側の端面に
反射率９０％の高反射膜５３を形成し、変調器領域６２
側の端面に反射率０．１％の低反射膜５４を形成する。
こうして図１０に示す構成の光変調器集積型ＤＦＢレー
ザ装置が完成する。
造の多数のレーザ装置が形成されるので、最後に、所定
の位置で基板１を劈開して各レーザ装置を分離してか
ら、各レーザ装置について、レーザ領域６１側の端面に
反射率９０％の高反射膜５３を形成し、変調器領域６２
側の端面に反射率０．１％の低反射膜５４を形成する。
こうして図１０に示す構成の光変調器集積型ＤＦＢレー
ザ装置が完成する。
【００８２】この発明の第２実施形態の半導体レーザ装
置の製造方法では、第１実施形態と同様の理由により、
フォトレジスト膜の膜厚の「ばらつき」やサイドエッチ
量の増大に起因するものだけでなく、マスク層２の開口
３の幅の食い違いに起因する当該半導体レーザ装置の性
能の劣化や製造歩留まりの低下も防止できる。
置の製造方法では、第１実施形態と同様の理由により、
フォトレジスト膜の膜厚の「ばらつき」やサイドエッチ
量の増大に起因するものだけでなく、マスク層２の開口
３の幅の食い違いに起因する当該半導体レーザ装置の性
能の劣化や製造歩留まりの低下も防止できる。
【００８３】例えば、光導波路１３の幅が所定の値とな
らないことによるレーザ性能の劣化や製造歩留まりの低
下が生じない。また、基板１の表面１ａの凹凸部６と平
坦部７の境界において光導波路１３の幅が不連続になる
ことがないので、それに起因する光の散乱や反射が光導
波路１３内で生じない。よって、光の反射によるシング
ルモード歩留まりの低下や散乱に起因するレーザと光変
調器の結合損を防止することができる。
らないことによるレーザ性能の劣化や製造歩留まりの低
下が生じない。また、基板１の表面１ａの凹凸部６と平
坦部７の境界において光導波路１３の幅が不連続になる
ことがないので、それに起因する光の散乱や反射が光導
波路１３内で生じない。よって、光の反射によるシング
ルモード歩留まりの低下や散乱に起因するレーザと光変
調器の結合損を防止することができる。
【００８４】この第２実施形態の製造方法により実際に
光変調器集積型ＤＦＢレーザを製造し、その特性を評価
したところ、レーザ発振スペクトルのシングルモード歩
留まりが７０％となり、端面位相のランダム性から予想
される理論値にほぼ一致する良好な結果が得られた。ま
た、ＤＦＢレーザと光変調器との光学的結合は、ほぼ１
００％であった。また、レーザの発振しきい値を８ｍ
Ａ、１００ｍＡとした時の光出力は１０ｍＷ、逆バイア
ス電圧２Ｖを光変調器に印加したときの消光比は１５ｄ
Ｂ以上となった。これを図１１に示した従来の光半導体
装置の製造方法で製造した場合と比べると、遜色のない
特性であることが確認された。
光変調器集積型ＤＦＢレーザを製造し、その特性を評価
したところ、レーザ発振スペクトルのシングルモード歩
留まりが７０％となり、端面位相のランダム性から予想
される理論値にほぼ一致する良好な結果が得られた。ま
た、ＤＦＢレーザと光変調器との光学的結合は、ほぼ１
００％であった。また、レーザの発振しきい値を８ｍ
Ａ、１００ｍＡとした時の光出力は１０ｍＷ、逆バイア
ス電圧２Ｖを光変調器に印加したときの消光比は１５ｄ
Ｂ以上となった。これを図１１に示した従来の光半導体
装置の製造方法で製造した場合と比べると、遜色のない
特性であることが確認された。
【００８５】さらに、変調速度２．５Ｇｂ／ｓで全長１
５０ｋｍのノーマルファイバによって伝送試験を行った
ところ、ペナルティが１ｄＢ以下となり、この場合も良
好な結果が得られた。
５０ｋｍのノーマルファイバによって伝送試験を行った
ところ、ペナルティが１ｄＢ以下となり、この場合も良
好な結果が得られた。
【００８６】なお、上記第１および第２実施形態では、
半導体基板１の平坦な表面１ａを直接エッチングして回
折格子５を形成しているが、この発明はこれに限られる
ものではなく、例えば、半導体基板１の上に他の層を形
成してその層に溝を形成することにより回折格子５を形
成してもよい。この場合には、マスク層２，３２は、回
折格子５が形成される層の上に形成される。
半導体基板１の平坦な表面１ａを直接エッチングして回
折格子５を形成しているが、この発明はこれに限られる
ものではなく、例えば、半導体基板１の上に他の層を形
成してその層に溝を形成することにより回折格子５を形
成してもよい。この場合には、マスク層２，３２は、回
折格子５が形成される層の上に形成される。
【００８７】
【発明の効果】以上説明した通り、この発明の光半導体
装置の製造方法によれば、成長阻止用マスク層のパター
ニング精度の低下に起因する性能の劣化と製造歩留まり
の低下を防止できる効果がある。
装置の製造方法によれば、成長阻止用マスク層のパター
ニング精度の低下に起因する性能の劣化と製造歩留まり
の低下を防止できる効果がある。
【図１】この発明の第１の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図である。
造方法の工程を示す部分斜視断面図である。
【図２】この発明の第１の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図１の工程の続
きである。
造方法の工程を示す部分斜視断面図で、図１の工程の続
きである。
【図３】この発明の第１の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図２の工程の続
きである。
造方法の工程を示す部分斜視断面図で、図２の工程の続
きである。
【図４】この発明の第１の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図３の工程の続
きである。
造方法の工程を示す部分斜視断面図で、図３の工程の続
きである。
【図５】この発明の第１の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図４の工程の続
きである。
造方法の工程を示す部分斜視断面図で、図４の工程の続
きである。
【図６】この発明の第２の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図である。
造方法の工程を示す部分斜視断面図である。
【図７】この発明の第２の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図６の続きであ
る。
造方法の工程を示す部分斜視断面図で、図６の続きであ
る。
【図８】この発明の第２の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図７の続きであ
る。
造方法の工程を示す部分斜視断面図で、図７の続きであ
る。
【図９】この発明の第２の実施形態の光半導体装置の製
造方法の工程を示す部分斜視断面図で、図８の続きであ
る。
造方法の工程を示す部分斜視断面図で、図８の続きであ
る。
【図１０】この発明の第２の実施形態の光半導体装置の
製造方法の工程を示す部分斜視断面図で、図９の続きで
ある。
製造方法の工程を示す部分斜視断面図で、図９の続きで
ある。
【図１１】従来の光半導体装置の製造方法の各工程を示
す部分斜視断面図である。
す部分斜視断面図である。
１ ＩｎＰ基板 １ａ ＩｎＰ基板の表面 ２ 成長阻止用マスク層 ２ａ、２ｂ 成長阻止用マスク層のマスク部分 ３ 成長阻止用マスク層の開口 ４ａ、４ｂ 成長阻止用マスク層の開口 ５ 回折格子 ６ 凹凸部 ７ 平坦部 ８ ＩｎＧａＡｓＰガイド層 ９ ＩｎＰスペーサ層 １０ ＭＱＷ活性層 １１ ＩｎＧａＡｓＰ光閉じ込め層 １２ ｐ型ＩｎＰクラッド層 １３ 光導波路 １４、１６ ＩｎＰ層 １５、１７ ＩｎＰ層 １８ 電流ブロック層 １９ ＩｎＧａＡｓキャップ層 ２１ 酸化シリコン層 ２２ コンタクト用開口 ２３ ｐ側電極 ２４ ｎ側電極 ２５ 高反射膜 ２６ 低反射膜 ３２ 成長阻止用マスク層 ３２ａ、３２ｂ 成長阻止用マスク層のマスク部分 ３３ 成長阻止用マスク層の開口 ３４ａ、３４ｂ 成長阻止用マスク層の開口 ３８ ＩｎＧａＡｓＰガイド層 ４０ ＭＱＷ活性層 ４１ ＩｎＧａＡｓＰ光閉じ込め層 ４２ ＩｎＰクラッド層 ４３ 光導波路 ４４、４５ ＩｎＰ層 ４６ 埋め込み層 ４７ ＩｎＧａＡｓキャップ層 ４８ 酸化シリコン層 ４９ａ、４９ｂ コンタクト用開口 ５０、５１ ｐ側電極 ５２ ｎ側電極 ５３ 低反射膜 ５４ 高反射膜 ６１ レーザ領域 ６２ 光変調器領域
Claims (6)
- 【請求項１】 平坦な表面を有する半導体基体を準備す
る工程と、 ストライプ状の開口を有する誘電体マスク層を前記半導
体基体の表面に形成する工程と、 前記誘電体マスク層の開口から露出する前記半導体基体
の表面の一部に回折格子を形成する工程と、 前記誘電体マスク層の開口から露出する前記半導体基体
の表面に複数の半導体層を順にＭＯＶＰＥ法によって選
択成長させ、もって少なくとも一部が前記回折格子上に
延在するストライプ状の光導波路を形成する工程とを備
えてなることを特徴とする光半導体装置の製造方法。 - 【請求項２】 ストライプ状の前記光導波路を形成する
工程において、前記光導波路の一部のみが前記回折格子
上に位置するように形成され、しかも、前記光導波路の
前記回折格子上に位置する部分によってレーザ素子が生
成される請求項１に記載の光半導体装置の製造方法。 - 【請求項３】 ストライプ状の前記光導波路を形成する
工程において、前記光導波路の一部のみが前記回折格子
上に位置するように形成され、しかも、前記光導波路の
前記回折格子上に位置する部分によってレーザ素子が生
成され、且つ前記光導波路の前記回折格子上に位置しな
い部分によってレーザ素子以外の光素子が生成される請
求項１に記載の光半導体装置の製造方法。 - 【請求項４】 前記誘電体マスク層を形成する工程が、
前記半導体基体の表面に形成されたマスク用誘電体層の
上にパターン化されたレジスト膜を形成し、そのパター
ン化されたレジスト膜を用いて前記マスク用誘電体層を
エッチングすることによって実行される請求項１〜３の
いずれかに記載の光半導体装置の製造方法。 - 【請求項５】 前記半導体基体としてＩｎＰ基板が使用
され、前記誘電体マスク層として酸化シリコン層または
窒化シリコン層が使用される請求項１〜３のいずれかに
記載の光半導体装置の製造方法。 - 【請求項６】 前記誘電体マスク層のストライプ状の開
口の幅が約２μｍ以下である請求項１〜３のいずれかに
記載の光半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175925A JP2000012963A (ja) | 1998-06-23 | 1998-06-23 | 光半導体装置の製造方法 |
| US09/337,537 US6204078B1 (en) | 1998-06-23 | 1999-06-22 | Method of fabricating photonic semiconductor device using selective MOVPE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175925A JP2000012963A (ja) | 1998-06-23 | 1998-06-23 | 光半導体装置の製造方法 |
Publications (1)
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|---|---|
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|---|---|---|---|
| JP10175925A Pending JP2000012963A (ja) | 1998-06-23 | 1998-06-23 | 光半導体装置の製造方法 |
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| Country | Link |
|---|---|
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