JP2000004448A - Ｙ／ｃ分離フィルタ - Google Patents
Ｙ／ｃ分離フィルタInfo
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- JP2000004448A JP2000004448A JP16903298A JP16903298A JP2000004448A JP 2000004448 A JP2000004448 A JP 2000004448A JP 16903298 A JP16903298 A JP 16903298A JP 16903298 A JP16903298 A JP 16903298A JP 2000004448 A JP2000004448 A JP 2000004448A
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Abstract
(57)【要約】
【課題】 高解像度を実現するために高いサンプリング
レートを採用した場合、分離アルゴリズムの複雑化、メ
モリサイズの倍増など大規模システムになってしまう。 【解決手段】 遅延メモリ３および遅延メモリ２２の出
力信号を４ｆｓｃクロックに応じてマルチプレクスして
８ｆｓｃクロックレートの信号を得るセレクタ２３と、
Ｃ分離回路５の出力信号を８ｆｓｃクロックレートのＣ
信号に変換する補間回路２４とにより、低速な４ｆｓｃ
クロックに応じたＡ／Ｄ変換器２，２１でも８ｆｓｃク
ロックレートにすることができ、Ｃ分離回路５の分離ア
ルゴリズムを変更することなく、また、遅延メモリ２２
のメモリサイズの増加だけで、高解像度化を実現する。
レートを採用した場合、分離アルゴリズムの複雑化、メ
モリサイズの倍増など大規模システムになってしまう。 【解決手段】 遅延メモリ３および遅延メモリ２２の出
力信号を４ｆｓｃクロックに応じてマルチプレクスして
８ｆｓｃクロックレートの信号を得るセレクタ２３と、
Ｃ分離回路５の出力信号を８ｆｓｃクロックレートのＣ
信号に変換する補間回路２４とにより、低速な４ｆｓｃ
クロックに応じたＡ／Ｄ変換器２，２１でも８ｆｓｃク
ロックレートにすることができ、Ｃ分離回路５の分離ア
ルゴリズムを変更することなく、また、遅延メモリ２２
のメモリサイズの増加だけで、高解像度化を実現する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＮＴＳＣ方式の
映像信号に対し、輝度信号と色信号を分離するＹ／Ｃ分
離フィルタに関するものである。
映像信号に対し、輝度信号と色信号を分離するＹ／Ｃ分
離フィルタに関するものである。
【０００２】
【従来の技術】Ｙ／Ｃ分離フィルタにおいては、通常バ
ースト信号の周波数ｆｓｃにロックした４倍のクロック
である４ｆｓｃクロックでサンプリングを行う。しかし
ながら、映像機器の高画質化に伴い、このサンプリング
レートの高レート化が要求されている。図３は従来のＹ
／Ｃ分離フイルタを示すブロック回路図であり、図にお
いて、１は映像信号の入力端子、２はこの入力端子１か
ら入力されるコンポジットビデオ信号を４ｆｓｃクロッ
クに応じてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換
器である。３はＡ／Ｄ変換器２の出力信号を９１０クロ
ック分遅延する遅延メモリ、４は遅延メモリ３の出力信
号を９１０クロック分遅延する遅延メモリである。５は
Ａ／Ｄ変換器２の出力信号、遅延メモリ３の出力信号、
および遅延メモリ４の出力信号に基づいてＣ信号を得る
Ｃ分離回路、６は遅延メモリ３の出力信号を遅延調整す
る遅延回路、７はその遅延回路６の出力信号からＣ分離
回路５の出力信号を減算する加算器である。８は加算器
７の出力信号を４ｆｓｃクロックに応じてＤ／Ａ変換す
るＤ／Ａ変換器、９はＣ分離回路５の出力信号を４ｆｓ
ｃクロックに応じてＤ／Ａ変換するＤ／Ａ変換器、１０
はＹ信号（輝度信号）の出力端子、１１はＣ信号（色信
号）の出力端子である。
ースト信号の周波数ｆｓｃにロックした４倍のクロック
である４ｆｓｃクロックでサンプリングを行う。しかし
ながら、映像機器の高画質化に伴い、このサンプリング
レートの高レート化が要求されている。図３は従来のＹ
／Ｃ分離フイルタを示すブロック回路図であり、図にお
いて、１は映像信号の入力端子、２はこの入力端子１か
ら入力されるコンポジットビデオ信号を４ｆｓｃクロッ
クに応じてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換
器である。３はＡ／Ｄ変換器２の出力信号を９１０クロ
ック分遅延する遅延メモリ、４は遅延メモリ３の出力信
号を９１０クロック分遅延する遅延メモリである。５は
Ａ／Ｄ変換器２の出力信号、遅延メモリ３の出力信号、
および遅延メモリ４の出力信号に基づいてＣ信号を得る
Ｃ分離回路、６は遅延メモリ３の出力信号を遅延調整す
る遅延回路、７はその遅延回路６の出力信号からＣ分離
回路５の出力信号を減算する加算器である。８は加算器
７の出力信号を４ｆｓｃクロックに応じてＤ／Ａ変換す
るＤ／Ａ変換器、９はＣ分離回路５の出力信号を４ｆｓ
ｃクロックに応じてＤ／Ａ変換するＤ／Ａ変換器、１０
はＹ信号（輝度信号）の出力端子、１１はＣ信号（色信
号）の出力端子である。
【０００３】次に動作について説明する。Ａ／Ｄ変換器
２は、入力端子１から入力されるコンポジットビデオ信
号を４ｆｓｃクロックに応じてサンプリングしてＡ／Ｄ
変換する。遅延メモリ３は、この信号を９１０クロック
分遅延し、また、遅延メモリ４は、遅延メモリ３により
遅延された信号を９１０クロック分遅延し、現信号、１
ライン前信号、および２ライン前信号を作成する。ＮＴ
ＳＣ方式の映像信号では、Ｙ信号の位相が１ライン毎に
反転していることを利用し、Ｃ分離回路５では、Ａ／Ｄ
変換器２、遅延メモリ３、および遅延メモリ４から現信
号、１ライン前信号、および２ライン前信号に基づいて
Ｃ信号を得る。また、遅延回路６は、遅延メモリ３の出
力信号を遅延調整し、加算器７は、その遅延回路６の出
力信号からＣ分離回路５の出力信号を減算してＹ信号を
得る。さらに、Ｄ／Ａ変換器８は、加算器７の出力信号
を４ｆｓｃクロックに応じてＤ／Ａ変換し、アナログの
Ｙ信号（輝度信号）を出力端子１０から出力する。Ｄ／
Ａ変換器９は、Ｃ分離回路５の出力信号を４ｆｓｃクロ
ックに応じてＤ／Ａ変換し、アナログのＣ信号（色信
号）を出力端子１１から出力する。
２は、入力端子１から入力されるコンポジットビデオ信
号を４ｆｓｃクロックに応じてサンプリングしてＡ／Ｄ
変換する。遅延メモリ３は、この信号を９１０クロック
分遅延し、また、遅延メモリ４は、遅延メモリ３により
遅延された信号を９１０クロック分遅延し、現信号、１
ライン前信号、および２ライン前信号を作成する。ＮＴ
ＳＣ方式の映像信号では、Ｙ信号の位相が１ライン毎に
反転していることを利用し、Ｃ分離回路５では、Ａ／Ｄ
変換器２、遅延メモリ３、および遅延メモリ４から現信
号、１ライン前信号、および２ライン前信号に基づいて
Ｃ信号を得る。また、遅延回路６は、遅延メモリ３の出
力信号を遅延調整し、加算器７は、その遅延回路６の出
力信号からＣ分離回路５の出力信号を減算してＹ信号を
得る。さらに、Ｄ／Ａ変換器８は、加算器７の出力信号
を４ｆｓｃクロックに応じてＤ／Ａ変換し、アナログの
Ｙ信号（輝度信号）を出力端子１０から出力する。Ｄ／
Ａ変換器９は、Ｃ分離回路５の出力信号を４ｆｓｃクロ
ックに応じてＤ／Ａ変換し、アナログのＣ信号（色信
号）を出力端子１１から出力する。
【０００４】
【発明が解決しようとする課題】従来のＹ／Ｃ分離フィ
ルタは以上のように構成されているので、通常使用され
る４ｆｓｃクロックのサンプリングレートから、より高
解像度を実現するために６ｆｓｃクロックまたは８ｆｓ
ｃクロックのサンプリングレートを採用した場合、Ｃ分
離回路５の分離アルゴリズムの複雑化、および遅延メモ
リ３，４のメモリサイズの倍増など大規模システムにな
ってしまうなどの課題があった。
ルタは以上のように構成されているので、通常使用され
る４ｆｓｃクロックのサンプリングレートから、より高
解像度を実現するために６ｆｓｃクロックまたは８ｆｓ
ｃクロックのサンプリングレートを採用した場合、Ｃ分
離回路５の分離アルゴリズムの複雑化、および遅延メモ
リ３，４のメモリサイズの倍増など大規模システムにな
ってしまうなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、Ｃ分離回路の分離アルゴリズムを
変更することなく、また、遅延メモリのメモリサイズを
大規模化することなく、高解像度化を実現するＹ／Ｃ分
離フィルタを得ることを目的とする。
めになされたもので、Ｃ分離回路の分離アルゴリズムを
変更することなく、また、遅延メモリのメモリサイズを
大規模化することなく、高解像度化を実現するＹ／Ｃ分
離フィルタを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＹ／Ｃ分
離フィルタは、コンポジットビデオ信号を４ｆｓｃクロ
ックに応じてＡ／Ｄ変換する第１Ａ／Ｄ変換器と、コン
ポジットビデオ信号を反転４ｆｓｃクロックに応じてＡ
／Ｄ変換する第２Ａ／Ｄ変換器と、第１Ａ／Ｄ変換器の
出力信号を４ｆｓｃクロックに応じて９１０クロック分
遅延する第１メモリと、第２Ａ／Ｄ変換器の出力信号を
反転４ｆｓｃクロックに応じて９１０クロック分遅延す
る第２メモリと、第１メモリの出力信号を４ｆｓｃクロ
ックに応じて９１０クロック分遅延する第３メモリと、
第１Ａ／Ｄ変換器、第１メモリ、および第３メモリの出
力信号に基づいてＣ信号を得るＣ分離回路と、第１メモ
リおよび第２メモリの出力信号を４ｆｓｃクロックに応
じてマルチプレクスして８ｆｓｃクロックレートの信号
を得るセレクタと、セレクタの出力信号を遅延調整する
遅延回路と、Ｃ分離回路の出力信号を８ｆｓｃクロック
レートのＣ信号に変換する補間回路と、遅延回路の出力
信号から補間回路の出力信号を減算してＹ信号を得る加
算器と、加算器の出力信号を８ｆｓｃクロックに応じて
Ｄ／Ａ変換する第１Ｄ／Ａ変換器と、補間回路の出力信
号を８ｆｓｃクロックに応じてＤ／Ａ変換する第２Ｄ／
Ａ変換器とを備えたものである。
離フィルタは、コンポジットビデオ信号を４ｆｓｃクロ
ックに応じてＡ／Ｄ変換する第１Ａ／Ｄ変換器と、コン
ポジットビデオ信号を反転４ｆｓｃクロックに応じてＡ
／Ｄ変換する第２Ａ／Ｄ変換器と、第１Ａ／Ｄ変換器の
出力信号を４ｆｓｃクロックに応じて９１０クロック分
遅延する第１メモリと、第２Ａ／Ｄ変換器の出力信号を
反転４ｆｓｃクロックに応じて９１０クロック分遅延す
る第２メモリと、第１メモリの出力信号を４ｆｓｃクロ
ックに応じて９１０クロック分遅延する第３メモリと、
第１Ａ／Ｄ変換器、第１メモリ、および第３メモリの出
力信号に基づいてＣ信号を得るＣ分離回路と、第１メモ
リおよび第２メモリの出力信号を４ｆｓｃクロックに応
じてマルチプレクスして８ｆｓｃクロックレートの信号
を得るセレクタと、セレクタの出力信号を遅延調整する
遅延回路と、Ｃ分離回路の出力信号を８ｆｓｃクロック
レートのＣ信号に変換する補間回路と、遅延回路の出力
信号から補間回路の出力信号を減算してＹ信号を得る加
算器と、加算器の出力信号を８ｆｓｃクロックに応じて
Ｄ／Ａ変換する第１Ｄ／Ａ変換器と、補間回路の出力信
号を８ｆｓｃクロックに応じてＤ／Ａ変換する第２Ｄ／
Ａ変換器とを備えたものである。
【０００７】この発明に係るＹ／Ｃ分離フィルタは、コ
ンポジットビデオ信号またはＳ信号のうちのＹ信号を４
ｆｓｃクロックに応じてＡ／Ｄ変換する第１Ａ／Ｄ変換
器と、コンポジットビデオ信号またはＳ信号のうちのＣ
信号を選択する第１セレクタと、４ｆｓｃクロックまた
は反転４ｆｓｃクロックを選択する第２セレクタと、第
１セレクタにより選択された信号を第２セレクタにより
選択されたクロックに応じてＡ／Ｄ変換する第２Ａ／Ｄ
変換器と、第１Ａ／Ｄ変換器の出力信号を４ｆｓｃクロ
ックに応じて９１０クロック分遅延する第１メモリと、
第２Ａ／Ｄ変換器の出力信号を第２セレクタにより選択
されたクロックに応じて９１０クロック分遅延する第２
メモリと、第１メモリの出力信号を４ｆｓｃクロックに
応じて９１０クロック分遅延する第３メモリと、第１Ａ
／Ｄ変換器、第１メモリ、および第３メモリの出力信号
に基づいてＣ信号を得るＣ分離回路と、第１メモリの出
力信号を遅延調整する第１遅延回路と、第２メモリの出
力信号を遅延調整する第２遅延回路と、第１遅延回路お
よび第２遅延回路の出力信号を４ｆｓｃクロックに応じ
てマルチプレクスして８ｆｓｃクロックレートの信号を
得るか、または、第２遅延回路の出力信号を選択する第
３セレクタと、Ｃ分離回路の出力信号を８ｆｓｃクロッ
クレートのＣ信号に変換する補間回路と、Ｃ分離回路ま
たは補間回路の出力信号を選択する第４セレクタと、第
２遅延回路の出力信号または第４セレクタにより選択さ
れた信号を選択する第５セレクタと、第３セレクタによ
り選択された信号から第４セレクタにより選択された信
号を減算してＹ信号を得る加算器と、４ｆｓｃクロック
または８ｆｓｃクロックを選択する第６セレクタと、加
算器の出力信号を第６セレクタにより選択されたクロッ
クに応じてＤ／Ａ変換する第１Ｄ／Ａ変換器と、第５セ
レクタにより選択された信号を第６セレクタにより選択
されたクロックに応じてＤ／Ａ変換する第２Ｄ／Ａ変換
器とを備えたものである。
ンポジットビデオ信号またはＳ信号のうちのＹ信号を４
ｆｓｃクロックに応じてＡ／Ｄ変換する第１Ａ／Ｄ変換
器と、コンポジットビデオ信号またはＳ信号のうちのＣ
信号を選択する第１セレクタと、４ｆｓｃクロックまた
は反転４ｆｓｃクロックを選択する第２セレクタと、第
１セレクタにより選択された信号を第２セレクタにより
選択されたクロックに応じてＡ／Ｄ変換する第２Ａ／Ｄ
変換器と、第１Ａ／Ｄ変換器の出力信号を４ｆｓｃクロ
ックに応じて９１０クロック分遅延する第１メモリと、
第２Ａ／Ｄ変換器の出力信号を第２セレクタにより選択
されたクロックに応じて９１０クロック分遅延する第２
メモリと、第１メモリの出力信号を４ｆｓｃクロックに
応じて９１０クロック分遅延する第３メモリと、第１Ａ
／Ｄ変換器、第１メモリ、および第３メモリの出力信号
に基づいてＣ信号を得るＣ分離回路と、第１メモリの出
力信号を遅延調整する第１遅延回路と、第２メモリの出
力信号を遅延調整する第２遅延回路と、第１遅延回路お
よび第２遅延回路の出力信号を４ｆｓｃクロックに応じ
てマルチプレクスして８ｆｓｃクロックレートの信号を
得るか、または、第２遅延回路の出力信号を選択する第
３セレクタと、Ｃ分離回路の出力信号を８ｆｓｃクロッ
クレートのＣ信号に変換する補間回路と、Ｃ分離回路ま
たは補間回路の出力信号を選択する第４セレクタと、第
２遅延回路の出力信号または第４セレクタにより選択さ
れた信号を選択する第５セレクタと、第３セレクタによ
り選択された信号から第４セレクタにより選択された信
号を減算してＹ信号を得る加算器と、４ｆｓｃクロック
または８ｆｓｃクロックを選択する第６セレクタと、加
算器の出力信号を第６セレクタにより選択されたクロッ
クに応じてＤ／Ａ変換する第１Ｄ／Ａ変換器と、第５セ
レクタにより選択された信号を第６セレクタにより選択
されたクロックに応じてＤ／Ａ変換する第２Ｄ／Ａ変換
器とを備えたものである。
【０００８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＹ
／Ｃ分離フィルタを示すブロック回路図であり、図にお
いて、１は映像信号の入力端子、２はこの入力端子１か
ら入力されるコンポジットビデオ信号をバースト信号周
波数の４倍の４ｆｓｃクロックに応じてサンプリングし
てＡ／Ｄ変換するＡ／Ｄ変換器（第１Ａ／Ｄ変換器）、
２１はそのコンポジットビデオ信号を反転４ｆｓｃクロ
ックに応じてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変
換器（第２Ａ／Ｄ変換器）である。３はＡ／Ｄ変換器２
の出力信号を４ｆｓｃクロックに応じて９１０クロック
分遅延する遅延メモリ（第１メモリ）、２２はＡ／Ｄ変
換器２１の出力信号を反転４ｆｓｃクロックに応じて９
１０クロック分遅延する遅延メモリ（第２メモリ）、４
は遅延メモリ３の出力信号を４ｆｓｃクロックに応じて
９１０クロック分遅延する遅延メモリ（第３メモリ）で
ある。５はＡ／Ｄ変換器２の出力信号、遅延メモリ３の
出力信号、および遅延メモリ４の出力信号に基づいてＣ
信号を得るＣ分離回路、２３は遅延メモリ３の出力信
号、および遅延メモリ２２の出力信号を４ｆｓｃクロッ
クに応じてマルチプレクスして８ｆｓｃクロックレート
の信号を得るセレクタ、６はセレクタ２３の出力信号を
遅延調整する遅延回路、２４はＣ分離回路５の出力信号
を８ｆｓｃクロックレートのＣ信号に変換する補間回
路、７は遅延回路６の出力信号から補間回路２４の出力
信号を減算してＹ信号を得る加算器、２５は加算器７の
出力信号を８ｆｓｃクロックに応じてＤ／Ａ変換するＤ
／Ａ変換器（第１Ｄ／Ａ変換器）、２６は補間回路２４
の出力信号を８ｆｓｃクロックに応じてＤ／Ａ変換する
Ｄ／Ａ変換器（第２Ｄ／Ａ変換器）、１０はＹ信号（輝
度信号）の出力端子、１１はＣ信号（色信号）の出力端
子である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＹ
／Ｃ分離フィルタを示すブロック回路図であり、図にお
いて、１は映像信号の入力端子、２はこの入力端子１か
ら入力されるコンポジットビデオ信号をバースト信号周
波数の４倍の４ｆｓｃクロックに応じてサンプリングし
てＡ／Ｄ変換するＡ／Ｄ変換器（第１Ａ／Ｄ変換器）、
２１はそのコンポジットビデオ信号を反転４ｆｓｃクロ
ックに応じてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変
換器（第２Ａ／Ｄ変換器）である。３はＡ／Ｄ変換器２
の出力信号を４ｆｓｃクロックに応じて９１０クロック
分遅延する遅延メモリ（第１メモリ）、２２はＡ／Ｄ変
換器２１の出力信号を反転４ｆｓｃクロックに応じて９
１０クロック分遅延する遅延メモリ（第２メモリ）、４
は遅延メモリ３の出力信号を４ｆｓｃクロックに応じて
９１０クロック分遅延する遅延メモリ（第３メモリ）で
ある。５はＡ／Ｄ変換器２の出力信号、遅延メモリ３の
出力信号、および遅延メモリ４の出力信号に基づいてＣ
信号を得るＣ分離回路、２３は遅延メモリ３の出力信
号、および遅延メモリ２２の出力信号を４ｆｓｃクロッ
クに応じてマルチプレクスして８ｆｓｃクロックレート
の信号を得るセレクタ、６はセレクタ２３の出力信号を
遅延調整する遅延回路、２４はＣ分離回路５の出力信号
を８ｆｓｃクロックレートのＣ信号に変換する補間回
路、７は遅延回路６の出力信号から補間回路２４の出力
信号を減算してＹ信号を得る加算器、２５は加算器７の
出力信号を８ｆｓｃクロックに応じてＤ／Ａ変換するＤ
／Ａ変換器（第１Ｄ／Ａ変換器）、２６は補間回路２４
の出力信号を８ｆｓｃクロックに応じてＤ／Ａ変換する
Ｄ／Ａ変換器（第２Ｄ／Ａ変換器）、１０はＹ信号（輝
度信号）の出力端子、１１はＣ信号（色信号）の出力端
子である。
【０００９】次に動作について説明する。Ａ／Ｄ変換器
２は、入力端子１から入力されるコンポジットビデオ信
号を４ｆｓｃクロックに応じてサンプリングしてＡ／Ｄ
変換する。また、Ａ／Ｄ変換器２１は、そのコンポジッ
トビデオ信号を反転４ｆｓｃクロックに応じてサンプリ
ングしてＡ／Ｄ変換する。遅延メモリ３は、Ａ／Ｄ変換
器２の出力信号を４ｆｓｃクロックに応じて９１０クロ
ック分遅延し、遅延メモリ２２は、Ａ／Ｄ変換器２１の
出力信号を４ｆｓｃクロックに応じて９１０クロック分
遅延し、また、遅延メモリ４は、遅延メモリ３により遅
延された信号を４ｆｓｃクロックに応じて９１０クロッ
ク分遅延し、現信号、１ライン前信号、および２ライン
前信号を作成する。ＮＴＳＣ方式の映像信号では、Ｙ信
号の位相が１ライン毎に反転していることを利用し、Ｃ
分離回路５では、Ａ／Ｄ変換器２、遅延メモリ３、およ
び遅延メモリ４から現信号、１ライン前信号、および２
ライン前信号に基づいてＣ信号を得る。また、セレクタ
２３は、遅延メモリ３の出力信号、および遅延メモリ２
２の出力信号を４ｆｓｃクロックに応じてマルチプレク
スして８ｆｓｃクロックレートの信号を得、遅延回路６
は、そのセレクタ２３の出力信号を遅延調整する。補間
回路２４は、Ｃ分離回路５の出力信号を８ｆｓｃクロッ
クレートのＣ信号に変換し、加算器７は、遅延回路６の
出力信号から補間回路２４の出力信号を減算してＹ信号
を得る。さらに、Ｄ／Ａ変換器２５は、加算器７の出力
信号を８ｆｓｃクロックに応じてＤ／Ａ変換し、アナロ
グのＹ信号（輝度信号）を出力端子１０から出力する。
Ｄ／Ａ変換器２６は、補間回路２４の出力信号を８ｆｓ
ｃクロックに応じてＤ／Ａ変換し、アナログのＣ信号
（色信号）を出力端子１１から出力する。
２は、入力端子１から入力されるコンポジットビデオ信
号を４ｆｓｃクロックに応じてサンプリングしてＡ／Ｄ
変換する。また、Ａ／Ｄ変換器２１は、そのコンポジッ
トビデオ信号を反転４ｆｓｃクロックに応じてサンプリ
ングしてＡ／Ｄ変換する。遅延メモリ３は、Ａ／Ｄ変換
器２の出力信号を４ｆｓｃクロックに応じて９１０クロ
ック分遅延し、遅延メモリ２２は、Ａ／Ｄ変換器２１の
出力信号を４ｆｓｃクロックに応じて９１０クロック分
遅延し、また、遅延メモリ４は、遅延メモリ３により遅
延された信号を４ｆｓｃクロックに応じて９１０クロッ
ク分遅延し、現信号、１ライン前信号、および２ライン
前信号を作成する。ＮＴＳＣ方式の映像信号では、Ｙ信
号の位相が１ライン毎に反転していることを利用し、Ｃ
分離回路５では、Ａ／Ｄ変換器２、遅延メモリ３、およ
び遅延メモリ４から現信号、１ライン前信号、および２
ライン前信号に基づいてＣ信号を得る。また、セレクタ
２３は、遅延メモリ３の出力信号、および遅延メモリ２
２の出力信号を４ｆｓｃクロックに応じてマルチプレク
スして８ｆｓｃクロックレートの信号を得、遅延回路６
は、そのセレクタ２３の出力信号を遅延調整する。補間
回路２４は、Ｃ分離回路５の出力信号を８ｆｓｃクロッ
クレートのＣ信号に変換し、加算器７は、遅延回路６の
出力信号から補間回路２４の出力信号を減算してＹ信号
を得る。さらに、Ｄ／Ａ変換器２５は、加算器７の出力
信号を８ｆｓｃクロックに応じてＤ／Ａ変換し、アナロ
グのＹ信号（輝度信号）を出力端子１０から出力する。
Ｄ／Ａ変換器２６は、補間回路２４の出力信号を８ｆｓ
ｃクロックに応じてＤ／Ａ変換し、アナログのＣ信号
（色信号）を出力端子１１から出力する。
【００１０】以上のように、この実施の形態１によれ
ば、遅延メモリ３および遅延メモリ２２の出力信号を４
ｆｓｃクロックに応じてマルチプレクスして８ｆｓｃク
ロックレートの信号を得るセレクタ２３と、Ｃ分離回路
５の出力信号を８ｆｓｃクロックレートのＣ信号に変換
する補間回路２４とにより、低速な４ｆｓｃクロックに
応じたＡ／Ｄ変換器２，２１でも８ｆｓｃクロックレー
トにすることができ、Ｃ分離回路５の分離アルゴリズム
を変更することなく、また、遅延メモリ２２のメモリサ
イズの増加だけで、高解像度化を実現するＹ／Ｃ分離フ
ィルタを得ることができる。
ば、遅延メモリ３および遅延メモリ２２の出力信号を４
ｆｓｃクロックに応じてマルチプレクスして８ｆｓｃク
ロックレートの信号を得るセレクタ２３と、Ｃ分離回路
５の出力信号を８ｆｓｃクロックレートのＣ信号に変換
する補間回路２４とにより、低速な４ｆｓｃクロックに
応じたＡ／Ｄ変換器２，２１でも８ｆｓｃクロックレー
トにすることができ、Ｃ分離回路５の分離アルゴリズム
を変更することなく、また、遅延メモリ２２のメモリサ
イズの増加だけで、高解像度化を実現するＹ／Ｃ分離フ
ィルタを得ることができる。
【００１１】実施の形態２．図２はこの発明の実施の形
態２によるＹ／Ｃ分離フィルタを示すブロック回路図で
あり、図において、３１はＳ信号のうちのＣ信号（色信
号）を入力する入力端子、３２はコンポジットビデオ信
号またはＳ信号のうちのＹ（輝度信号）信号を選択する
セレクタ（第１セレクタ）、３３は４ｆｓｃクロックま
たは反転４ｆｓｃクロックを選択するセレクタ（第２セ
レクタ）であり、Ａ／Ｄ変換器２１は、セレクタ３２に
より選択された信号をセレクタ３３により選択されたク
ロックに応じてＡ／Ｄ変換するものである。また、遅延
メモリ２２は、Ａ／Ｄ変換器２１の出力信号をセレクタ
３３により選択されたクロックに応じて９１０クロック
分遅延する。３４は遅延メモリ３の出力信号を遅延調整
する遅延回路（第１遅延回路）、３５は遅延メモリ２２
の出力信号を遅延調整する遅延回路（第２遅延回路）、
３６は４ｆｓｃクロックおよびセレクタ信号を入力する
論理和回路、３７はセレクタ信号に応じて、遅延回路３
４の出力信号、および遅延回路３５の出力信号を４ｆｓ
ｃクロックに応じてマルチプレクスして８ｆｓｃクロッ
クレートの信号を得るか、または、その遅延回路３４の
出力信号を選択するセレクタ（第３セレクタ）である。
３８はＣ分離回路５の出力信号または補間回路２４の出
力信号を選択するセレクタ（第４セレクタ）、３９は遅
延回路３５の出力信号またはセレクタ３８により選択さ
れた信号を選択するセレクタ（第５セレクタ）、４０は
４ｆｓｃクロックまたは８ｆｓｃクロックを選択するセ
レクタ（第６セレクタ）であり、Ｄ／Ａ変換器２５は、
加算器７の出力信号をセレクタ４０により選択されたク
ロックに応じてＤ／Ａ変換し、また、Ｄ／Ａ変換器２６
は、セレクタ３９により選択された信号をセレクタ４０
により選択されたクロックに応じてＤ／Ａ変換するもの
である。その他の回路は、図１と同一なので同一符号を
付してその重複する説明を省略する。
態２によるＹ／Ｃ分離フィルタを示すブロック回路図で
あり、図において、３１はＳ信号のうちのＣ信号（色信
号）を入力する入力端子、３２はコンポジットビデオ信
号またはＳ信号のうちのＹ（輝度信号）信号を選択する
セレクタ（第１セレクタ）、３３は４ｆｓｃクロックま
たは反転４ｆｓｃクロックを選択するセレクタ（第２セ
レクタ）であり、Ａ／Ｄ変換器２１は、セレクタ３２に
より選択された信号をセレクタ３３により選択されたク
ロックに応じてＡ／Ｄ変換するものである。また、遅延
メモリ２２は、Ａ／Ｄ変換器２１の出力信号をセレクタ
３３により選択されたクロックに応じて９１０クロック
分遅延する。３４は遅延メモリ３の出力信号を遅延調整
する遅延回路（第１遅延回路）、３５は遅延メモリ２２
の出力信号を遅延調整する遅延回路（第２遅延回路）、
３６は４ｆｓｃクロックおよびセレクタ信号を入力する
論理和回路、３７はセレクタ信号に応じて、遅延回路３
４の出力信号、および遅延回路３５の出力信号を４ｆｓ
ｃクロックに応じてマルチプレクスして８ｆｓｃクロッ
クレートの信号を得るか、または、その遅延回路３４の
出力信号を選択するセレクタ（第３セレクタ）である。
３８はＣ分離回路５の出力信号または補間回路２４の出
力信号を選択するセレクタ（第４セレクタ）、３９は遅
延回路３５の出力信号またはセレクタ３８により選択さ
れた信号を選択するセレクタ（第５セレクタ）、４０は
４ｆｓｃクロックまたは８ｆｓｃクロックを選択するセ
レクタ（第６セレクタ）であり、Ｄ／Ａ変換器２５は、
加算器７の出力信号をセレクタ４０により選択されたク
ロックに応じてＤ／Ａ変換し、また、Ｄ／Ａ変換器２６
は、セレクタ３９により選択された信号をセレクタ４０
により選択されたクロックに応じてＤ／Ａ変換するもの
である。その他の回路は、図１と同一なので同一符号を
付してその重複する説明を省略する。
【００１２】次に動作について説明する。この実施の形
態２は、映像信号としてコンポジットビデオ信号、また
は予めＹ信号とＣ信号が分離されたＳ信号を入力する場
合に対応したものである。映像信号がコンポジットビデ
オ信号の場合、入力端子１にこのコンポジットビデオ信
号を入力する。また、セレクト信号ＳＥＬで、セレクタ
３２，３３，３８，３９，４０および論理和回路３６を
実施の形態１と同じ状態に設定する。即ち、セレクタ３
２は入力端子１側を選択し、セレクタ３３は反転４ｆｓ
ｃクロック側を選択し、セレクタ３８は補間回路２４側
を選択し、セレクタ３９はセレクタ３８側を選択し、セ
レクタ４０は８ｆｓｃクロック側を選択する。また、論
理和回路３６からは、４ｆｓｃクロックを入力し、セレ
クタ３７において、遅延回路３４の出力信号、および遅
延回路３５の出力信号を４ｆｓｃクロックに応じてマル
チプレクスして８ｆｓｃクロックレートの信号を得る。
このようにして、実施の形態１と同様の動作を行うこと
ができる。
態２は、映像信号としてコンポジットビデオ信号、また
は予めＹ信号とＣ信号が分離されたＳ信号を入力する場
合に対応したものである。映像信号がコンポジットビデ
オ信号の場合、入力端子１にこのコンポジットビデオ信
号を入力する。また、セレクト信号ＳＥＬで、セレクタ
３２，３３，３８，３９，４０および論理和回路３６を
実施の形態１と同じ状態に設定する。即ち、セレクタ３
２は入力端子１側を選択し、セレクタ３３は反転４ｆｓ
ｃクロック側を選択し、セレクタ３８は補間回路２４側
を選択し、セレクタ３９はセレクタ３８側を選択し、セ
レクタ４０は８ｆｓｃクロック側を選択する。また、論
理和回路３６からは、４ｆｓｃクロックを入力し、セレ
クタ３７において、遅延回路３４の出力信号、および遅
延回路３５の出力信号を４ｆｓｃクロックに応じてマル
チプレクスして８ｆｓｃクロックレートの信号を得る。
このようにして、実施の形態１と同様の動作を行うこと
ができる。
【００１３】また、映像信号がＳ信号の場合、入力端子
１にこのＳ信号のうちのＹ信号、入力端子３１にこのＳ
信号のうちのＣ信号を入力する。また、セレクト信号Ｓ
ＥＬで、システム全体を４ｆｓｃクロックのみとする。
即ち、セレクタ３２は入力端子３１側を選択し、セレク
タ３３は４ｆｓｃクロック側を選択し、セレクタ３８は
直接Ｃ分離回路５側を選択し、セレクタ３９は遅延回路
３５側を選択し、セレクタ４０は４ｆｓｃクロック側を
選択する。また、論理和回路３６からは、セレクト信号
ＳＥＬのみ入力し、セレクタ３７において、遅延回路３
４を選択する。入力端子１から入力されたＹ信号に対し
ては、今までと同様にＣ分離回路５により残留色信号成
分およびそれに類似するノイズ成分を抽出し、加算器７
により入力されたＹ信号から減算する。これにより、ノ
イズ除去されたＹ信号が得られる。また、入力端子３１
から入力されたＣ信号は、遅延メモリ２２および遅延回
路３５を通して遅延調節されて出力される。
１にこのＳ信号のうちのＹ信号、入力端子３１にこのＳ
信号のうちのＣ信号を入力する。また、セレクト信号Ｓ
ＥＬで、システム全体を４ｆｓｃクロックのみとする。
即ち、セレクタ３２は入力端子３１側を選択し、セレク
タ３３は４ｆｓｃクロック側を選択し、セレクタ３８は
直接Ｃ分離回路５側を選択し、セレクタ３９は遅延回路
３５側を選択し、セレクタ４０は４ｆｓｃクロック側を
選択する。また、論理和回路３６からは、セレクト信号
ＳＥＬのみ入力し、セレクタ３７において、遅延回路３
４を選択する。入力端子１から入力されたＹ信号に対し
ては、今までと同様にＣ分離回路５により残留色信号成
分およびそれに類似するノイズ成分を抽出し、加算器７
により入力されたＹ信号から減算する。これにより、ノ
イズ除去されたＹ信号が得られる。また、入力端子３１
から入力されたＣ信号は、遅延メモリ２２および遅延回
路３５を通して遅延調節されて出力される。
【００１４】以上のように、この実施の形態２によれ
ば、実施の形態１と同様な効果に加えて、Ｓ信号入力時
は、Ｙ信号のノイズ除去ができると共に、Ｃ信号の遅延
調整もできるＹ／Ｃ分離フィルタを得ることができる。
ば、実施の形態１と同様な効果に加えて、Ｓ信号入力時
は、Ｙ信号のノイズ除去ができると共に、Ｃ信号の遅延
調整もできるＹ／Ｃ分離フィルタを得ることができる。
【００１５】
【発明の効果】以上のように、この発明によれば、低速
な４ｆｓｃクロックに応じた第１，第２Ａ／Ｄ変換器で
も８ｆｓｃクロックレートにすることができ、Ｃ分離回
路の分離アルゴリズムを変更することなく、また、第２
メモリのメモリサイズの増加だけで、高解像度化を実現
するＹ／Ｃ分離フィルタを得ることができる効果が得ら
れる。
な４ｆｓｃクロックに応じた第１，第２Ａ／Ｄ変換器で
も８ｆｓｃクロックレートにすることができ、Ｃ分離回
路の分離アルゴリズムを変更することなく、また、第２
メモリのメモリサイズの増加だけで、高解像度化を実現
するＹ／Ｃ分離フィルタを得ることができる効果が得ら
れる。
【００１６】この発明によれば、映像信号がコンポジッ
トビデオ信号の場合、低速な４ｆｓｃクロックに応じた
第１，第２Ａ／Ｄ変換器でも８ｆｓｃクロックレートに
することができ、Ｃ分離回路の分離アルゴリズムを変更
することなく、また、第２メモリのメモリサイズの増加
だけで、高解像度化を実現するＹ／Ｃ分離フィルタを得
ることができる効果が得られる。また、映像信号がＳ信
号の場合、Ｙ信号のノイズ除去ができると共に、Ｃ信号
の遅延調整もできるＹ／Ｃ分離フィルタを得ることがで
きる効果が得られる。
トビデオ信号の場合、低速な４ｆｓｃクロックに応じた
第１，第２Ａ／Ｄ変換器でも８ｆｓｃクロックレートに
することができ、Ｃ分離回路の分離アルゴリズムを変更
することなく、また、第２メモリのメモリサイズの増加
だけで、高解像度化を実現するＹ／Ｃ分離フィルタを得
ることができる効果が得られる。また、映像信号がＳ信
号の場合、Ｙ信号のノイズ除去ができると共に、Ｃ信号
の遅延調整もできるＹ／Ｃ分離フィルタを得ることがで
きる効果が得られる。
【図１】 この発明の実施の形態１によるＹ／Ｃ分離フ
ィルタを示すブロック回路図である。
ィルタを示すブロック回路図である。
【図２】 この発明の実施の形態２によるＹ／Ｃ分離フ
ィルタを示すブロック回路図である。
ィルタを示すブロック回路図である。
【図３】 従来のＹ／Ｃ分離フィルタを示すブロック回
路図である。
路図である。
２ Ａ／Ｄ変換器（第１Ａ／Ｄ変換器）、３ 遅延メモ
リ（第１メモリ）、４遅延メモリ（第３メモリ）、５
Ｃ分離回路、６ 遅延回路、７ 加算器、２１ Ａ／Ｄ
変換器（第２Ａ／Ｄ変換器）、２２ 遅延メモリ（第２
メモリ）、２３ セレクタ、２４ 補間回路、２５ Ｄ
／Ａ変換器（第１Ｄ／Ａ変換器）、２６ Ｄ／Ａ変換器
（第２Ｄ／Ａ変換器）、３２ セレクタ（第１セレク
タ）、３３ セレクタ（第２セレクタ）、３４ 遅延回
路（第１遅延回路）、３５ 遅延回路（第２遅延回
路）、３７ セレクタ（第３セレクタ）、３８ セレク
タ（第４セレクタ）、３９ セレクタ（第５セレク
タ）、４０ セレクタ（第６セレクタ）。
リ（第１メモリ）、４遅延メモリ（第３メモリ）、５
Ｃ分離回路、６ 遅延回路、７ 加算器、２１ Ａ／Ｄ
変換器（第２Ａ／Ｄ変換器）、２２ 遅延メモリ（第２
メモリ）、２３ セレクタ、２４ 補間回路、２５ Ｄ
／Ａ変換器（第１Ｄ／Ａ変換器）、２６ Ｄ／Ａ変換器
（第２Ｄ／Ａ変換器）、３２ セレクタ（第１セレク
タ）、３３ セレクタ（第２セレクタ）、３４ 遅延回
路（第１遅延回路）、３５ 遅延回路（第２遅延回
路）、３７ セレクタ（第３セレクタ）、３８ セレク
タ（第４セレクタ）、３９ セレクタ（第５セレク
タ）、４０ セレクタ（第６セレクタ）。
Claims (2)
- 【請求項１】 コンポジットビデオ信号をバースト信号
周波数の４倍の４ｆｓｃクロックに応じてＡ／Ｄ変換す
る第１Ａ／Ｄ変換器と、そのコンポジットビデオ信号を
反転４ｆｓｃクロックに応じてＡ／Ｄ変換する第２Ａ／
Ｄ変換器と、上記第１Ａ／Ｄ変換器の出力信号を４ｆｓ
ｃクロックに応じて９１０クロック分遅延する第１メモ
リと、上記第２Ａ／Ｄ変換器の出力信号を反転４ｆｓｃ
クロックに応じて９１０クロック分遅延する第２メモリ
と、上記第１メモリの出力信号を４ｆｓｃクロックに応
じて９１０クロック分遅延する第３メモリと、上記第１
Ａ／Ｄ変換器の出力信号、上記第１メモリの出力信号、
および上記第３メモリの出力信号に基づいてＣ信号を得
るＣ分離回路と、上記第１メモリの出力信号、および上
記第２メモリの出力信号を４ｆｓｃクロックに応じてマ
ルチプレクスして８ｆｓｃクロックレートの信号を得る
セレクタと、そのセレクタの出力信号を遅延調整する遅
延回路と、上記Ｃ分離回路の出力信号を８ｆｓｃクロッ
クレートのＣ信号に変換する補間回路と、上記遅延回路
の出力信号から上記補間回路の出力信号を減算してＹ信
号を得る加算器と、その加算器の出力信号を８ｆｓｃク
ロックに応じてＤ／Ａ変換する第１Ｄ／Ａ変換器と、上
記補間回路の出力信号を８ｆｓｃクロックに応じてＤ／
Ａ変換する第２Ｄ／Ａ変換器とを備えたＹ／Ｃ分離フィ
ルタ。 - 【請求項２】 コンポジットビデオ信号またはＳ信号の
うちのＹ信号をバースト信号周波数の４倍の４ｆｓｃク
ロックに応じてＡ／Ｄ変換する第１Ａ／Ｄ変換器と、そ
のコンポジットビデオ信号またはＳ信号のうちのＣ信号
を選択する第１セレクタと、４ｆｓｃクロックまたは反
転４ｆｓｃクロックを選択する第２セレクタと、上記第
１セレクタにより選択された信号を上記第２セレクタに
より選択されたクロックに応じてＡ／Ｄ変換する第２Ａ
／Ｄ変換器と、上記第１Ａ／Ｄ変換器の出力信号を４ｆ
ｓｃクロックに応じて９１０クロック分遅延する第１メ
モリと、上記第２Ａ／Ｄ変換器の出力信号を上記第２セ
レクタにより選択されたクロックに応じて９１０クロッ
ク分遅延する第２メモリと、上記第１メモリの出力信号
を４ｆｓｃクロックに応じて９１０クロック分遅延する
第３メモリと、上記第１Ａ／Ｄ変換器の出力信号、上記
第１メモリの出力信号、および上記第３メモリの出力信
号に基づいてＣ信号を得るＣ分離回路と、上記第１メモ
リの出力信号を遅延調整する第１遅延回路と、上記第２
メモリの出力信号を遅延調整する第２遅延回路と、上記
第１遅延回路の出力信号、および上記第２遅延回路の出
力信号を４ｆｓｃクロックに応じてマルチプレクスして
８ｆｓｃクロックレートの信号を得るか、または、その
第２遅延回路の出力信号を選択する第３セレクタと、上
記Ｃ分離回路の出力信号を８ｆｓｃクロックレートのＣ
信号に変換する補間回路と、上記Ｃ分離回路の出力信号
または上記補間回路の出力信号を選択する第４セレクタ
と、上記第２遅延回路の出力信号または上記第４セレク
タにより選択された信号を選択する第５セレクタと、上
記第３セレクタにより選択された信号から上記第４セレ
クタにより選択された信号を減算してＹ信号を得る加算
器と、４ｆｓｃクロックまたは８ｆｓｃクロックを選択
する第６セレクタと、上記加算器の出力信号を上記第６
セレクタにより選択されたクロックに応じてＤ／Ａ変換
する第１Ｄ／Ａ変換器と、上記第５セレクタにより選択
された信号を上記第６セレクタにより選択されたクロッ
クに応じてＤ／Ａ変換する第２Ｄ／Ａ変換器とを備えた
Ｙ／Ｃ分離フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16903298A JP2000004448A (ja) | 1998-06-16 | 1998-06-16 | Ｙ／ｃ分離フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16903298A JP2000004448A (ja) | 1998-06-16 | 1998-06-16 | Ｙ／ｃ分離フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000004448A true JP2000004448A (ja) | 2000-01-07 |
Family
ID=15879065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16903298A Pending JP2000004448A (ja) | 1998-06-16 | 1998-06-16 | Ｙ／ｃ分離フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000004448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507388B2 (en) | 2010-04-26 | 2013-08-13 | Asm International N.V. | Prevention of oxidation of substrate surfaces in process chambers |
-
1998
- 1998-06-16 JP JP16903298A patent/JP2000004448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507388B2 (en) | 2010-04-26 | 2013-08-13 | Asm International N.V. | Prevention of oxidation of substrate surfaces in process chambers |
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