JP2000003980A - Semiconductor mounting circuit board and its manufacture - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、１層又は複数層の
絶縁樹脂層を有する半導体搭載用回路基板及びその製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board for mounting a semiconductor having one or more insulating resin layers and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年の半導体素子の高性能化・小型化に
伴い、半導体素子を搭載する回路基板の配線密度の高密
度化が重要な技術的課題となっている。現在、実用化さ
れている高密度実装基板の一例としてビルドアップ多層
基板がある。このビルドアップ多層基板の代表的な製造
方法は、コア基板となるガラスエポキシ基板の両面又は
片面にエポキシ系の感光性絶縁樹脂層を形成し、この感
光性絶縁樹脂層にフォトリソグラフィ法でビアホールを
形成し、その上から、銅メッキで内層配線パターンやビ
ア導体を形成し、以後、同様の工程を順次繰り返して多
層化するものである。現在の製造技術では、線間／線幅
＝５０／５０〜１００／１００μｍ、ビア径＝５０〜１
００μｍ程度の配線設計基準で４〜８層のビルドアップ
多層基板が製造されている。2. Description of the Related Art With the recent increase in performance and miniaturization of semiconductor elements, increasing the wiring density of a circuit board on which semiconductor elements are mounted has become an important technical problem. At present, there is a build-up multilayer board as an example of a high-density mounting board that has been put into practical use. A typical method of manufacturing this build-up multilayer substrate is to form an epoxy-based photosensitive insulating resin layer on both or one side of a glass epoxy substrate serving as a core substrate, and to form a via hole in the photosensitive insulating resin layer by a photolithography method. Then, an inner wiring pattern and a via conductor are formed thereon by copper plating, and then the same steps are sequentially repeated to form a multilayer. In the current manufacturing technology, line / line width = 50/50 to 100/100 μm, via diameter = 50 to 1
Buildup multilayer substrates of 4 to 8 layers are manufactured based on a wiring design standard of about 00 μm.
【０００３】[0003]
【発明が解決しようとする課題】最近のＭＰＵ等の半導
体素子の飛躍的な高周波化や多機能化に伴って、この半
導体素子を搭載するビルドアップ多層基板は、ノイズ防
護用のグランド線の本数やＩ／Ｏ数が急激に増加して、
信号線数が急激に増加する傾向がある。現状のビルドア
ップ多層基板では、このような信号線数の増加に対して
積層数を増加することで対応するようにしているが、積
層数を増加すると、ノイズ低減のために層間にグランド
層（Ｃｕメッキベタ層）を形成する必要がある。その結
果、積層数が益々増加して製造が益々難しくなり、製造
コストの上昇、歩留まり低下といった問題が生じてい
る。With the recent dramatic increase in the frequency and multifunctionality of semiconductor devices such as MPUs, the number of ground lines for noise protection has increased in the build-up multilayer board on which the semiconductor devices are mounted. And the number of I / Os has increased rapidly,
The number of signal lines tends to increase rapidly. In the current build-up multilayer substrate, such an increase in the number of signal lines is dealt with by increasing the number of layers, but when the number of layers is increased, a ground layer ( It is necessary to form a Cu plated solid layer. As a result, the number of laminations increases and manufacturing becomes more difficult, causing problems such as an increase in manufacturing cost and a decrease in yield.
【０００４】この問題を解決するため、配線パターンの
微細化（配線密度の高密度化）により積層数を低減する
ことが検討されている。現状のビルドアップ多層基板の
配線設計基準は、線間／線幅＝５０／５０〜１００／１
００μｍであるが、これを１５／１５〜２０／２０μｍ
程度に微細配線化できれば、積層数の低減も十分に可能
である。[0004] In order to solve this problem, it has been studied to reduce the number of stacked layers by making wiring patterns finer (higher wiring density). The current wiring design standard for build-up multilayer boards is line / line width = 50 / 50-100 / 1
00 / μm, which is 15/15 to 20/20 μm
If the wiring can be reduced to such an extent, the number of stacked layers can be sufficiently reduced.
【０００５】しかしながら、コア基板としてガラスエポ
キシ基板を用いた現状のビルドアップ多層基板では、次
の理由により微細配線化が困難である。 （１）コア基板として用いられるガラスエポキシ基板
は、基板面の平坦性が低いため、Ｓｉウエハーのような
高精度なパターン露光が困難である。However, in the current build-up multilayer board using a glass epoxy board as the core board, it is difficult to make fine wiring for the following reasons. (1) Since a glass epoxy substrate used as a core substrate has low flatness on the substrate surface, it is difficult to perform high-precision pattern exposure such as a Si wafer.
【０００６】（２）ビルドアップ多層基板の製造時に、
絶縁層のキュアやメッキ配線の密着性確保のための熱処
理を行うため、この熱処理によってガラスエポキシ基板
の硬化収縮が進行する。ガラスエポキシ基板は、ガラス
クロスとエポキシ樹脂とから構成された複合材料である
が、その分布は不均一であるため、熱処理による硬化収
縮も不均一に現れる。このため、微細パターンの露光工
程で、フォトマスクを基板面に位置合せする際に、基板
の硬化収縮のばらつき分の位置ずれが生じてしまい、フ
ォトマスクの位置決め精度をあまり高くすることはでき
ない。微細配線化するほど、フォトマスクの位置決め精
度が要求されるため、基板の硬化収縮のばらつきによっ
ても微細配線化が制限される。(2) When manufacturing a build-up multilayer substrate,
Since the heat treatment for curing the insulating layer and ensuring the adhesion of the plated wiring is performed, the heat treatment promotes the curing shrinkage of the glass epoxy substrate. The glass epoxy substrate is a composite material composed of a glass cloth and an epoxy resin. However, since the distribution is non-uniform, the curing shrinkage due to the heat treatment also appears non-uniformly. For this reason, when aligning the photomask with the substrate surface in the fine pattern exposure process, a positional shift corresponding to the variation in curing shrinkage of the substrate occurs, and the positioning accuracy of the photomask cannot be made too high. The finer the wiring, the more precise the positioning of the photomask is required. Therefore, the fine wiring is also restricted by the variation in the curing shrinkage of the substrate.
【０００７】以上の理由から、現状のビルドアップ多層
基板では、半導体の高周波化、多機能化に伴う信号線数
の増加に対して積層数を増加することで対応せざるをえ
ず、製造コストの上昇、歩留まり低下といった問題が生
じている。For the above reasons, the current build-up multilayer substrate has to cope with the increase in the number of signal lines due to the increase in the frequency of the semiconductor and the increase in the number of functions by increasing the number of layers, and the manufacturing cost is increased. Problems such as an increase in yield and a decrease in yield.
【０００８】近年、高密度実装型の半導体パッケージ
は、動作周波数の高周波化（低誘電率化）、高密度化、
低コスト化の要求を満たすためにセラミックＰＧＡ(Pin
GridArray)パッケージからプラスチックＢＧＡ(Ball G
rid Array）パッケージに移行しつつある。しかし、Ｂ
ＧＡパッケージは、基板下面に多数の半田ボールを格子
状に配列した構造であるため、実装後の基板下面中央部
分の半田接続部の検査が難しく、また実装後のパッケー
ジ交換性（リペア性）も良くないという欠点がある。こ
のため、検査性、リペア性を重要視する製品では、ＰＧ
Ａパッケージの方が好まれる。しかし、プラスチック基
板は、セラミック基板と比較して強度が弱いため、プラ
スチック基板に入出力ピンを直接、半田付けすると、入
出力ピンのプル強度が２〜３ｋｇｆ／ｐｉｎ程度の弱い
強度となってしまい、実用に耐え得ない（実用には１０
ｋｇｆ／ｐｉｎ程度のプル強度が必要である）。In recent years, high-density mounting type semiconductor packages have been developed to operate at higher frequencies (lower dielectric constant), higher densities,
In order to meet the demand for cost reduction, ceramic PGA (Pin
Grid Array) package to plastic BGA (Ball G
rid Array) package. But B
Since the GA package has a structure in which a large number of solder balls are arranged in a lattice pattern on the lower surface of the board, it is difficult to inspect the solder connection portion at the center of the lower surface of the board after mounting, and the package exchangeability (repairability) after mounting is also high. There is a disadvantage that it is not good. For this reason, in products that emphasize testability and repairability, PG
A package is preferred. However, since the strength of the plastic substrate is lower than that of the ceramic substrate, if the input / output pins are directly soldered to the plastic substrate, the pull strength of the input / output pins becomes a weak strength of about 2 to 3 kgf / pin. , Cannot withstand practical use (10
A pull strength of about kgf / pin is required).
【０００９】そこで、従来より、図３７に示すように、
プラスチック基板１のスルーホール２に入出力ピン３を
打ち込むことで、プル強度を確保するようにしている。
しかし、この構造では、入出力ピン３の数と同数のスル
ーホール２が必要となるため、プラスチック基板１内の
配線領域が狭められてしまい、高密度な配線形成が困難
となる欠点がある。Therefore, conventionally, as shown in FIG.
The pull strength is ensured by driving the input / output pins 3 into the through holes 2 of the plastic substrate 1.
However, this structure requires the same number of through holes 2 as the number of the input / output pins 3, so that the wiring area in the plastic substrate 1 is narrowed, and there is a disadvantage that it is difficult to form high-density wiring.
【００１０】本発明はこれらの事情を考慮してなされた
ものであり、第１の目的は、微細配線化による高密度配
線が可能であり、半導体の高周波化、多機能化に伴う信
号線数の増加に対して積層数を増加する必要がない半導
体搭載用回路基板及びその製造方法を提供することにあ
り、更に、第２の目的は、プラスチックＰＧＡパッケー
ジに適用する場合に、入出力ピンのプル強度の確保と高
密度配線とを両立させることができる半導体搭載用回路
基板及びその製造方法を提供することにある。The present invention has been made in view of these circumstances, and a first object is to enable high-density wiring by miniaturization, and to increase the number of signal lines associated with higher frequencies and multifunctional semiconductors. It is another object of the present invention to provide a circuit board for mounting a semiconductor which does not require an increase in the number of stacked layers and a method of manufacturing the same. An object of the present invention is to provide a circuit board for mounting a semiconductor and a method of manufacturing the same, which can achieve both the securing of the pull strength and the high-density wiring.
【００１１】[0011]
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体搭載用回路基板は、１層又は
複数層の絶縁樹脂層からなる絶縁基板部と、前記絶縁樹
脂層に形成された配線パターン及びビア導体と、前記絶
縁基板部の下面に列設された多数の外部端子とを備え、
前記絶縁基板部の下面に、該絶縁基板部を補強する基板
補強体を有し、この基板補強体と前記外部端子を、前記
絶縁基板部の下面に設けられた同一の金属板をエッチン
グすることで形成したものである（請求項１）。In order to achieve the first object, a circuit board for mounting a semiconductor device according to the present invention comprises an insulating substrate portion comprising one or more insulating resin layers; And a plurality of external terminals arranged in a row on the lower surface of the insulating substrate portion,
On the lower surface of the insulating substrate portion, a substrate reinforcing member for reinforcing the insulating substrate portion is provided, and the substrate reinforcing member and the external terminals are etched by the same metal plate provided on the lower surface of the insulating substrate portion. (Claim 1).
【００１２】本発明の半導体搭載用回路基板を単層基板
として形成する場合には、まず、金属板の上面に絶縁樹
脂層を形成した後、この絶縁樹脂層にビアホールを形成
する。この後、絶縁樹脂層のビアホールにビア導体を形
成すると共に、絶縁樹脂層上に配線パターンを形成した
後、前記絶縁樹脂層の上面のうち、半導体チップ接続部
を除く部分に、保護層を形成する。その後、前記金属板
をエッチングすることで、前記絶縁樹脂層の下面のう
ち、前記ビア導体に導通する部分に外部端子を形成し、
この外部端子以外の部分に基板補強体を形成する（請求
項８）。When the circuit board for mounting a semiconductor of the present invention is formed as a single-layer board, first, an insulating resin layer is formed on the upper surface of a metal plate, and then a via hole is formed in the insulating resin layer. Thereafter, a via conductor is formed in the via hole of the insulating resin layer, and a wiring pattern is formed on the insulating resin layer. Then, a protective layer is formed on a portion of the upper surface of the insulating resin layer other than the semiconductor chip connection portion. I do. Thereafter, by etching the metal plate, an external terminal is formed on a portion of the lower surface of the insulating resin layer that is electrically connected to the via conductor,
A substrate reinforcement is formed in a portion other than the external terminals (claim 8).
【００１３】また、ビルドアップ多層基板を形成する場
合には、前記ビア導体と前記配線パターンが形成された
前記絶縁樹脂層上に、次の層の絶縁樹脂層を形成して、
ビアホール、ビア導体、配線パターンを形成する工程を
繰り返して、前記金属板上に多層回路を形成すれば良い
（請求項９）。In the case where a build-up multilayer board is formed, the following insulating resin layer is formed on the insulating resin layer on which the via conductor and the wiring pattern are formed.
A multilayer circuit may be formed on the metal plate by repeating a process of forming a via hole, a via conductor, and a wiring pattern (claim 9).
【００１４】このように、本発明は、単層基板、ビルド
アップ多層基板のいずれにも適用可能であるが、いずれ
の場合も、配線パターンを形成する際に、金属板がコア
基板と同じように絶縁樹脂層を保持する役割を果たす。
金属板は、従来のコア基板（ガラスエポキシ基板）と比
較して平坦であると共に、熱処理しても、寸法変化しな
いため、金属板によって絶縁樹脂層の平坦性が維持され
ると共に、絶縁樹脂層の硬化収縮が抑制され、絶縁樹脂
層上に微細パターンの形成が可能となる。しかも、パタ
ーン形成後は、金属板をエッチングして外部端子と基板
補強体を形成するので、外部端子の形成が容易であると
共に、絶縁基板部が基板補強体によって補強され、絶縁
基板部自体が薄くて反りやすくても、基板補強体の補強
効果によって絶縁基板部の反りが抑えられる。これによ
り、基板上面の半導体チップ搭載部の平坦性が確保さ
れ、半導体チップの搭載信頼性が向上すると共に、外部
端子が形成された基板下面の平坦性も確保されるため、
マザーボードへの搭載信頼性も向上する。As described above, the present invention can be applied to both a single-layer substrate and a build-up multilayer substrate. In any case, when forming a wiring pattern, the metal plate is formed in the same manner as the core substrate. To hold the insulating resin layer.
The metal plate is flatter than a conventional core substrate (glass epoxy substrate) and does not change dimensions even when heat-treated, so that the metal plate maintains the flatness of the insulating resin layer and the insulating resin layer. Is suppressed, and a fine pattern can be formed on the insulating resin layer. Moreover, after the pattern is formed, the metal plate is etched to form the external terminals and the substrate reinforcement, so that the external terminals are easy to form, and the insulating substrate portion is reinforced by the substrate reinforcement, and the insulating substrate itself is removed. Even if it is thin and easily warped, the warping of the insulating substrate portion can be suppressed by the reinforcing effect of the substrate reinforcing body. Thereby, the flatness of the semiconductor chip mounting portion on the upper surface of the substrate is ensured, and the mounting reliability of the semiconductor chip is improved, and the flatness of the lower surface of the substrate on which the external terminals are formed is also ensured.
The reliability of mounting on the motherboard is also improved.
【００１５】この場合、基板上面の半導体チップ搭載部
にフリップチップボンディング用のパッド又はバンプを
形成しても良い（請求項２）。つまり、基板補強体によ
って半導体チップ搭載部の平坦性が確保されるため、信
頼性の高いフリップチップボンディングが可能となる。In this case, pads or bumps for flip chip bonding may be formed on the semiconductor chip mounting portion on the upper surface of the substrate. That is, since the flatness of the semiconductor chip mounting portion is ensured by the substrate reinforcement, highly reliable flip chip bonding can be performed.
【００１６】更に、基板下面のうち、半導体チップ搭載
部の直下に位置する部分に、該半導体チップ搭載部を補
強する搭載部補強体を金属板のエッチングにより基板補
強体と一体に形成するようにしても良い（請求項３）。
このようにすれば、搭載部補強体の補強効果によって半
導体チップ搭載部の平坦性を更に向上でき、半導体チッ
プの搭載信頼性を更に向上できる。Further, a mounting portion reinforcement for reinforcing the semiconductor chip mounting portion is formed integrally with the substrate reinforcement by etching a metal plate on a portion of the lower surface of the substrate located immediately below the semiconductor chip mounting portion. (Claim 3).
With this configuration, the flatness of the semiconductor chip mounting portion can be further improved by the reinforcing effect of the mounting portion reinforcing body, and the mounting reliability of the semiconductor chip can be further improved.
【００１７】また、金属板の上面の所定位置に誘電体薄
膜を形成すると共に、この誘電体薄膜上にコンデンサ電
極を形成することで、内蔵コンデンサを形成しても良い
（請求項４）。このようにすれば、金属板の一部をコン
デンサ電極として利用して内蔵コンデンサを形成するこ
とができる。Further, a built-in capacitor may be formed by forming a dielectric thin film at a predetermined position on the upper surface of the metal plate and forming a capacitor electrode on the dielectric thin film. In this case, a built-in capacitor can be formed by using a part of the metal plate as a capacitor electrode.
【００１８】この場合、金属板をアルミニウム又はアル
ミニウム合金により形成し、その上面の少くとも一部に
酸化被膜を形成する共に、この酸化被膜上にコンデンサ
電極を形成することで、酸化被膜を誘電体薄膜とする内
蔵コンデンサを形成するようにしても良い（請求項
５）。アルミニウム又はアルミニウム合金の金属板は、
その表面に酸化被膜（アルマイト被膜）を形成すること
で、絶縁性、耐酸・耐アルカリ性に優れた良質の絶縁被
膜（誘電体薄膜）が得られる。アルマイト系の酸化被膜
は、薄い膜厚で高い絶縁信頼性（高誘電率）が得られる
ため、この酸化被膜を用いて内蔵コンデンサを形成する
ことで、大容量の内蔵コンデンサを形成できる。In this case, the metal plate is formed of aluminum or an aluminum alloy, an oxide film is formed on at least a part of the upper surface thereof, and a capacitor electrode is formed on the oxide film so that the oxide film is made of a dielectric material. A thin film built-in capacitor may be formed (claim 5). Aluminum or aluminum alloy metal plate
By forming an oxide film (alumite film) on the surface, a high-quality insulating film (dielectric thin film) having excellent insulation properties, acid resistance and alkali resistance can be obtained. Since the alumite-based oxide film has high insulation reliability (high dielectric constant) with a small film thickness, a large-capacity built-in capacitor can be formed by forming a built-in capacitor using this oxide film.
【００１９】また、絶縁樹脂層の上面にフリップチップ
ボンディング用のパッド又はバンプを形成する場合に
は、絶縁樹脂層の上面全体に保護層を形成した後、この
保護層のうちの半導体チップ接続部に対応する部分に開
口部を形成し、その後、この開口部にフリップチップボ
ンディング用のパッド又はバンプを形成するようにすれ
ば良い（請求項１０）。この場合、パッドの形成は、無
電解メッキ又は電解メッキにより行うことができ、ま
た、バンプは半田等で形成すれば良い。In the case where a pad or a bump for flip chip bonding is formed on the upper surface of the insulating resin layer, a protective layer is formed on the entire upper surface of the insulating resin layer, and then the semiconductor chip connecting portion of the protective layer is formed. An opening may be formed in a portion corresponding to the above, and then a pad or bump for flip chip bonding may be formed in the opening. In this case, the pads may be formed by electroless plating or electrolytic plating, and the bumps may be formed by solder or the like.
【００２０】また、本発明をプラスチックＰＧＡパッケ
ージに適用する場合には、外部端子に入出力ピンを接合
すれば良い（請求項６）。本発明では、外部端子は、金
属板のエッチングにより形成されているため、外部端子
に入出力ピンを接合することで、高密度配線形成を維持
しつつ、入出力ピンの接合強度を向上させることができ
る。When the present invention is applied to a plastic PGA package, an input / output pin may be connected to an external terminal. In the present invention, since the external terminals are formed by etching the metal plate, by joining the input / output pins to the external terminals, it is possible to improve the bonding strength of the input / output pins while maintaining high-density wiring formation. Can be.
【００２１】更に、基板下面側に、入出力ピンの接合部
を補強する補強材を設けることが好ましい（請求項
７）。これにより、入出力ピンの接合強度を更に向上さ
せることができる。Further, it is preferable to provide a reinforcing material on the lower surface side of the substrate to reinforce the joint between the input / output pins. Thereby, the joining strength of the input / output pins can be further improved.
【００２２】この場合、基板下面に、外部端子及び基板
補強体を覆うように絶縁樹脂層を形成し、該絶縁樹脂層
のうちの該外部端子に対応する部分に開口部を形成した
後、該開口部内に露出する該外部端子に入出力ピンを接
合し、その後、該絶縁樹脂層の下面に、該入出力ピンの
接合部を補強する補強材を設けるようにすれば良い（請
求項１１）。このようにすれば、基板下面側の絶縁樹脂
層と補強材とによって、入出力ピンの接合部の補強と共
に基板下面側の封止も行うことができる。In this case, an insulating resin layer is formed on the lower surface of the substrate so as to cover the external terminals and the substrate reinforcement, and an opening is formed in a portion of the insulating resin layer corresponding to the external terminal. An input / output pin may be joined to the external terminal exposed in the opening, and then a reinforcing material may be provided on the lower surface of the insulating resin layer to reinforce the joint of the input / output pin (claim 11). . According to this configuration, the insulating resin layer and the reinforcing material on the lower surface side of the substrate can reinforce the joint of the input / output pins and also seal the lower surface side of the substrate.
【００２３】更に、補強材を絶縁性樹脂のモールド成形
により形成するようにしても良い（請求項１２）。モー
ルド成形は、量産性に優れ、しかも、基板下面側の封止
効果を高めることができる。Further, the reinforcing material may be formed by molding an insulating resin. Molding is excellent in mass productivity and can enhance the sealing effect on the lower surface side of the substrate.
【００２４】[0024]
【発明の実施の形態】［実施形態（１）］以下、本発明
の実施形態（１）を図１乃至図８に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Embodiment (1)] An embodiment (1) of the present invention will be described below with reference to FIGS.
【００２５】まず、図６乃至図８に基づいて半導体搭載
用回路基板１１の構造を説明する。この回路基板１１の
絶縁基板部は、１層のみの絶縁樹脂層１２により構成さ
れている。この絶縁樹脂層１２には、ビアホール１３が
形成され、このビアホール１３内にはビア導体１４が隙
間なく充填されている。絶縁樹脂層１２の上面には、配
線パターン１５が形成され、その上から保護層１６が絶
縁樹脂層１２の上面全体に形成されている。この保護層
１６のうちのフリップチップ接続部１８ａに対応する部
分には開口部１７が形成され、この開口部１７内に、フ
リップチップボンディング用のパッド１８（バッファメ
タル層）が形成されている。各パッド１８はそれぞれ別
々のビア導体１４に配線パターン１５により接続されて
いる。First, the structure of the circuit board 11 for mounting a semiconductor will be described with reference to FIGS. The insulating substrate portion of the circuit board 11 is constituted by only one insulating resin layer 12. In the insulating resin layer 12, a via hole 13 is formed, and the via hole 13 is filled with a via conductor 14 without any gap. A wiring pattern 15 is formed on the upper surface of the insulating resin layer 12, and a protective layer 16 is formed over the entire upper surface of the insulating resin layer 12. An opening 17 is formed in a portion of the protective layer 16 corresponding to the flip chip connecting portion 18a, and a pad 18 (buffer metal layer) for flip chip bonding is formed in the opening 17. Each pad 18 is connected to a separate via conductor 14 by a wiring pattern 15.
【００２６】一方、絶縁樹脂層１２の下面には、ＢＧＡ
（Ball Grid Array ）用の外部端子１９と基板補強体２
０と搭載部補強体２１とが１枚の金属板２２（図１参
照）をエッチングすることで形成されている。各外部端
子１９は、各ビア導体１４と配線パターン１５を介して
各パッド１８に導通している。基板補強体２０は、図８
に示すように、外部端子１９の配列領域を取り囲むよう
に四角枠状に形成されている。搭載部補強体２１は、フ
リップチップ搭載部２３（図７参照）の直下に位置する
部分に四角形状又は四角枠状に形成されている。本実施
形態では、搭載部補強体２１は、四角枠の内側に四角形
を配置した形状となっている。この搭載部補強体２１と
基板補強体２０は、対角線方向に延びる連結部２４（図
８参照）により一体化されている。外部端子１９、基板
補強体２０及び搭載部補強体２１の表面には、半田付け
に対するバッファメタル層２５〜２７が形成されてい
る。尚、基板補強体２０は、電源端子やグランド端子と
して用いても良い。On the other hand, on the lower surface of the insulating resin layer 12, a BGA
(Ball Grid Array) external terminal 19 and substrate reinforcement 2
0 and the mounting portion reinforcing body 21 are formed by etching one metal plate 22 (see FIG. 1). Each external terminal 19 is electrically connected to each pad 18 via each via conductor 14 and wiring pattern 15. FIG.
As shown in the figure, the external terminals 19 are formed in a rectangular frame shape so as to surround the arrangement region. The mounting portion reinforcing body 21 is formed in a rectangular shape or a rectangular frame shape in a portion located immediately below the flip chip mounting portion 23 (see FIG. 7). In the present embodiment, the mounting portion reinforcing body 21 has a shape in which a square is arranged inside a square frame. The mounting portion reinforcement 21 and the substrate reinforcement 20 are integrated by a connecting portion 24 (see FIG. 8) extending in a diagonal direction. Buffer metal layers 25 to 27 for soldering are formed on the surfaces of the external terminals 19, the substrate reinforcing member 20, and the mounting portion reinforcing member 21. Note that the substrate reinforcing member 20 may be used as a power terminal or a ground terminal.
【００２７】以上のように構成した半導体搭載用回路基
板１１を製造するプロセスを説明する。A process for manufacturing the circuit board 11 for mounting a semiconductor configured as described above will be described.
【００２８】（１）絶縁樹脂層１２の形成 図１に示すように、金属板２２上に絶縁樹脂層１２を形
成する。ここで使用する金属板２２の種類は、特に限定
するものではないが、高放熱で低抵抗の金属板、例えば
Ｃｕ板を用いると良い。金属板２２と絶縁樹脂層１２と
の接着強度を確保するために、予め、金属板２２の表面
処理を行っておく。具体的な表面処理方法としては、金
属板２２の表面を研磨やエッチングにより粗化する方法
や、金属板２２の表面にバッファメタルを形成する方法
がある。金属板２２としてＣｕ板を用いた場合には、針
状メッキやエッチングにより表面を粗化する方法や、Ｃ
ｒ等をバッファメタルとして用いる方法がある。(1) Formation of Insulating Resin Layer 12 As shown in FIG. 1, the insulating resin layer 12 is formed on a metal plate 22. The type of the metal plate 22 used here is not particularly limited, but a metal plate with high heat dissipation and low resistance, for example, a Cu plate may be used. In order to secure the adhesive strength between the metal plate 22 and the insulating resin layer 12, the surface treatment of the metal plate 22 is performed in advance. As a specific surface treatment method, there are a method of roughening the surface of the metal plate 22 by polishing and etching, and a method of forming a buffer metal on the surface of the metal plate 22. When a Cu plate is used as the metal plate 22, a method of roughening the surface by needle plating or etching,
There is a method of using r or the like as a buffer metal.
【００２９】金属板２２の表面処理後に、この金属板２
２上に、予めシート状に成形されたプリプレグ樹脂等の
絶縁樹脂層１２を重ね合わせて、熱プレスして金属板２
２上に絶縁樹脂層１２をラミネートする。或は、金属板
２２上に溶融樹脂をスピンコーター等で塗布して絶縁樹
脂層１２を形成しても良い。絶縁樹脂層１２は、信頼性
の高いエポキシ系、ポリミド系の感光性樹脂や熱硬化性
樹脂により形成することが望ましい。また、金属板２２
と絶縁樹脂層１２との接合界面にＣｒ−亜鉛−カップリ
ング材等の化学的結合剤を入れると、接着強度が大きく
なる。After the surface treatment of the metal plate 22, the metal plate 2
An insulating resin layer 12 such as a prepreg resin formed in a sheet shape in advance is superimposed on the metal sheet 2 and hot-pressed.
2 is laminated with an insulating resin layer 12. Alternatively, the insulating resin layer 12 may be formed by applying a molten resin on the metal plate 22 using a spin coater or the like. The insulating resin layer 12 is desirably formed of a highly reliable epoxy or polyimide photosensitive resin or thermosetting resin. In addition, the metal plate 22
When a chemical bonding agent such as a Cr-zinc-coupling material is added to the bonding interface between the resin and the insulating resin layer 12, the adhesive strength increases.
【００３０】（２）ビアホール１３の形成 絶縁樹脂層１２を感光性樹脂で形成した場合には、フォ
トリソグラフィ技術により露光現像処理して絶縁樹脂層
１２にビアホール１３を形成する（図２参照）。この方
法では、ビアホール径と深さのアスペクト比が１程度
で、直径２５μｍまでのビアホール加工が可能である。(2) Formation of Via Hole 13 When the insulating resin layer 12 is formed of a photosensitive resin, the via hole 13 is formed in the insulating resin layer 12 by performing exposure and development processing by a photolithography technique (see FIG. 2). According to this method, it is possible to process a via hole having an aspect ratio of via hole diameter and depth of about 1 and a diameter of up to 25 μm.
【００３１】一方、絶縁樹脂層１２を熱硬化性樹脂で形
成した場合には、レーザー加工により絶縁樹脂層１２に
ビアホール１３を形成する。この方法では、直径１０μ
ｍまでのビアホール加工が可能である。On the other hand, when the insulating resin layer 12 is formed of a thermosetting resin, a via hole 13 is formed in the insulating resin layer 12 by laser processing. In this method, a diameter of 10μ
Via hole processing up to m is possible.
【００３２】（３）ビア導体１４と配線パターン１５の
形成 ビアホール１３内に導体１４を隙間なく充填すると共
に、絶縁樹脂層１２上に配線パターン１５を微細配線に
適したセミアディティブ法又はフルアディティブ法で形
成する。その他、サブトラクティブ法を用いても良い。
図３はセミアディティブ法を用いてビア導体１４と配線
パターン１５を形成した例を示している。(3) Formation of Via Conductor 14 and Wiring Pattern 15 The via hole 13 is filled with the conductor 14 without any gap, and the wiring pattern 15 is formed on the insulating resin layer 12 by a semi-additive method or a full-additive method suitable for fine wiring. Formed. In addition, a subtractive method may be used.
FIG. 3 shows an example in which a via conductor 14 and a wiring pattern 15 are formed by using a semi-additive method.
【００３３】セミアディティブ法では、まず、絶縁樹脂
層１２の上面全体とビアホール１３内周面に無電解Ｃｕ
メッキにより無電解Ｃｕメッキ被膜を形成した後、無電
解メッキ被膜の表面全体に感光性レジストをスピンコー
ター等で塗布する（或は、ドライフィルムをラミネート
する）。この後、感光性レジストを露光現像処理して感
光性レジストのうちのビア導体１４と配線パターン１５
を形成する部分を除去して、メッキレジストパターンを
形成する。In the semi-additive method, first, electroless Cu is applied to the entire upper surface of the insulating resin layer 12 and the inner peripheral surface of the via hole 13.
After forming an electroless Cu plating film by plating, a photosensitive resist is applied to the entire surface of the electroless plating film by a spin coater or the like (or a dry film is laminated). Thereafter, the photosensitive resist is exposed and developed to form via conductors 14 and wiring patterns 15 of the photosensitive resist.
Is removed to form a plating resist pattern.
【００３４】この後、無電解Ｃｕメッキ被膜のうちのメ
ッキレジストパターンから露出する部分に電解Ｃｕメッ
キにより電解Ｃｕメッキパターンを形成する。この電解
Ｃｕメッキパターンの膜厚の適正値は、形成する配線パ
ターン１５の線幅により異なるが、例えば線幅１〜１０
μｍの微細配線パターンを形成するには、電解Ｃｕメッ
キパターンの膜厚を２〜５μｍ程度とすることが好まし
い。Thereafter, an electrolytic Cu plating pattern is formed on the portion of the electroless Cu plating film exposed from the plating resist pattern by electrolytic Cu plating. The appropriate value of the film thickness of the electrolytic Cu plating pattern varies depending on the line width of the wiring pattern 15 to be formed.
In order to form a fine wiring pattern of μm, it is preferable that the thickness of the electrolytic Cu plating pattern is about 2 to 5 μm.
【００３５】電解Ｃｕメッキ後、メッキレジストパター
ンを剥離液を使って剥離除去した後、電解Ｃｕメッキパ
ターンをエッチングレジスト（マスク）として用いて、
無電解Ｃｕメッキ被膜の不要部分をエッチングにより取
り除く。これにより、ビア導体１４と配線パターン１５
とが同時に形成される。After the electrolytic Cu plating, the plating resist pattern is peeled off using a peeling solution, and then the electrolytic Cu plating pattern is used as an etching resist (mask).
Unnecessary portions of the electroless Cu plating film are removed by etching. Thereby, the via conductor 14 and the wiring pattern 15
Are simultaneously formed.
【００３６】尚、片面配線であるので、半導体の薄膜形
成技術（スパッタ法、蒸着法、ＣＶＤ、噴流メッキ法、
アッシング等）を使用することも可能であり、薄膜形成
技術を使用すれば、更に微細配線化できる。また、絶縁
樹脂層１２の下面に設けられた金属板２２は、電解メッ
キ時にメッキ電極として用いることができるため、ビア
導体１４の充填は、ビアポスト法等のメッキ法を用いて
も良い。ビア導体１４の充填で重要なことは、ビアホー
ル１３内を隙間なくビア導体１４で充填することであ
る。これにより、ビア導体１４上に直接、パッド１８を
形成することが可能になると共に、多層化する場合に
は、各層のビア導体１４を上下に重ねて形成できるた
め、集積化できる。Since it is a single-sided wiring, a semiconductor thin film forming technique (sputtering, vapor deposition, CVD, jet plating,
Ashing etc.) can be used, and further finer wiring can be achieved by using a thin film forming technique. In addition, since the metal plate 22 provided on the lower surface of the insulating resin layer 12 can be used as a plating electrode at the time of electrolytic plating, the via conductor 14 may be filled by a plating method such as a via post method. What is important in filling the via conductor 14 is to fill the via hole 13 with the via conductor 14 without any gap. This allows the pads 18 to be formed directly on the via conductors 14. In the case of multi-layering, the via conductors 14 of each layer can be formed one above the other, so that integration is possible.
【００３７】以上説明した（１）〜（３）の工程で１層
分の配線回路を形成できるが、多層回路を形成する場合
には、ビア導体１４と配線パターン１５が形成された絶
縁樹脂層１２上に、次の層の絶縁樹脂層を形成して、ビ
アホール、ビア導体、配線パターンを形成する工程を必
要な積層数だけ繰り返して、金属板２２上に多層回路を
形成する。最上層の配線パターン１５（表層配線パター
ン）の表面には、Ｎｉ，Ｐｄ，Ａｕ等のバッファメタル
膜をメッキ等により形成しても良い。The wiring circuit for one layer can be formed by the steps (1) to (3) described above. However, when a multilayer circuit is formed, the insulating resin layer on which the via conductor 14 and the wiring pattern 15 are formed is formed. On the metal plate 22, a multilayer circuit is formed on the metal plate 22 by repeating a process of forming a via hole, a via conductor, and a wiring pattern by a necessary number of layers. A buffer metal film of Ni, Pd, Au or the like may be formed on the surface of the uppermost wiring pattern 15 (surface wiring pattern) by plating or the like.
【００３８】（４）保護層１６の形成 最上層の絶縁樹脂層１２の上面全体に、エポキシ系、ポ
リミド系の感光性樹脂や熱硬化性樹脂により保護層１６
を形成した後、この保護層１６のうちのフリップチップ
接続部１８ａに対応する部分に開口部１７を形成する
（図４参照）。開口部１７の形成方法は、ビアホール１
３の形成方法とほぼ同じであり、保護層１６が感光性樹
脂の場合には、フォトリソグラフィ技術を用い、熱硬化
性樹脂の場合には、レーザー加工を用いれば良い。(4) Formation of Protective Layer 16 The entire upper surface of the uppermost insulating resin layer 12 is covered with an epoxy-based or polyimide-based photosensitive resin or a thermosetting resin.
Is formed, an opening 17 is formed in a portion of the protective layer 16 corresponding to the flip chip connecting portion 18a (see FIG. 4). The method of forming the opening 17 is as follows.
The method is almost the same as that of the method 3 described above. When the protective layer 16 is made of a photosensitive resin, a photolithography technique is used. When the protective layer 16 is made of a thermosetting resin, laser processing may be used.
【００３９】（５）外部端子１９、基板補強体２０、搭
載部補強体２１の形成 絶縁樹脂層１２の下面の金属板２２をエッチングするこ
とにより、図５及び図８（下面図）に示すように、絶縁
樹脂層１２の下面に、外部端子１９と基板補強体２０と
搭載部補強体２１を同時に形成する。エッチング方法
は、金属板２２の下面にメッキレジストパターンを形成
して、金属板２２のうちのメッキレジストパターンから
露出する部分をエッチングして取り除いた後、メッキレ
ジストパターンを剥離液を使って剥離除去する。尚、基
板補強体２０と搭載部補強体２１の形状は、図８の形状
に限定されず、外部端子１９の配列領域の外側と内側の
スペースを有効に利用して形成すれば良い。搭載部補強
体２１の理想的な形状は、フリップチップ搭載部２３の
直下にチップサイズよりも一回り大きなベタフレームを
形成することである。(5) Formation of External Terminal 19, Substrate Reinforcement 20, and Mounting Part Reinforcement 21 By etching the metal plate 22 on the lower surface of the insulating resin layer 12, as shown in FIGS. Then, on the lower surface of the insulating resin layer 12, the external terminals 19, the substrate reinforcing member 20, and the mounting portion reinforcing member 21 are simultaneously formed. In the etching method, a plating resist pattern is formed on the lower surface of the metal plate 22, and a portion of the metal plate 22 that is exposed from the plating resist pattern is removed by etching. I do. The shapes of the substrate reinforcing member 20 and the mounting portion reinforcing member 21 are not limited to the shapes shown in FIG. 8, and may be formed by effectively utilizing the space outside and inside the arrangement region of the external terminals 19. The ideal shape of the mounting portion reinforcing body 21 is to form a solid frame slightly larger than the chip size just below the flip chip mounting portion 23.
【００４０】（６）バッファメタル層２５〜２７とパッ
ド１８の形成 上記（１）〜（５）の工程を経て形成した半導体搭載用
回路基板１１の金属露出部（外部端子１９、基板補強体
２０、搭載部補強体２１、フリップチップ接続部１８
ａ）に、半田付けに対するバッファメタル層２５〜２７
とパッド１８をＮｉ、Ｐｄ、Ａｕ等で形成する（図６参
照）。これらは、無電解メッキ（例えばＮｉ／Ａｕメッ
キ）を用いると、容易に形成することができる。以上の
工程で、半導体搭載用回路基板１１の製造が完了する。(6) Formation of Buffer Metal Layers 25 to 27 and Pad 18 Metal exposed portions (external terminals 19, substrate reinforcement 20) of semiconductor mounting circuit board 11 formed through the above steps (1) to (5) , Mounting part reinforcing body 21, flip chip connecting part 18
a) includes buffer metal layers 25 to 27 for soldering.
And the pad 18 are formed of Ni, Pd, Au or the like (see FIG. 6). These can be easily formed by using electroless plating (for example, Ni / Au plating). Through the above steps, the manufacture of the circuit board 11 for mounting a semiconductor is completed.
【００４１】以上説明した本実施形態（１）によれば、
配線パターン１５を形成する際に、金属板２２がコア基
板と同じように絶縁樹脂層１２を保持する役割を果た
す。金属板２２は、従来のコア基板（ガラスエポキシ基
板）と比較して平坦であると共に、熱処理しても、寸法
変化しないため、金属板２２によって絶縁樹脂層１２の
平坦性が維持されると共に、絶縁樹脂層１２の硬化収縮
が抑制され、絶縁樹脂層１２上に微細な配線パターン１
５の形成が可能となる。According to the embodiment (1) described above,
When the wiring pattern 15 is formed, the metal plate 22 serves to hold the insulating resin layer 12 in the same manner as the core substrate. The metal plate 22 is flatter than a conventional core substrate (glass epoxy substrate) and does not change its dimensions even when heat-treated, so that the metal plate 22 maintains the flatness of the insulating resin layer 12 and The curing shrinkage of the insulating resin layer 12 is suppressed, and the fine wiring pattern 1 is formed on the insulating resin layer 12.
5 can be formed.
【００４２】しかも、パターン形成後は、金属板２２を
エッチングして外部端子１９と基板補強体２０及び搭載
部補強体２１を形成するので、外部端子１９の形成が容
易であると共に、絶縁樹脂層１２が基板補強体２０と搭
載部補強体２１によって補強される。このため、絶縁樹
脂層１２自体が薄くて反りやすくても、基板補強体２０
と搭載部補強体２１の補強効果によって絶縁樹脂層１２
の反りが抑えられる。これにより、基板上面のフリップ
チップ搭載部２３の平坦性が確保され、フリップチップ
の搭載信頼性が向上すると共に、外部端子１９が形成さ
れた基板下面の平坦性も確保されるため、マザーボード
への搭載信頼性も向上する。In addition, after the pattern is formed, the metal plate 22 is etched to form the external terminal 19, the substrate reinforcing member 20, and the mounting portion reinforcing member 21, so that the external terminal 19 can be easily formed and the insulating resin layer is formed. 12 is reinforced by the substrate reinforcing member 20 and the mounting portion reinforcing member 21. Therefore, even if the insulating resin layer 12 itself is thin and easily warped, the substrate reinforcing member 20
And the insulating resin layer 12 due to the reinforcing effect of the mounting portion reinforcing body 21.
Warpage is suppressed. As a result, the flatness of the flip chip mounting portion 23 on the upper surface of the substrate is ensured, the mounting reliability of the flip chip is improved, and the flatness of the lower surface of the substrate on which the external terminals 19 are formed is also ensured. The mounting reliability is also improved.
【００４３】［実施形態（２）］次に、本発明の実施形
態（２）を図９乃至図１５に基づいて説明する。本実施
形態（２）の半導体搭載用回路基板３１（図１５参照）
は、内蔵コンデンサ３２を形成したところに特徴があ
り、内蔵コンデンサ３２以外の部分は、前記実施形態
（１）と同じである。従って、前記実施形態（１）と同
じ部分については同一符号を付して説明を簡略化する。
以下、本実施形態（２）の半導体搭載用回路基板３１を
製造するプロセスを説明する。[Embodiment (2)] Next, an embodiment (2) of the present invention will be described with reference to FIGS. Semiconductor mounting circuit board 31 of this embodiment (2) (see FIG. 15)
Is characterized in that a built-in capacitor 32 is formed, and the portions other than the built-in capacitor 32 are the same as those in the embodiment (1). Therefore, the same parts as those in the embodiment (1) are denoted by the same reference numerals, and the description is simplified.
Hereinafter, a process of manufacturing the circuit board 31 for mounting a semiconductor according to the embodiment (2) will be described.
【００４４】（１）誘電体薄膜３３の形成 図９に示すように、金属板２２上面の所定位置に誘電体
薄膜３３を形成する。本実施形態（２）では、図１４に
示すように、外部端子１９上に誘電体薄膜３３を形成し
ているが、基板補強体２０上に誘電体薄膜３３を形成し
ても良い。誘電体薄膜３３は、例えばチタン酸バリウ
ム、チタン酸鉛等の誘電体材料を用いて蒸着技術（スパ
ッタ法、ＣＶＤ法等）にて成膜する。(1) Formation of Dielectric Thin Film 33 As shown in FIG. 9, the dielectric thin film 33 is formed at a predetermined position on the upper surface of the metal plate 22. In the present embodiment (2), as shown in FIG. 14, the dielectric thin film 33 is formed on the external terminal 19, but the dielectric thin film 33 may be formed on the substrate reinforcing member 20. The dielectric thin film 33 is formed using a dielectric material such as barium titanate or lead titanate by a vapor deposition technique (sputtering method, CVD method, or the like).
【００４５】或は、金属板２２をアルミニウム又はアル
ミニウム合金により形成した場合には、金属板２２の上
面の少くとも一部に酸化被膜（アルマイト被膜）を形成
し、この酸化被膜を誘電体薄膜３３として用いても良
い。酸化処理（アルマイト処理）の手順は、金属板２２
のうちの酸化被膜を形成する部分をシュウ酸、硫酸、ク
ロム酸等の酸化剤溶液に浸して陽極酸化してアルマイト
被膜を形成した後、このアルマイト被膜を高圧水蒸気中
で処理することで、アルマイト被膜の微細孔を封止し
て、絶縁性、耐酸・耐アルカリ性に優れた緻密な酸化被
膜を形成する。このようにして形成されたアルマイト系
の酸化被膜は、薄い膜厚で高い絶縁信頼性（高誘電率）
が得られるため、この酸化被膜を誘電体薄膜３３として
用いて内蔵コンデンサ３２を形成することで、大容量の
内蔵コンデンサ３２を形成できる。Alternatively, when the metal plate 22 is formed of aluminum or an aluminum alloy, an oxide film (alumite film) is formed on at least a part of the upper surface of the metal plate 22, and this oxide film is formed on the dielectric thin film 33. You may use as. The procedure of the oxidation treatment (alumite treatment) is as follows.
Of the oxide film is formed by immersing it in an oxidizing agent solution such as oxalic acid, sulfuric acid, or chromic acid to form an anodized film, and then treating the anodized film in high-pressure steam. Sealing the fine pores of the film to form a dense oxide film with excellent insulation, acid resistance and alkali resistance. The alumite-based oxide film thus formed is thin and has high insulation reliability (high dielectric constant).
Therefore, by using this oxide film as the dielectric thin film 33 to form the built-in capacitor 32, a large-capacity built-in capacitor 32 can be formed.
【００４６】（２）絶縁樹脂層１２の形成 前記実施形態（１）と同じ方法で、図１０に示すよう
に、金属板２２上及び誘電体薄膜３３上に絶縁樹脂層１
２を形成する。(2) Formation of Insulating Resin Layer 12 In the same manner as in the above embodiment (1), as shown in FIG.
Form 2
【００４７】（３）ビアホール１３，３４の形成 前記実施形態（１）と同じ方法で、図１１に示すよう
に、絶縁樹脂層１２に配線用のビアホール１３を形成す
ると共に、誘電体薄膜３３上にコンデンサ電極用のビア
ホール３４を形成する。(3) Formation of Via Holes 13 and 34 In the same manner as in the embodiment (1), the via holes 13 for wiring are formed in the insulating resin layer 12 and the Then, a via hole 34 for a capacitor electrode is formed.
【００４８】（４）ビア導体１４、コンデンサ電極３５
及び配線パターン１５の形成 前記実施形態（１）と同じ方法で、図１２に示すよう
に、ビアホール１３，３４に導体を充填してビア導体１
４とコンデンサ電極３５を形成すると共に、絶縁樹脂層
１２上に配線パターン１５を形成する。(4) Via conductor 14, capacitor electrode 35
12 and formation of the wiring pattern 15 In the same manner as in the above embodiment (1), as shown in FIG.
4 and a capacitor electrode 35, and a wiring pattern 15 is formed on the insulating resin layer 12.
【００４９】以上説明した（１）〜（４）の工程で１層
分の配線回路を形成できるが、多層回路を形成する場合
には、配線パターン１５等が形成された絶縁樹脂層１２
上に次の層の絶縁樹脂層を形成して、ビアホール、ビア
導体、配線パターンを形成する工程を必要な積層数だけ
繰り返して、金属板２２上に多層回路を形成する。多層
回路の場合は、内蔵コンデンサ３２をいずれの層に形成
しても良い。The wiring circuit for one layer can be formed by the steps (1) to (4) described above. However, when a multilayer circuit is formed, the insulating resin layer 12 on which the wiring pattern 15 and the like are formed is formed.
A multi-layer circuit is formed on the metal plate 22 by repeating a process of forming a via hole, a via conductor, and a wiring pattern by a necessary number of layers by forming a next layer of an insulating resin layer thereon. In the case of a multilayer circuit, the built-in capacitor 32 may be formed in any layer.
【００５０】（５）保護層１６の形成 前記実施形態（１）と同じ方法で、図１３に示すよう
に、最上層の絶縁樹脂層１２の上面に保護層１６を形成
して、この保護層１６のうちのフリップチップ接続部１
８ａに対応する部分に開口部１７を形成する。(5) Formation of Protective Layer 16 In the same manner as in the embodiment (1), as shown in FIG. 13, a protective layer 16 is formed on the upper surface of the uppermost insulating resin layer 12, and Flip chip connection part 1 of 16
An opening 17 is formed in a portion corresponding to 8a.
【００５１】（６）外部端子１９、基板補強体２０、搭
載部補強体２１の形成 前記実施形態（１）と同じ方法で、絶縁樹脂層１２の下
面の金属板２２をエッチングすることにより、図１４に
示すように、絶縁樹脂層１２の下面に外部端子１９と基
板補強体２０と搭載部補強体２１を同時に形成する。(6) Formation of External Terminal 19, Substrate Reinforcement 20, and Mounted Part Reinforcement 21 By etching the metal plate 22 on the lower surface of the insulating resin layer 12 in the same manner as in the embodiment (1), FIG. As shown in FIG. 14, external terminals 19, substrate reinforcements 20, and mounting portion reinforcements 21 are simultaneously formed on the lower surface of the insulating resin layer 12.
【００５２】（７）バッファメタル層２５〜２７とパッ
ド１８の形成 前記実施形態（１）と同じ方法で、図１５に示すよう
に、バッファメタル層２５〜２７とパッド１８をＮｉ、
Ｐｄ、Ａｕ等で形成する。以上説明した本実施形態
（２）では、金属板２２から形成した外部端子１９（又
は基板補強体２０）をコンデンサ電極として利用して内
蔵コンデンサ３２を簡単に形成することができる。(7) Formation of Buffer Metal Layers 25 to 27 and Pad 18 In the same manner as in the embodiment (1), as shown in FIG.
It is formed of Pd, Au or the like. In the embodiment (2) described above, the built-in capacitor 32 can be easily formed by using the external terminal 19 (or the substrate reinforcing member 20) formed from the metal plate 22 as a capacitor electrode.
【００５３】［実施形態（３）］次に、本発明をプラス
チックＰＧＡパッケージに適用した実施形態（３）を図
１６乃至図２５に基づいて説明する。本実施形態（３）
の半導体搭載用回路基板４１（図２５参照）は、入出力
ピン４２を外部端子１９に接合したところに特徴があ
り、前記実施形態（１）と実質的に同じ部分については
同一符号を付して説明を簡略化する。以下、本実施形態
（３）の半導体搭載用回路基板４１を製造するプロセス
を説明する。[Embodiment (3)] Next, an embodiment (3) in which the present invention is applied to a plastic PGA package will be described with reference to FIGS. This embodiment (3)
The semiconductor mounting circuit board 41 (see FIG. 25) is characterized in that the input / output pins 42 are joined to the external terminals 19, and substantially the same parts as those in the embodiment (1) are denoted by the same reference numerals. To simplify the description. Hereinafter, a process of manufacturing the circuit board 41 for mounting a semiconductor according to the embodiment (3) will be described.
【００５４】（１）１層目の絶縁樹脂層１２の形成 前記実施形態（１）と同じ方法で、図１６に示すよう
に、金属板２２上に絶縁樹脂層１２を形成する。(1) Formation of First Insulating Resin Layer 12 The insulating resin layer 12 is formed on the metal plate 22 by the same method as in the embodiment (1), as shown in FIG.
【００５５】（２）外部端子１９、基板補強体２０、搭
載部補強体（図示せず）の形成 前記実施形態（１）と同じ方法で、絶縁樹脂層１２の下
面の金属板２２をエッチングすることにより、図１７に
示すように、絶縁樹脂層１２の下面に外部端子１９と基
板補強体２０と搭載部補強体を同時に形成する。尚、図
１７〜図２５には、搭載部補強体の図示が省略されてい
るが、本実施形態（３）においても、前記実施形態
（１），（２）と同様の搭載部補強体を形成する。(2) Formation of External Terminal 19, Substrate Reinforcement 20, and Mounting Part Reinforcement (not shown) The metal plate 22 on the lower surface of the insulating resin layer 12 is etched by the same method as in the embodiment (1). Thus, as shown in FIG. 17, the external terminals 19, the substrate reinforcing member 20, and the mounting portion reinforcing member are simultaneously formed on the lower surface of the insulating resin layer 12. 17 to 25, the illustration of the mounting portion reinforcing body is omitted, but in the present embodiment (3), the same mounting portion reinforcing body as in the above-described embodiments (1) and (2) is used. Form.
【００５６】（３）ビアホール１３の形成 前記実施形態（１）と同じ方法で、図１８に示すよう
に、フォトリソグラフィ技術又はレーザー加工により絶
縁樹脂層１２のうちの外部端子１９に対応する位置にビ
アホール１３を形成する。(3) Formation of Via Hole 13 In the same manner as in the embodiment (1), as shown in FIG. 18, photolithography or laser processing is used to form a position in the insulating resin layer 12 corresponding to the external terminal 19. A via hole 13 is formed.
【００５７】（４）１層目のビア導体１４と配線パター
ン１５の形成 前記実施形態（１）と同じ方法で、図１９に示すよう
に、ビアホール１３に導体を充填してビア導体１４を形
成すると共に、絶縁樹脂層１２上に配線パターン１５を
形成する。(4) Formation of Via Conductor 14 and Wiring Pattern 15 of First Layer In the same manner as in the embodiment (1), as shown in FIG. 19, the via hole 13 is filled with a conductor to form the via conductor 14. At the same time, a wiring pattern 15 is formed on the insulating resin layer 12.
【００５８】（５）両面の絶縁樹脂層４３，４４の形成
と片面のビアホール４５の形成 図２０に示すように、基板の上下両面に絶縁樹脂層４
３，４４を形成する。絶縁樹脂層４３，４４の形成方法
は、１層目の絶縁樹脂層１２と同じ方法で形成すれば良
い。そして、基板上面側の絶縁樹脂層４３にフォトリソ
グラフィ技術又はレーザー加工によりビアホール４５を
形成する。(5) Formation of insulating resin layers 43 and 44 on both surfaces and formation of via hole 45 on one surface As shown in FIG.
3, 44 are formed. The insulating resin layers 43 and 44 may be formed in the same manner as the first insulating resin layer 12. Then, via holes 45 are formed in the insulating resin layer 43 on the upper surface of the substrate by photolithography or laser processing.
【００５９】（６）２層目のビア導体４６と配線パター
ン４７の形成 １層目のビア導体１４と配線パターン１５と同じ形成方
法で、図２１に示すように、２層目のビア導体４６と配
線パターン４７の形成する。以上説明した工程で、２層
分の配線回路を形成できるが、３層以上の多層回路を形
成する場合には、絶縁樹脂層４３上に、次の層の絶縁樹
脂層を形成して、ビアホール、ビア導体、配線パターン
を形成する工程を必要な積層数だけ繰り返せば良い。そ
して、最上層の配線パターン４７（表層配線パターン）
の表面には、Ｎｉ，Ｐｄ，Ａｕ等のバッファメタル膜を
メッキ等により形成しても良い。(6) Formation of Via Conductor 46 and Wiring Pattern 47 of Second Layer By the same forming method as the via conductor 14 and wiring pattern 15 of the first layer, as shown in FIG. And a wiring pattern 47 are formed. In the above-described steps, a wiring circuit for two layers can be formed. However, when a multilayer circuit of three or more layers is formed, an insulating resin layer of the next layer is formed on the insulating resin layer 43 to form a via hole. , Via conductors, and wiring patterns may be repeated as many times as necessary. Then, the uppermost wiring pattern 47 (surface wiring pattern)
May be formed by plating or the like on a buffer metal film of Ni, Pd, Au or the like.
【００６０】（７）両面の保護用絶縁樹脂層４８，４９
の形成と開口部５０，５１の形成 図２２に示すように、基板両面に、エポキシ系、ポリミ
ド系の感光性樹脂や熱硬化性樹脂により保護用の絶縁樹
脂層４８，４９を形成する。そして、基板上面の絶縁樹
脂層４８（保護層）には、フリップチップ接続部１８ａ
に対応する部分にフォトリソグラフィ技術又はレーザー
加工により開口部５０を形成する。更に、基板下面の保
護用の絶縁樹脂層４９には、外部端子１９に対応する部
分にレーザー加工又はドリルにより２層の絶縁樹脂層４
９，４４を貫通する開口部５１を形成し、その開口部５
１により外部端子１９を露出させる。(7) Protective insulating resin layers 48, 49 on both sides
As shown in FIG. 22, protective insulating resin layers 48 and 49 are formed on both surfaces of the substrate using an epoxy-based or polyimide-based photosensitive resin or a thermosetting resin. The insulating resin layer 48 (protective layer) on the upper surface of the substrate has the flip-chip connecting portion 18a.
An opening 50 is formed in a portion corresponding to the above by photolithography technology or laser processing. Further, the insulating resin layer 49 for protection on the lower surface of the substrate is provided with two insulating resin layers 4 by laser processing or drilling at a portion corresponding to the external terminal 19.
An opening 51 penetrating through holes 9 and 44 is formed.
1 exposes the external terminal 19.
【００６１】（８）バッファメタル層５２，５３の形成 図２３に示すように、開口部５０，５１内に露出するフ
リップチップ接続部１８ａと外部端子１９の表面にバッ
ファメタル層５２，５３をＮｉ、Ｐｄ、Ａｕ等で形成す
る。これらは、無電解メッキ（例えばＮｉ／Ａｕメッ
キ）を用いると、容易に形成することができる。(8) Formation of Buffer Metal Layers 52 and 53 As shown in FIG. 23, the buffer metal layers 52 and 53 are formed on the surfaces of the flip chip connection portions 18a exposed in the openings 50 and 51 and the external terminals 19 by Ni. , Pd, Au or the like. These can be easily formed by using electroless plating (for example, Ni / Au plating).
【００６２】（９）入出力ピン４２の接合 図２４に示すように、基板下面の開口部５１内に露出す
る外部端子１９に入出力ピン４２をＡｇろう材又は高温
半田等により接合する。この際、外部端子１９表面のバ
ッファメタル層５３によって接合力が高められる。(9) Joining of Input / Output Pins 42 As shown in FIG. 24, the input / output pins 42 are joined to the external terminals 19 exposed in the openings 51 on the lower surface of the substrate by using a Ag brazing material or high-temperature solder. At this time, the bonding strength is increased by the buffer metal layer 53 on the surface of the external terminal 19.
【００６３】（１０）補強材５４の形成とバンプ５５の
形成 図２５に示すように、基板下面の絶縁樹脂層４９の下面
に、補強材５４を絶縁性樹脂のモールド成形により形成
する。この補強材５４は、入出力ピン４２の接合部を補
強すると共に基板下面の開口部５１を封止する役割も果
たす。尚、モールド成形に代えて、予め形成された補強
材５４を絶縁樹脂層４９の下面に接合するようにしても
良い。そして、基板上面の絶縁樹脂層４８の開口部５０
内に露出するフリップチップ接続部１８ａに半田等で半
球状のバンプ５５を形成する。(10) Formation of Reinforcing Material 54 and Formation of Bump 55 As shown in FIG. 25, the reinforcing material 54 is formed on the lower surface of the insulating resin layer 49 on the lower surface of the substrate by molding an insulating resin. The reinforcing member 54 serves to reinforce the joint between the input / output pins 42 and to seal the opening 51 on the lower surface of the substrate. Note that, instead of molding, a reinforcing member 54 formed in advance may be joined to the lower surface of the insulating resin layer 49. Then, the opening 50 of the insulating resin layer 48 on the upper surface of the substrate is formed.
A hemispherical bump 55 is formed by solder or the like on the flip chip connecting portion 18a exposed inside.
【００６４】以上説明した本実施形態（３）のプラスチ
ックＰＧＡパッケージによれば、金属板２２のエッチン
グにより形成した外部端子１９に入出力ピン４２を接合
するようにしたので、従来のように入出力ピン４２をス
ルーホールに打ち込まなくても、入出力ピン４２の接合
強度を向上させることができる。このため、入出力ピン
４２を固定するためのスルーホールを形成する必要がな
くなり、配線密度を高密度化することができる。According to the plastic PGA package of the embodiment (3) described above, the input / output pins 42 are joined to the external terminals 19 formed by etching the metal plate 22. Even if the pins 42 are not driven into the through holes, the bonding strength of the input / output pins 42 can be improved. Therefore, it is not necessary to form a through hole for fixing the input / output pin 42, and the wiring density can be increased.
【００６５】しかも、本実施形態（３）では、基板下面
の絶縁樹脂層４９の下面に、入出力ピン４２の接合部を
補強する補強材５４を設けたので、入出力ピン４２のプ
ル強度を更に高めることができ、１０ｋｇｆ／ｐｉｎ以
上のプル強度を確保することができる。Further, in this embodiment (3), the reinforcing material 54 for reinforcing the joint of the input / output pin 42 is provided on the lower surface of the insulating resin layer 49 on the lower surface of the substrate, so that the pull strength of the input / output pin 42 is reduced. The pull strength can be further increased, and a pull strength of 10 kgf / pin or more can be secured.
【００６６】［実施形態（４）］次に、本発明の実施形
態（４）を図２６乃至図３６に基づいて説明する。本実
施形態（４）の半導体搭載用回路基板４１（図３６参
照）は、内蔵コンデンサ３２を形成したところに特徴が
あり、内蔵コンデンサ３２以外の部分は、前記実施形態
（３）と同じである。従って、前記実施形態（３）と同
じ部分については同一符号を付して説明を簡略化する。
以下、本実施形態（４）の半導体搭載用回路基板４１を
製造するプロセスを説明する。[Embodiment (4)] Next, an embodiment (4) of the present invention will be described with reference to FIGS. The circuit board 41 for mounting a semiconductor of this embodiment (4) (see FIG. 36) is characterized in that a built-in capacitor 32 is formed, and the portions other than the built-in capacitor 32 are the same as those of the above-described embodiment (3). . Therefore, the same parts as those in the embodiment (3) are denoted by the same reference numerals, and the description is simplified.
Hereinafter, a process of manufacturing the circuit board 41 for mounting a semiconductor according to the embodiment (4) will be described.
【００６７】（１）誘電体薄膜３３の形成 図２６に示すように、金属板２２上面の所定位置に誘電
体薄膜３３を形成する。誘電体薄膜３３の形成方法は、
前記実施形態（２）と同じである。(1) Formation of Dielectric Thin Film 33 As shown in FIG. 26, the dielectric thin film 33 is formed at a predetermined position on the upper surface of the metal plate 22. The method for forming the dielectric thin film 33 is as follows.
This is the same as the embodiment (2).
【００６８】（２）絶縁樹脂層１２の形成 前記実施形態（１）と同じ方法で、図２６に示すよう
に、金属板２２上及び誘電体薄膜３３上に絶縁樹脂層１
２を形成する。(2) Formation of Insulating Resin Layer 12 In the same manner as in the embodiment (1), as shown in FIG.
Form 2
【００６９】（３）外部端子１９、基板補強体２０、搭
載部補強体（図示せず）の形成 前記実施形態（１）と同じ方法で、絶縁樹脂層１２の下
面の金属板２２をエッチングすることにより、図２８に
示すように、絶縁樹脂層１２の下面に外部端子１９と基
板補強体２０と搭載部補強体を同時に形成する。尚、図
２８〜図３６には、搭載部補強体の図示が省略されてい
るが、本実施形態（４）においても、前記実施形態
（１）〜（３）と同様の搭載部補強体を形成する。(3) Formation of External Terminal 19, Substrate Reinforcement 20, and Mounting Part Reinforcement (not shown) The metal plate 22 on the lower surface of the insulating resin layer 12 is etched by the same method as in the embodiment (1). Thereby, as shown in FIG. 28, the external terminals 19, the substrate reinforcing member 20, and the mounting portion reinforcing member are simultaneously formed on the lower surface of the insulating resin layer 12. Although the illustration of the mounting portion reinforcing body is omitted in FIGS. 28 to 36, in the present embodiment (4), the same mounting portion reinforcing body as in the above-described embodiments (1) to (3) is used. Form.
【００７０】（４）ビアホール１３の形成 前記実施形態（１）と同じ方法で、図２９に示すよう
に、フォトリソグラフィ技術又はレーザー加工により絶
縁樹脂層１２のうちの外部端子１９と誘電体薄膜３３に
対応する位置にビアホール１３を形成する。(4) Formation of Via Hole 13 In the same manner as in the embodiment (1), as shown in FIG. 29, the external terminals 19 of the insulating resin layer 12 and the dielectric thin film 33 are formed by photolithography or laser processing. Is formed at a position corresponding to.
【００７１】（５）１層目のビア導体１４、コンデンサ
電極３５及び配線パターン１５の形成 前記実施形態（１）と同じ方法で、図３０に示すよう
に、各ビアホール１３に導体を充填してビア導体１４と
コンデンサ電極３５を形成すると共に、絶縁樹脂層１２
上に配線パターン１５を形成する。(5) Formation of Via Conductor 14, Capacitor Electrode 35 and Wiring Pattern 15 in First Layer As shown in FIG. 30, a conductor is filled in each via hole 13 in the same manner as in the embodiment (1). The via conductor 14 and the capacitor electrode 35 are formed, and the insulating resin layer 12 is formed.
A wiring pattern 15 is formed thereon.
【００７２】（６）両面の絶縁樹脂層４３，４４の形成
と片面のビアホール４５の形成 図３１に示すように、基板の上下両面に絶縁樹脂層４
３，４４を形成する。絶縁樹脂層４３，４４の形成方法
は、１層目の絶縁樹脂層１２と同じ方法で形成すれば良
い。そして、基板上面側の絶縁樹脂層４３にフォトリソ
グラフィ技術又はレーザー加工によりビアホール４５を
形成する。(6) Formation of insulating resin layers 43 and 44 on both surfaces and formation of via hole 45 on one surface As shown in FIG. 31, insulating resin layers 4 are formed on both upper and lower surfaces of the substrate.
3, 44 are formed. The insulating resin layers 43 and 44 may be formed in the same manner as the first insulating resin layer 12. Then, via holes 45 are formed in the insulating resin layer 43 on the upper surface of the substrate by photolithography or laser processing.
【００７３】（７）２層目のビア導体４６と配線パター
ン４７の形成 １層目のビア導体１４と配線パターン１５と同じ形成方
法で、図３２に示すように、２層目のビア導体４６と配
線パターン４７の形成する。以上説明した工程で、２層
分の配線回路を形成できるが、３層以上の多層回路を形
成する場合には、絶縁樹脂層４３上に、次の層の絶縁樹
脂層を形成して、ビアホール、ビア導体、配線パターン
を形成する工程を必要な積層数だけ繰り返せば良い。(7) Formation of Via Conductor 46 and Wiring Pattern 47 of Second Layer By the same forming method as the via conductor 14 and wiring pattern 15 of the first layer, as shown in FIG. And a wiring pattern 47 are formed. In the above-described steps, a wiring circuit for two layers can be formed. However, when a multilayer circuit of three or more layers is formed, an insulating resin layer of the next layer is formed on the insulating resin layer 43 to form a via hole. , Via conductors, and wiring patterns may be repeated as many times as necessary.
【００７４】（８）両面の保護用絶縁樹脂層４８，４９
の形成と開口部５０，５１の形成 前記実施形態（３）と同じ方法で、図３３に示すよう
に、基板両面に保護用の絶縁樹脂層４８，４９を形成す
る。そして、基板上面の絶縁樹脂層４８（保護層）に
は、フリップチップ接続部１８ａに対応する部分にフォ
トリソグラフィ技術又はレーザー加工により開口部５０
を形成する。更に、基板下面の保護用の絶縁樹脂層４９
には、外部端子１９に対応する部分にレーザー加工又は
ドリルにより２層の絶縁樹脂層４９，４４を貫通する開
口部５１を形成し、その開口部５１により外部端子１９
を露出させる。(8) Protective insulating resin layers 48, 49 on both sides
Formation of openings 50 and 51 In the same manner as in the embodiment (3), insulating resin layers 48 and 49 for protection are formed on both surfaces of the substrate as shown in FIG. Then, in the insulating resin layer 48 (protective layer) on the upper surface of the substrate, an opening 50 is formed in a portion corresponding to the flip chip connecting portion 18a by photolithography or laser processing.
To form Further, an insulating resin layer 49 for protecting the lower surface of the substrate is provided.
In the portion corresponding to the external terminal 19, an opening 51 penetrating the two insulating resin layers 49 and 44 is formed by laser processing or drilling, and the external terminal 19 is formed by the opening 51.
To expose.
【００７５】（９）バッファメタル層５２，５３の形成 前記実施形態（３）と同じ方法で、図３４に示すよう
に、開口部５０，５１内に露出するフリップチップ接続
部１８ａと外部端子１９の表面にバッファメタル層５
２，５３をＮｉ、Ｐｄ、Ａｕ等で形成する。(9) Formation of Buffer Metal Layers 52 and 53 In the same manner as in the embodiment (3), as shown in FIG. 34, the flip-chip connecting portions 18a exposed in the openings 50 and 51 and the external terminals 19 are formed. Buffer metal layer 5 on the surface of
2, 53 are formed of Ni, Pd, Au or the like.
【００７６】（１０）入出力ピン４２の接合 前記実施形態（３）と同じ方法で、図３５に示すよう
に、基板下面の開口部５１内に露出する外部端子１９に
入出力ピン４２をＡｇろう材又は高温半田等により接合
する。(10) Joining of the input / output pins 42 In the same manner as in the embodiment (3), as shown in FIG. 35, the input / output pins 42 are connected to the external terminals 19 exposed in the openings 51 on the lower surface of the substrate. It is joined by brazing material or high-temperature solder.
【００７７】（１１）補強材５４の形成とバンプ５５の
形成 前記実施形態（３）と同じ方法で、図３６に示すよう
に、基板下面の絶縁樹脂層４９の下面に、補強材５４を
絶縁性樹脂のモールド成形により形成する。或は、予め
形成された補強材５４を絶縁樹脂層４９の下面に接合し
ても良い。そして、基板上面の絶縁樹脂層４８の開口部
５０内に露出するフリップチップ接続部１８ａに半田等
で半球状のバンプ５５を形成する。(11) Formation of Reinforcing Material 54 and Formation of Bump 55 As shown in FIG. 36, the reinforcing material 54 is insulated on the lower surface of the insulating resin layer 49 on the lower surface of the substrate by the same method as in the embodiment (3). It is formed by molding a conductive resin. Alternatively, a reinforcing member 54 formed in advance may be joined to the lower surface of the insulating resin layer 49. Then, hemispherical bumps 55 are formed by soldering or the like on the flip chip connecting portions 18a exposed in the openings 50 of the insulating resin layer 48 on the upper surface of the substrate.
【００７８】以上説明した本実施形態（４）では、入出
力ピン４２のプル強度の確保と高密度配線とを両立させ
たプラスチックＰＧＡパッケージを製造できると共に、
金属板２２から形成した外部端子１９（又は基板補強体
２０）をコンデンサ電極として利用して内蔵コンデンサ
３２を簡単に形成することができる。尚、本発明は、フ
リップチップ搭載用の回路基板に限定されず、半導体チ
ップをワイヤボンディングする回路基板にも適用可能で
ある。In the embodiment (4) described above, a plastic PGA package can be manufactured in which the pull strength of the input / output pins 42 is ensured and the high-density wiring is compatible.
The built-in capacitor 32 can be easily formed by using the external terminal 19 (or the substrate reinforcing member 20) formed from the metal plate 22 as a capacitor electrode. Note that the present invention is not limited to a circuit board for mounting a flip chip, but is also applicable to a circuit board on which a semiconductor chip is wire-bonded.
【００７９】[0079]
【発明の効果】以上の説明から明らかなように、本発明
の請求項１では、金属板によって絶縁樹脂層の平坦性が
維持されると共に、絶縁樹脂層の硬化収縮が抑制される
ため、絶縁樹脂層上に微細な配線パターンの形成が可能
となる。これにより、半導体の高周波化、多機能化に伴
う信号線数の増加に対して微細配線化による高密度配線
で対応することが可能となり、低コスト化、歩留まり向
上の要求を満たすことができる。しかも、絶縁樹脂層が
基板補強体によって補強されるため、絶縁樹脂層自体が
薄くて反りやすくても、絶縁樹脂層の反りが抑えられ
て、平坦性が保持され、半導体チップの搭載信頼性が向
上すると共に、マザーボードへの搭載信頼性も向上す
る。As is apparent from the above description, according to the first aspect of the present invention, the flatness of the insulating resin layer is maintained by the metal plate and the curing shrinkage of the insulating resin layer is suppressed. A fine wiring pattern can be formed on the resin layer. As a result, it is possible to respond to the increase in the number of signal lines due to the increase in the frequency and the multi-functionality of the semiconductor by high-density wiring by miniaturization, and it is possible to satisfy the demand for cost reduction and improvement in yield. Moreover, since the insulating resin layer is reinforced by the substrate reinforcing member, even if the insulating resin layer itself is thin and easily warped, the warping of the insulating resin layer is suppressed, the flatness is maintained, and the mounting reliability of the semiconductor chip is improved. As well as improving the reliability of mounting on the motherboard.
【００８０】また、請求項２では、基板上面の半導体チ
ップ搭載部に、フリップチップボンディング用のパッド
又はバンプを形成したので、信頼性の高いＣ４(Control
ledCollapse Chip Connection) ＢＧＡを構成すること
ができる。According to the second aspect of the present invention, since pads or bumps for flip chip bonding are formed on the semiconductor chip mounting portion on the upper surface of the substrate, a highly reliable C4 (Control
ledCollapse Chip Connection) A BGA can be configured.
【００８１】更に、請求項３では、半導体チップ搭載部
をその下面側から搭載部補強体によって補強できるた
め、半導体チップ搭載部の平坦性を更に向上できる。Further, according to the third aspect, since the semiconductor chip mounting portion can be reinforced by the mounting portion reinforcing member from the lower surface side, the flatness of the semiconductor chip mounting portion can be further improved.
【００８２】また、請求項４では、金属板の上面に形成
した誘電体薄膜を用いて内蔵コンデンサを形成したの
で、金属板の一部をコンデンサ電極として利用して内蔵
コンデンサを形成することができる。Further, since the built-in capacitor is formed by using the dielectric thin film formed on the upper surface of the metal plate, the built-in capacitor can be formed by using a part of the metal plate as a capacitor electrode. .
【００８３】更に、請求項５では、金属板をアルミニウ
ム又はアルミニウム合金により形成し、その上面に形成
した酸化被膜を誘電体として内蔵コンデンサを形成した
ので、大容量の内蔵コンデンサを形成することができ、
デカップリング用のチップコンデンサが不要となる。Further, since the metal plate is formed of aluminum or an aluminum alloy and the oxide film formed on the upper surface of the metal plate is used as a dielectric to form the internal capacitor, a large-capacity internal capacitor can be formed. ,
A chip capacitor for decoupling becomes unnecessary.
【００８４】また、請求項６では、金属板のエッチング
により形成された外部端子に入出力ピンを接合するよう
にしたので、プラスチックＰＧＡパッケージとして構成
しても、入出力ピンのプル強度の確保と高密度配線とを
両立させることができる。Further, since the input / output pins are joined to the external terminals formed by etching the metal plate, the pull strength of the input / output pins can be ensured even if the input / output pins are configured as a plastic PGA package. High-density wiring can be compatible.
【００８５】更に、請求項７では、基板下面側に、入出
力ピンの接合部を補強する補強材を設けたので、入出力
ピンの接合強度を更に向上させることができる。Further, since the reinforcing member for reinforcing the joint of the input / output pin is provided on the lower surface side of the substrate, the joining strength of the input / output pin can be further improved.
【００８６】また、請求項８，９では、高密度配線が可
能でチップ搭載信頼性の高い単層又は多層の半導体搭載
用回路基板を製造できる。According to the eighth and ninth aspects, it is possible to manufacture a single-layer or multi-layer circuit board for mounting a semiconductor, which enables high-density wiring and has high chip mounting reliability.
【００８７】また、請求項１０では、フリップチップボ
ンディング用のパッド又はバンプを精度良く形成するこ
とができる。According to the tenth aspect, pads or bumps for flip chip bonding can be formed with high precision.
【００８８】また、請求項１１では、入出力ピンのプル
強度の確保と高密度配線とを両立させたプラスチックＰ
ＧＡパッケージを製造することができる。Further, according to the eleventh aspect, the plastic P which achieves both the securing of the pull strength of the input / output pins and the high-density wiring is achieved.
A GA package can be manufactured.
【００８９】更に、請求項１２では、補強材を絶縁性樹
脂のモールド成形により形成するようにしたので、補強
材によって入出力ピンの接合部の補強効果と共に基板下
面側の封止効果も高めることができる。Further, in the twelfth aspect, the reinforcing material is formed by molding an insulating resin, so that the reinforcing material enhances the effect of reinforcing the joint of the input / output pins and the effect of sealing the lower surface of the substrate. Can be.
【図１】実施形態（１）の絶縁樹脂層形成工程を説明す
る断面図FIG. 1 is a cross-sectional view illustrating an insulating resin layer forming step of an embodiment (1).
【図２】実施形態（１）のビアホール形成工程を説明す
る断面図FIG. 2 is a cross-sectional view illustrating a via-hole forming step of the embodiment (1).
【図３】実施形態（１）のビア導体・配線パターン形成
工程を説明する断面図FIG. 3 is a sectional view for explaining a via conductor / wiring pattern forming step of the embodiment (1).
【図４】実施形態（１）の保護膜形成工程を説明する断
面図FIG. 4 is a cross-sectional view illustrating a protective film forming step of the embodiment (1).
【図５】実施形態（１）の外部端子、基板補強体、搭載
部補強体の形成工程を説明する断面図FIG. 5 is a cross-sectional view illustrating a process of forming an external terminal, a substrate reinforcing member, and a mounting portion reinforcing member according to the embodiment (1).
【図６】実施形態（１）のバッファメタル層とパッドの
形成工程を説明する断面図FIG. 6 is a cross-sectional view illustrating a step of forming a buffer metal layer and a pad according to the embodiment (1).
【図７】実施形態（１）の半導体搭載用回路基板の上面
図FIG. 7 is a top view of the semiconductor mounting circuit board according to the embodiment (1).
【図８】実施形態（１）の半導体搭載用回路基板の下面
図FIG. 8 is a bottom view of the circuit board for mounting semiconductor device according to the embodiment (1).
【図９】実施形態（２）の誘電体薄膜形成工程を説明す
る断面図FIG. 9 is a sectional view illustrating a step of forming a dielectric thin film according to the embodiment (2).
【図１０】実施形態（２）の絶縁樹脂層形成工程を説明
する断面図FIG. 10 is a sectional view illustrating an insulating resin layer forming step of the embodiment (2).
【図１１】実施形態（２）のビアホール形成工程を説明
する断面図FIG. 11 is a sectional view illustrating a via hole forming step of the embodiment (2).
【図１２】実施形態（２）のビア導体、コンデンサ電
極、配線パターンの形成工程を説明する断面図FIG. 12 is a sectional view illustrating a step of forming a via conductor, a capacitor electrode, and a wiring pattern according to the embodiment (2).
【図１３】実施形態（２）の保護膜形成工程を説明する
断面図FIG. 13 is a sectional view illustrating a protective film forming step of the embodiment (2).
【図１４】実施形態（２）の外部端子、基板補強体、搭
載部補強体の形成工程を説明する断面図FIG. 14 is a cross-sectional view illustrating a process of forming an external terminal, a substrate reinforcement, and a mounting portion reinforcement according to the embodiment (2).
【図１５】実施形態（２）のバッファメタル層とパッド
の形成工程を説明する断面図FIG. 15 is a sectional view illustrating a step of forming a buffer metal layer and a pad according to the embodiment (2).
【図１６】実施形態（３）の絶縁樹脂層形成工程を説明
する断面図FIG. 16 is a sectional view illustrating an insulating resin layer forming step of the embodiment (3).
【図１７】実施形態（３）の外部端子、基板補強体、搭
載部補強体の形成工程を説明する断面図FIG. 17 is a sectional view illustrating a step of forming an external terminal, a substrate reinforcement, and a mounting portion reinforcement according to the embodiment (3).
【図１８】実施形態（３）のビアホール形成工程を説明
する断面図FIG. 18 is a sectional view illustrating a via hole forming step of the embodiment (3).
【図１９】実施形態（３）の１層目のビア導体・配線パ
ターン形成工程を説明する断面図FIG. 19 is a sectional view illustrating a step of forming a first-layer via conductor / wiring pattern according to the embodiment (3).
【図２０】実施形態（３）の２回目の絶縁樹脂層の形成
と片面のビアホールの形成の工程を説明する断面図FIG. 20 is a sectional view illustrating a step of forming a second insulating resin layer and forming a via hole on one side according to the embodiment (3).
【図２１】実施形態（３）の２層目のビア導体・配線パ
ターン形成工程を説明する断面図FIG. 21 is a sectional view illustrating a step of forming a second-layer via conductor / wiring pattern according to the embodiment (3).
【図２２】実施形態（３）の３回目の絶縁樹脂層の形成
とビアホールの形成の工程を説明する断面図FIG. 22 is a sectional view illustrating a step of forming a third insulating resin layer and forming a via hole in the third embodiment.
【図２３】実施形態（３）のバッファメタル層の形成工
程を説明する断面図FIG. 23 is a cross-sectional view illustrating a step of forming a buffer metal layer according to the embodiment (3).
【図２４】実施形態（３）の入出力ピンの接合工程を説
明する断面図FIG. 24 is a cross-sectional view illustrating a step of joining input / output pins according to the embodiment (3).
【図２５】実施形態（３）の補強材の形成とバンプの形
成の工程を説明する断面図FIG. 25 is a sectional view illustrating a step of forming a reinforcing material and forming a bump in the embodiment (3).
【図２６】実施形態（４）の誘電体薄膜形成工程を説明
する断面図FIG. 26 is a sectional view illustrating a step of forming a dielectric thin film according to the embodiment (4).
【図２７】実施形態（４）の絶縁樹脂層形成工程を説明
する断面図FIG. 27 is a sectional view illustrating an insulating resin layer forming step of the embodiment (4).
【図２８】実施形態（４）の外部端子、基板補強体、搭
載部補強体の形成工程を説明する断面図FIG. 28 is a cross-sectional view illustrating a step of forming an external terminal, a substrate reinforcement, and a mounting portion reinforcement according to the embodiment (4).
【図２９】実施形態（４）のビアホール形成工程を説明
する断面図FIG. 29 is a cross-sectional view illustrating a via-hole forming step of the embodiment (4).
【図３０】実施形態（４）の１層目のビア導体・配線パ
ターン形成工程を説明する断面図FIG. 30 is a sectional view illustrating a step of forming a first-layer via conductor / wiring pattern according to the embodiment (4).
【図３１】実施形態（４）の２回目の絶縁樹脂層の形成
と片面のビアホールの形成の工程を説明する断面図FIG. 31 is a sectional view illustrating a step of forming a second insulating resin layer and forming a via hole on one side according to the embodiment (4).
【図３２】実施形態（４）の２層目のビア導体・配線パ
ターン形成工程を説明する断面図FIG. 32 is a sectional view illustrating a step of forming a second-layer via conductor / wiring pattern according to the embodiment (4).
【図３３】実施形態（４）の３回目の絶縁樹脂層の形成
とビアホールの形成の工程を説明する断面図FIG. 33 is a sectional view illustrating a step of forming a third insulating resin layer and forming a via hole in the third embodiment;
【図３４】実施形態（４）のバッファメタル層の形成工
程を説明する断面図FIG. 34 is a cross-sectional view illustrating a step of forming a buffer metal layer according to the embodiment (4).
【図３５】実施形態（４）の入出力ピンの接合工程を説
明する断面図FIG. 35 is a cross-sectional view illustrating a step of joining input / output pins according to the embodiment (4).
【図３６】実施形態（４）の補強材の形成とバンプの形
成の工程を説明する断面図FIG. 36 is a sectional view illustrating a step of forming a reinforcing material and forming a bump according to the embodiment (4).
【図３７】従来のプラスチックＰＧＡパッケージの入出
力ピンの接合構造を示す断面図FIG. 37 is a cross-sectional view showing a joining structure of input / output pins of a conventional plastic PGA package.
１１…半導体搭載用回路基板、１２…絶縁樹脂層（絶縁
基板部）、１３…ビアホール、１４…ビア導体、１５…
配線パターン、１６…保護層、１７…開口部、１８…パ
ット、１８ａ…フリップチップ接続部（半導体チップ接
続部）、１９…外部端子、２０…基板補強体、２１…搭
載部補強体、２２…金属板、２３…フリップチップ搭載
部、２４…連結部、２５〜２７…バッファメタル層、３
１…半導体搭載用回路基板、３２…内蔵コンデンサ、３
３…誘電体薄膜、３４…コンデンサ電極用のビアホー
ル、３５…コンデンサ電極、４１…半導体搭載用回路基
板、４２…入出力ピン、４３，４４…絶縁樹脂層、４５
…ビアホール、４６…ビア導体、４７…配線パターン、
４８，４９…絶縁樹脂層（保護層）、５０，５１…開口
部、５２，５３…バッファメタル層、５４…補強材、５
５…バンプ。DESCRIPTION OF SYMBOLS 11 ... Circuit board for mounting semiconductors, 12 ... Insulating resin layer (insulating substrate part), 13 ... Via hole, 14 ... Via conductor, 15 ...
Wiring pattern, 16: protective layer, 17: opening, 18: pad, 18a: flip chip connection (semiconductor chip connection), 19: external terminal, 20: substrate reinforcement, 21: mounting part reinforcement, 22 ... Metal plate, 23: flip chip mounting portion, 24: connecting portion, 25 to 27: buffer metal layer, 3
DESCRIPTION OF SYMBOLS 1 ... Circuit board for semiconductor mounting, 32 ... Built-in capacitor, 3
DESCRIPTION OF SYMBOLS 3 ... Dielectric thin film, 34 ... Via hole for capacitor electrodes, 35 ... Capacitor electrode, 41 ... Circuit board for mounting semiconductors, 42 ... Input / output pins, 43, 44 ... Insulating resin layer, 45
... via holes, 46 ... via conductors, 47 ... wiring patterns,
48, 49: insulating resin layer (protective layer), 50, 51: opening, 52, 53: buffer metal layer, 54: reinforcing material, 5
5 ... Bump.
Claims (12)
縁基板部と、前記絶縁樹脂層に形成された配線パターン
及びビア導体と、前記絶縁基板部の下面に列設された多
数の外部端子とを備え、各外部端子を前記ビアによって
前記配線パターンに導通させた半導体搭載用回路基板に
おいて、 前記絶縁基板部の下面に、該絶縁基板部を補強する基板
補強体が設けられ、この基板補強体と前記外部端子は、
前記絶縁基板部の下面に設けられた同一の金属板のエッ
チングにより形成されていることを特徴とする半導体搭
載用回路基板。1. An insulating substrate portion comprising one or more insulating resin layers, a wiring pattern and a via conductor formed on the insulating resin layer, and a large number of external devices arranged in a row on a lower surface of the insulating substrate portion. A circuit board for mounting a semiconductor, wherein each of the external terminals is electrically connected to the wiring pattern by the via, and a substrate reinforcing member for reinforcing the insulating substrate is provided on a lower surface of the insulating substrate. The reinforcing body and the external terminal are
A circuit board for mounting a semiconductor, wherein the circuit board is formed by etching the same metal plate provided on a lower surface of the insulating substrate portion.
部には、フリップチップボンディング用のパッド又はバ
ンプが形成されていることを特徴とする請求項１に記載
の半導体搭載用回路基板。2. The circuit board for mounting a semiconductor according to claim 1, wherein pads or bumps for flip chip bonding are formed in a semiconductor chip mounting portion on an upper surface of the insulating substrate portion.
ップ搭載部の直下に位置する部分には、該半導体チップ
搭載部を補強する搭載部補強体が前記金属板のエッチン
グにより前記基板補強体と一体に形成されていることを
特徴とする請求項１又は２に記載の半導体搭載用回路基
板。3. A portion of the lower surface of the insulating substrate portion, which is located immediately below the semiconductor chip mounting portion, is provided with a mounting portion reinforcing member for reinforcing the semiconductor chip mounting portion by etching the metal plate. The circuit board for mounting a semiconductor according to claim 1, wherein the circuit board is formed integrally with the circuit board.
薄膜を形成すると共に、この誘電体薄膜上にコンデンサ
電極を形成することで、内蔵コンデンサを形成したこと
を特徴とする請求項１乃至３のいずれかに記載の半導体
搭載用回路基板。4. A built-in capacitor is formed by forming a dielectric thin film at a predetermined position on an upper surface of the metal plate and forming a capacitor electrode on the dielectric thin film. 4. The circuit board for mounting a semiconductor according to any one of claims 3 to 3.
ウム合金により形成し、その上面の少くとも一部に酸化
被膜を形成する共に、この酸化被膜上にコンデンサ電極
を形成することで、前記酸化被膜を誘電体薄膜とする内
蔵コンデンサを形成したことを特徴とする請求項１乃至
４のいずれかに記載の半導体搭載用回路基板。5. The metal plate is formed of aluminum or an aluminum alloy, an oxide film is formed on at least a part of an upper surface of the metal plate, and a capacitor electrode is formed on the oxide film to make the oxide film dielectric. 5. The circuit board according to claim 1, wherein a built-in capacitor is formed as a body thin film.
いることを特徴とする請求項１乃至５のいずれかに記載
の半導体搭載用回路基板。6. The circuit board according to claim 1, wherein an input / output pin is joined to the external terminal.
を補強する補強材が設けられていることを特徴とする請
求項６に記載の半導体搭載用回路基板。7. The circuit board for mounting a semiconductor according to claim 6, wherein a reinforcing material for reinforcing a joint portion of the input / output pin is provided on a lower surface side of the board.
程と、 前記絶縁樹脂層にビアホールを形成する工程と、 前記ビアホールにビア導体を形成すると共に、該絶縁樹
脂層上に配線パターンを形成して、該配線パターンを前
記ビア導体を介して前記金属板に導通させる工程と、 前記絶縁樹脂層の上面のうち、半導体チップ接続部を除
く部分に、保護層を形成する工程と、 前記金属板をエッチングすることで、前記絶縁樹脂層の
下面のうち、前記ビア導体に導通する部分に外部端子を
形成し、この外部端子以外の部分に基板補強体を形成す
る工程とを含む半導体搭載用回路基板の製造方法。8. A step of forming an insulating resin layer on an upper surface of a metal plate, a step of forming a via hole in the insulating resin layer, forming a via conductor in the via hole, and forming a wiring pattern on the insulating resin layer. Forming and conducting the wiring pattern to the metal plate via the via conductor; and forming a protective layer on a portion of the upper surface of the insulating resin layer other than a semiconductor chip connecting portion; Forming an external terminal on a portion of the lower surface of the insulating resin layer that is electrically connected to the via conductor, and forming a substrate reinforcing body on a portion other than the external terminal by etching the metal plate. Manufacturing method of circuit board.
された絶縁樹脂層上に、次の層の絶縁樹脂層を形成し
て、ビアホール、ビア導体、配線パターンを形成する工
程を繰り返して、前記金属板上に多層回路を形成するこ
とを特徴とする請求項８に記載の半導体搭載用回路基板
の製造方法。9. A step of forming a next insulating resin layer on the insulating resin layer on which the via conductor and the wiring pattern are formed, and forming a via hole, a via conductor and a wiring pattern, is repeated. 9. The method according to claim 8, wherein a multilayer circuit is formed on a metal plate.
樹脂層の上面全体に保護層を形成した後、この保護層の
うちの前記半導体チップ接続部に対応する部分に開口部
を形成し、その後、この開口部にフリップチップボンデ
ィング用のパッド又はバンプを形成することを特徴とす
る請求項８又は９に記載の半導体搭載用回路基板の製造
方法。10. When forming the protective layer, after forming a protective layer on the entire upper surface of the insulating resin layer, an opening is formed in a portion of the protective layer corresponding to the semiconductor chip connecting portion. 10. The method according to claim 8, wherein a pad or a bump for flip chip bonding is formed in the opening.
板補強体を覆うように絶縁樹脂層を形成し、該絶縁樹脂
層のうちの該外部端子に対応する部分に開口部を形成し
た後、該開口部内に露出する該外部端子に入出力ピンを
接合し、その後、該絶縁樹脂層の下面に、該入出力ピン
の接合部を補強する補強材を設けることを特徴とする請
求項８乃至１０のいずれかに記載の半導体搭載用回路基
板の製造方法。11. An insulating resin layer is formed on the lower surface of the substrate so as to cover the external terminals and the substrate reinforcement, and an opening is formed in a portion of the insulating resin layer corresponding to the external terminals. 9. An input / output pin is joined to the external terminal exposed in the opening, and thereafter, a reinforcing material for reinforcing a joint of the input / output pin is provided on a lower surface of the insulating resin layer. 11. The method for manufacturing a circuit board for mounting a semiconductor according to any one of 10 above.
形により形成することを特徴とする請求項１１に記載の
半導体搭載用回路基板の製造方法。12. The method for manufacturing a circuit board for mounting a semiconductor according to claim 11, wherein the reinforcing material is formed by molding an insulating resin.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243642A JP2000003980A (en) | 1998-04-17 | 1998-08-28 | Semiconductor mounting circuit board and its manufacture |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10683598 | 1998-04-17 | ||
| JP10-106835 | 1998-04-17 | ||
| JP10243642A JP2000003980A (en) | 1998-04-17 | 1998-08-28 | Semiconductor mounting circuit board and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003980A true JP2000003980A (en) | 2000-01-07 |
Family
ID=26446944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243642A Pending JP2000003980A (en) | 1998-04-17 | 1998-08-28 | Semiconductor mounting circuit board and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003980A (en) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001039267A1 (en) * | 1999-11-26 | 2001-05-31 | Ibiden Co., Ltd. | Multilayer circuit board and semiconductor device |
| JP2001284809A (en) * | 2000-04-03 | 2001-10-12 | Ibiden Co Ltd | Multilayer circuit board and its manufacturing method |
| JP2004006989A (en) * | 2000-06-30 | 2004-01-08 | Nec Corp | Method of manufacturing semiconductor package substrate and semiconductor device |
| JP2005039282A (en) * | 2003-07-17 | 2005-02-10 | E I Du Pont De Nemours & Co | Thin-film dielectric for capacitor and manufacturing method therefor |
| US6861757B2 (en) | 2001-09-03 | 2005-03-01 | Nec Corporation | Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device |
| JP2006157065A (en) * | 2000-06-30 | 2006-06-15 | Nec Corp | Method for manufacturing semiconductor package substrate and method for manufacturing semiconductor device |
| US7224040B2 (en) | 2003-11-28 | 2007-05-29 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate |
| JP2008047843A (en) * | 2006-07-20 | 2008-02-28 | Sanyo Electric Co Ltd | Circuit device, manufacturing method thereof, wiring board, and manufacturing method thereof |
| JP2008047936A (en) * | 2000-10-18 | 2008-02-28 | Nec Corp | Semiconductor package and method for manufacturing the same |
| JP2008164427A (en) * | 2006-12-28 | 2008-07-17 | Micronics Japan Co Ltd | Probe unit substrate |
| JP2008283226A (en) * | 2000-10-18 | 2008-11-20 | Nec Corp | Wiring board for mounting semiconductor device and its manufacturing method, and semiconductor package |
| US7474538B2 (en) | 2002-05-27 | 2009-01-06 | Nec Corporation | Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package |
| JP2009065114A (en) * | 2008-05-12 | 2009-03-26 | Shinko Electric Ind Co Ltd | Manufacturing method of circuit board, and the circuit board |
| JP2009224415A (en) * | 2008-03-13 | 2009-10-01 | Ngk Spark Plug Co Ltd | Method of manufacturing multilayer wiring board, and intermediate product of multilayer wiring board, |
| US7649749B2 (en) | 2006-07-14 | 2010-01-19 | Nec Electronics Corporation | Wiring substrate, semiconductor device, and method of manufacturing the same |
| US7745736B2 (en) | 2005-02-07 | 2010-06-29 | Nec Electronics Corporation | Interconnecting substrate and semiconductor device |
| US7772703B2 (en) | 2006-08-09 | 2010-08-10 | Unimicron Technology Corp. | Package substrate |
| KR101037470B1 (en) | 2009-09-15 | 2011-05-26 | 삼성전기주식회사 | Heat-dissipating substrate and fabricating method of the same |
| CN103956265A (en) * | 2013-08-08 | 2014-07-30 | 珠海越亚封装基板技术股份有限公司 | Thin film capacitor embedded in polymer dielectric |
| WO2016047446A1 (en) * | 2014-09-26 | 2016-03-31 | 株式会社村田製作所 | Substrate for stacked module, stacked module, and method for manufacturing stacked module |
-
1998
- 1998-08-28 JP JP10243642A patent/JP2000003980A/en active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534723B1 (en) | 1999-11-26 | 2003-03-18 | Ibiden Co., Ltd. | Multilayer printed-circuit board and semiconductor device |
| WO2001039267A1 (en) * | 1999-11-26 | 2001-05-31 | Ibiden Co., Ltd. | Multilayer circuit board and semiconductor device |
| JP2001284809A (en) * | 2000-04-03 | 2001-10-12 | Ibiden Co Ltd | Multilayer circuit board and its manufacturing method |
| JP2004006989A (en) * | 2000-06-30 | 2004-01-08 | Nec Corp | Method of manufacturing semiconductor package substrate and semiconductor device |
| JP2006157065A (en) * | 2000-06-30 | 2006-06-15 | Nec Corp | Method for manufacturing semiconductor package substrate and method for manufacturing semiconductor device |
| JP2008047936A (en) * | 2000-10-18 | 2008-02-28 | Nec Corp | Semiconductor package and method for manufacturing the same |
| JP2009038409A (en) * | 2000-10-18 | 2009-02-19 | Nec Corp | Method of manufacturing semiconductor package |
| JP2008283226A (en) * | 2000-10-18 | 2008-11-20 | Nec Corp | Wiring board for mounting semiconductor device and its manufacturing method, and semiconductor package |
| US6861757B2 (en) | 2001-09-03 | 2005-03-01 | Nec Corporation | Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device |
| US7474538B2 (en) | 2002-05-27 | 2009-01-06 | Nec Corporation | Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package |
| JP4522774B2 (en) * | 2003-07-17 | 2010-08-11 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | Thin film dielectric for capacitor and manufacturing method thereof |
| JP2005039282A (en) * | 2003-07-17 | 2005-02-10 | E I Du Pont De Nemours & Co | Thin-film dielectric for capacitor and manufacturing method therefor |
| US7224040B2 (en) | 2003-11-28 | 2007-05-29 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate |
| US7745736B2 (en) | 2005-02-07 | 2010-06-29 | Nec Electronics Corporation | Interconnecting substrate and semiconductor device |
| US7649749B2 (en) | 2006-07-14 | 2010-01-19 | Nec Electronics Corporation | Wiring substrate, semiconductor device, and method of manufacturing the same |
| US7701726B2 (en) | 2006-07-14 | 2010-04-20 | Nec Electronics Corporation | Method of manufacturing a wiring substrate and semiconductor device |
| JP2008047843A (en) * | 2006-07-20 | 2008-02-28 | Sanyo Electric Co Ltd | Circuit device, manufacturing method thereof, wiring board, and manufacturing method thereof |
| US7772703B2 (en) | 2006-08-09 | 2010-08-10 | Unimicron Technology Corp. | Package substrate |
| JP2008164427A (en) * | 2006-12-28 | 2008-07-17 | Micronics Japan Co Ltd | Probe unit substrate |
| JP2009224415A (en) * | 2008-03-13 | 2009-10-01 | Ngk Spark Plug Co Ltd | Method of manufacturing multilayer wiring board, and intermediate product of multilayer wiring board, |
| JP2009065114A (en) * | 2008-05-12 | 2009-03-26 | Shinko Electric Ind Co Ltd | Manufacturing method of circuit board, and the circuit board |
| KR101037470B1 (en) | 2009-09-15 | 2011-05-26 | 삼성전기주식회사 | Heat-dissipating substrate and fabricating method of the same |
| CN103956265A (en) * | 2013-08-08 | 2014-07-30 | 珠海越亚封装基板技术股份有限公司 | Thin film capacitor embedded in polymer dielectric |
| KR101542749B1 (en) * | 2013-08-08 | 2015-08-07 | 주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드 | Thin film capacitors embedded in polymer dielectric |
| WO2016047446A1 (en) * | 2014-09-26 | 2016-03-31 | 株式会社村田製作所 | Substrate for stacked module, stacked module, and method for manufacturing stacked module |
| US9922918B2 (en) | 2014-09-26 | 2018-03-20 | Murata Manufacturing Co., Ltd. | Substrate for stacked module, stacked module, and method for manufacturing stacked module |
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