JP4400802B2

JP4400802B2 - Lead frame, manufacturing method thereof, and semiconductor device

Info

Publication number: JP4400802B2
Application number: JP23512699A
Authority: JP
Inventors: 聡柴崎; 和夫梅田
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 1999-08-23
Filing date: 1999-08-23
Publication date: 2010-01-20
Anticipated expiration: 2019-08-23
Also published as: JP2001060648A

Description

【０００１】
【発明の属する技術分野】
本発明は、リードフレーム、特に絶縁層をベースにしてリードが形成されたリードフレームと、該リードフレームを三層以上の多層構造の金属積層板をベースとして製造する方法と、そのリードフレームを用いて半導体素子が実装された半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の高性能化及び小型化の傾向から、それに用いられる半導体装置は、ＬＳＩのＡＳＩＣに代表されるようにますます高集積化、高機能化が進んでいる。高集積化、高機能化された半導体装置においては、信号の高速処理のためにパッケージ内のインダクタンスが無視できない状況となるので、そのインダクタンスの低減のために電源及びグランドの接続端子数を多くし、実質的なインダクタンスを下げることで対応してきた。このため、半導体の高集積化、高機能化は外部端子（ｐｉｎ）の総数の増加を促すことになり、ますますの多ピン化が求められ、これに対応して先端のファインなＬ／Ｆ等やＢＧＡ、ＣＳＰに代表されるようなパッケージが普及してきた。
【０００３】
上記の如き技術分野でリードフレームの製造方法として、特開平９−２４６４４５号公報に記載のものが知られている。具体的には、厚い層と薄い層とをエッチングストップ層を介して積層した金属積層板を準備し、その薄い層側に複数のリードを形成した後、金属積層板のリード形成面側に該リードを覆う厚さの絶縁層を少なくともリードを露出させる開口を有するように選択的に形成し、さらに厚い層における複数のリードが形成されたリード形成領域に当たる部分をエッチングストップ層に対して浸食性の弱いエッチング液によって選択的にエッチングし、リードをマスクとして少なくともエッチングストップ層をエッチングし、各リード間を互いに電気的に分離独立させることでフィルム回路を形成する。そして、フィルム回路の主部の裏面に矩形リング状の補強板をクッション性を有した接着剤を介して接着するものである。その後、各リードの端部にバンプを形成する。このバンプは半導体素子側に形成する場合もあるし、全く形成しない場合もある。続いて、補強板付きフィルム回路に対し、半導体素子の組付け及びヒートシンクの組付けを行って半導体装置を完成する。
【０００４】
【発明が解決しようとする課題】
従来の技術で述べた製造方法は、得られたリードフレームにおいて絶縁層とリードとの半導体素子側の表面が面一になるので凹凸のない面を半導体素子の表面と接着させることができて十分な接着力が得られるという利点や、リードの絶縁層からはみ出した部分の先端を半導体素子側の端子とすることによってその端子をボンディングするに当たってカットする必要がなく作業時間を短縮できるという利点など、多くの優れた面を有しているが、一方では次のような問題点を抱えている。
【０００５】
すなわち、特開平９−２４６４４５号公報に開示された製造方法では、アルミニウム等からなる矩形リング状の補強板（スティフナー）を回路部材とは別工程にて作製し、この補強板を回路部材であるフィルム回路に対してクッション性のある接着剤で貼り付ける工程を行っているが、この貼り合わせ工程が難しく、コスト高の要因になっていた。
【０００６】
また、配線層が二次元的に形成されているため、この配線層にグランドラインを付加することは配線ピッチをさらに微細にする必要があり、外部端子の増加を伴うことになると言った問題点もあった。
【０００７】
本発明は、上記のような問題点に鑑みてなされたものであり、その目的とするところは、製造工程の簡略化を可能としたリードフレームを提供し、併せてその製造方法並びにそれを使用した半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明のリードフレームは、導電性基板を給電層とするメッキにより、絶縁層の開口部のところで導電性基板と電気的に接続したリードが絶縁層を介して導電性基板上に二次元的に配置されており、該リード形成面側にカバー絶縁層が形成され、該カバー絶縁層には各リードに対応してその一部を露出させる開口部が形成され、各開口部にリードの外部端子が形成されており、導電性基板を選択的にエッチングすることによりリードは独立した状態になっており、導電性基板が選択的にエッチング除去されたところに半導体素子を支持するダイパッドを有するリードフレームであって、メッキの際の給電層として機能した導電性基板が補強板としての役割を有することを特徴としている。
【０００９】
また、本発明のリードフレームの製造方法は、グランド層及びスティフナーのための厚い導電層と、配線層のための薄い導電層と、これらの間の絶縁層とからなる三層の金属積層板に、薄い導電層自身により或いは該導電層上に形成した別の金属層により複数のリードを形成する工程と、金属積層板の厚い導電層の一部が露出するように絶縁層に開口部を形成する工程と、絶縁層の開口部に導電層を形成して厚い導電層とリードの一部を電気的に接続する工程と、金属積層板のリード形成面側にリードを覆う厚さの絶縁層を少なくともリードを露出させる開口を有するように選択的に形成する工程と、厚い導電層に対して侵食性の弱いエッチング液にて選択的にエッチングする工程と、を少なくとも有する。
【００１０】
そして、本発明の半導体装置は、上記構成のリードフレームと、そのリードフレームの絶縁層及びリードの形成された面に接着層を介して表面に接着され、各電極がリードフレームの各リードの半導体素子側端子と接続された半導体素子とからなることを特徴とする。
【００１１】
【発明の実施の形態】
図１は本発明に係るリードフレームの一例を示す断面図である。
【００１２】
図１において１は導電性基板で、その導電性基板１上には絶縁層２を介して二次元的に形成されたリード３，３’がメッキにより形成されている。４はリード形成面側に形成されたカバー絶縁層で、そのカバー絶縁層４には各リード３，３’に対応してそれを露出させる開口部が形成され、各開口部にはリード３，３’の外部端子５が形成されている。そして、導電性基板１を選択的にエッチングすることにより、リード３，３’はカバー絶縁層４に支持された独立した状態になっており、また半導体素子を支持するダイパッド６を有した構造になっている。導電性基板１は、このリードフレームの製造工程においてメッキの際の給電層として機能するとともに、補強板としての役割を有している。
【００１３】
導電性基板１は選択的エッチング時にリード３と電気的に完全に切り離されないので、このリード３と半導体素子側のグランド端子とを接続することにより導電性基板１とリード３はグランド層としての役割を果たす。また、導電性基板１は選択的エッチング時にリード３’と電気的に完全に切り離されるので、半導体素子側の信号端子をリード３’に接続することができる。
【００１４】
図２（Ａ）〜（Ｄ）はそれぞれ図１におけるＡ位置、Ｂ位置、Ｃ位置、Ｄ位置での断面図である。
【００１５】
図２（Ａ）では、補強板の役割を有する導電性基板１と選択的エッチング時に開口した部分から露出した半導体素子側のリード端子とダイパッド６が示されている。図２（Ｂ）では、導電性基板１に接続するために絶縁層２に開口したリード端子と、半導体素子側のリード端子とダイパッド６が示されている。図２（Ｃ）では、カバー絶縁層４上に形成されたリード３，３’の配線とダイパッド６が示されている。また図２（Ｄ）では、カバー絶縁層４の開口部に形成された外部端子６が示されている。
【００１６】
図３は本発明に係るリードフレームの製造手順の一例を示す工程図である。
【００１７】
まず、図３（Ａ）に示すように三層構造の金属積層板１０を用意する。この積層板はグランド層及びスティフナーのための例えば１５０μｍの厚銅層１１と、例えば２５μｍの絶縁層１２と、配線層のための例えば厚さ３０μｍの薄銅層１３を積層したものである。
【００１８】
次に、図３（Ｂ）に示すように、金属積層板１０における薄銅層１３により配線リード部１４を形成する。具体的には、薄銅層１３の上にレジストを塗布し、マスクを介しての露光とそれに続く現像によりリードを形成すべきパターンに製版した後、パターニングされたレジストをマスクとして薄銅層１３をエッチングすることにより形成する。
【００１９】
なお、このような配線リード部１４は、上記の他にアディティブ法により形成することも可能である。すなわち、薄銅層１３上にレジストを塗布して製版を施し、メッキにより配線層を形成した後、例えばフラッシュエッチングにより、薄銅層１３とメッキにより形成した配線層の一部を取り除くことにより配線リード部を形成することができる。
【００２０】
次に、配線リード部１４と厚銅層１１を接続する。このためにまず上記工程で形成したリード１４の上からレジストを塗布して製版を施し、絶縁層１２をエッチングした後、マスクに使用したレジストを剥離することで、図３（Ｃ）に示すように絶縁層１２に開口を形成する。次いで、その絶縁層１２の開口した部分に、例えば２μｍ厚のＮｉメッキ、１μｍ厚のＡｕメッキ、１０μｍ厚のＮｉメッキを形成する。１０μｍ厚のＮｉメッキは後述の選択エッチング時のエッチングストッパー層として用いるためである。また、２μｍ厚のＮｉメッキは１μｍ厚のＡｕメッキ層のＣｕメッキ層への拡散を防止するために行う。
【００２１】
続いて、上記Ｎｉ／Ａｕ／Ｎｉメッキ層の上にＣｕメッキを開口部が充填される高さまで形成する。これにより、図３（Ｄ）に示すように、グランド層としての厚銅層１１と配線層としてのリード１５の一部が、開口部に形成された導電層により電気的に接続され、リードフレーム中央部にダイパッド１６が形成される。
【００２２】
次に、図３（Ｅ）に示すように、形成されたダイパッド１６とリード１５を覆うようにカバー絶縁層１７をラミネートした後、レジストを塗布して製版を施し、カバー絶縁層１７をエッチングして、図３（Ｆ）に示すように、リード１５を露出させる開口を形成する。そして、図３（Ｇ）に示すように、上記カバー絶縁層１７をマスクとしてリード１５の表面に外部端子１８を形成する。この外部端子１８は、ニッケルメッキ、Ａｕメッキ及び半田メッキにより形成される。
【００２３】
続いて、金属積層板の裏側に位置する厚銅層１１をグランド層とパッケージ補強となるスティフナーとして用いるために、図３（Ｈ）に示すように選択的にエッチングする。具体的には、グランド層及びスティフナーを形成すべきパターンに対してレジストを塗布して製版を施し、そのパターニングされたレジストをマスクとして厚銅層１１をエッチングすることにより形成する。
【００２４】
このエッチングは、例えば有機アルカリ系のエッチング液を用いて行う。なぜならば、このエッチング液は銅を侵すがＮｉを侵さず、Ｎｉメッキ層がエッチングストッパーとしての役割を果たすことができるからである。
【００２５】
この選択エッチングにて表面に露出したＮｉメッキ層は選択エッチングにより除去することが可能である。例えばＨ₂ＳＯ₄／Ｈ₂Ｏ₂系のエッチング液を用いて行う。なぜならば、このエッチング液はＮｉを侵すがＡｕを侵さず、Ａｕメッキ層がエッチングストッパーとしての役割を果たすことができる。
【００２６】
上記の工程により形成されたリードフレームには、メッキにて形成されたワイヤーボンドエリアに直接ワイヤーボンドにて半導体素子とリードフレームを電気的に接続することができる。図４はリードフレームに半導体素子２０をワイヤーボンド接続した半導体装置の断面図である。
【００２７】
また、リード形成時のＮｉ／Ａｕ／Ｎｉメッキの一層目のＮｉを例えば２０μｍ厚のメッキにて形成すると、選択エッチング時にこのＮｉが除去され、絶縁層との段差が２０μｍ形成される。この段差を有することにより、半導体素子をフリップチップ接続することが可能である。図５はリードフレームに半導体素子２０をフリップチップ接続した半導体装置の断面図である。
【００２８】
なお、本発明の実施の形態として、フィルムキャリア（ＴＡＢ）等でも、同様にして実施可能であることは言うまでもない。
【００２９】
【発明の効果】
以上説明したように、本発明のリードフレームは、補強板であるスティフナーを別工程にて貼り付ける必要がなく、配線層形成及びグランド層形成の工程にてスティフナーとグランド層を形成することができ、製造工程の簡略化を図ることができる。
【００３０】
また、スティフナー及びグランド層を同一層としてもつことにより、信号線の直上にグランド層が得られ、クロストークのノイズの低減や静電シールド等の電気特性上有効な効果を得ることができ、さらに絶縁層上にリードの配線部を有することにより、電気的信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明に係るリードフレームの一例を示す断面図である。
【図２】図２（Ａ）〜（Ｄ）はそれぞれ図１におけるＡ位置、Ｂ位置、Ｃ位置、Ｄ位置での断面図である。
【図３】本発明に係るリードフレームの製造手順の一例を示す工程図である。
【図４】リードフレームに半導体素子をワイヤーボンド接続により接続した半導体装置の断面図である。
【図５】リードフレームに半導体素子をフリップチップ接続により接続した半導体装置の断面図である。
【符号の説明】
１導電性基板
２絶縁層
３，３’ リード
４カバー絶縁層
５外部端子
６ダイパッド
１０金属積層板
１１厚銅層
１２絶縁層
１３薄銅層
１４配線リード部
１５リード
１６ダイパッド
１７カバー絶縁層
１８外部端子
２０半導体素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a lead frame, particularly a lead frame in which leads are formed based on an insulating layer, a method of manufacturing the lead frame based on a metal laminate having a multilayer structure of three or more layers, and the use of the lead frame. The present invention relates to a semiconductor device on which a semiconductor element is mounted.
[0002]
[Prior art]
In recent years, due to the trend toward higher performance and miniaturization of electronic devices, semiconductor devices used therefor have been increasingly integrated and highly functional, as represented by LSI ASICs. In highly integrated and highly functional semiconductor devices, the inductance in the package cannot be ignored due to high-speed signal processing. Therefore, the number of power supply and ground connection terminals is increased to reduce the inductance. This has been dealt with by reducing the substantial inductance. For this reason, higher integration and higher functionality of semiconductors will lead to an increase in the total number of external terminals (pins), and more and more pins are required. Etc., packages such as BGA and CSP have become widespread.
[0003]
As a lead frame manufacturing method in the technical field as described above, a method described in Japanese Patent Laid-Open No. 9-246445 is known. Specifically, a metal laminate plate in which a thick layer and a thin layer are laminated via an etching stop layer is prepared, a plurality of leads are formed on the thin layer side, and then the lead formation surface side of the metal laminate plate An insulating layer having a thickness covering the lead is selectively formed so as to have at least an opening exposing the lead, and a portion corresponding to a lead formation region where a plurality of leads are formed in the thicker layer is erodible to the etching stop layer. The film circuit is formed by selectively etching with a weak etchant, etching at least the etching stop layer using the leads as a mask, and electrically separating each lead from each other. And the rectangular ring-shaped reinforcement board is adhere | attached on the back surface of the main part of a film circuit through the adhesive agent which has cushioning properties. Thereafter, bumps are formed at the ends of the leads. This bump may be formed on the semiconductor element side or may not be formed at all. Subsequently, the semiconductor device is completed by assembling the semiconductor element and the heat sink to the film circuit with the reinforcing plate.
[0004]
[Problems to be solved by the invention]
The manufacturing method described in the prior art is sufficient because the surface of the insulating layer and the lead on the side of the semiconductor element in the obtained lead frame are flush with each other, so that an uneven surface can be adhered to the surface of the semiconductor element. The advantage that a good adhesive force can be obtained, the advantage that the tip of the part that protrudes from the insulating layer of the lead is a terminal on the semiconductor element side, and it is not necessary to cut when bonding the terminal, etc. Although it has many excellent aspects, it has the following problems.
[0005]
That is, in the manufacturing method disclosed in Japanese Patent Laid-Open No. 9-246445, a rectangular ring-shaped reinforcing plate (stiffener) made of aluminum or the like is manufactured in a separate process from the circuit member, and this reinforcing plate is the circuit member. Although the process of affixing with a cushioning adhesive on the film circuit is performed, this affixing process is difficult and has been a factor of high cost.
[0006]
In addition, since the wiring layer is formed two-dimensionally, adding a ground line to the wiring layer requires a finer wiring pitch, which increases the number of external terminals. There was also.
[0007]
The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a lead frame that enables simplification of the manufacturing process, and the manufacturing method and use thereof. An object of the present invention is to provide a semiconductor device.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the lead frame of the present invention is such that the lead electrically connected to the conductive substrate at the opening of the insulating layer is conductive through the insulating layer by plating using the conductive substrate as a power feeding layer. on sexual substrate are arranged two-dimensionally, the insulating cover layer in the lead forming surface side is formed, the said insulating cover layer opening exposing a portion of its corresponding to each lead is formed The external terminal of the lead is formed in each opening, and the lead is in an independent state by selectively etching the conductive substrate , and the semiconductor is where the conductive substrate is selectively etched away. It met lead frame having a die pad for supporting the element, a conductive substrate to function as a power feeding layer during plating that are characterized by having a role as a reinforcing plate.
[0009]
In addition, the lead frame manufacturing method of the present invention provides a three-layer metal laminate comprising a thick conductive layer for the ground layer and stiffener, a thin conductive layer for the wiring layer, and an insulating layer therebetween. Forming a plurality of leads by the thin conductive layer itself or another metal layer formed on the conductive layer, and forming an opening in the insulating layer so that a part of the thick conductive layer of the metal laminate is exposed A step of forming a conductive layer in the opening of the insulating layer to electrically connect a part of the lead to the thick conductive layer, and a thickness of the insulating layer covering the lead on the lead forming surface side of the metal laminate At least a step of selectively forming the openings so as to expose the leads, and a step of selectively etching the thick conductive layer with an etching solution having a weak erosion property.
[0010]
Then, the semiconductor device of the present invention is bonded to the surface of the lead frame having the above structure, the insulating layer of the lead frame and the surface on which the lead is formed via an adhesive layer, and each electrode is a semiconductor of each lead of the lead frame. It consists of a semiconductor element connected to the element side terminal.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a sectional view showing an example of a lead frame according to the present invention.
[0012]
In FIG. 1, reference numeral 1 denotes a conductive substrate. On the conductive substrate 1, leads 3, 3 'formed two-dimensionally via an insulating layer 2 are formed by plating. Reference numeral 4 denotes a cover insulating layer formed on the lead forming surface side. The cover insulating layer 4 is formed with openings for exposing the leads 3 and 3 '. A 3 ′ external terminal 5 is formed. By selectively etching the conductive substrate 1, the leads 3 and 3 ′ are in an independent state supported by the cover insulating layer 4, and have a structure having a die pad 6 that supports the semiconductor element. It has become. The conductive substrate 1 functions as a power feeding layer during plating in the lead frame manufacturing process and also has a role as a reinforcing plate.
[0013]
Since the conductive substrate 1 is not electrically separated from the lead 3 at the time of selective etching, the conductive substrate 1 and the lead 3 can be used as a ground layer by connecting the lead 3 and the ground terminal on the semiconductor element side. Play a role. Further, since the conductive substrate 1 is electrically completely disconnected from the lead 3 ′ during selective etching, the signal terminal on the semiconductor element side can be connected to the lead 3 ′ .
[0014]
2A to 2D are cross-sectional views at positions A, B, C, and D in FIG. 1, respectively.
[0015]
2A shows a conductive substrate 1 serving as a reinforcing plate, a semiconductor element-side lead terminal and a die pad 6 exposed from a portion opened during selective etching. In FIG. 2B, a lead terminal opened in the insulating layer 2 for connection to the conductive substrate 1, a lead terminal on the semiconductor element side, and the die pad 6 are shown. FIG. 2C shows the wiring of the leads 3 and 3 ′ formed on the cover insulating layer 4 and the die pad 6. In FIG. 2D, the external terminal 6 formed in the opening of the insulating cover layer 4 is shown.
[0016]
FIG. 3 is a process diagram showing an example of the manufacturing procedure of the lead frame according to the present invention.
[0017]
First, as shown in FIG. 3A, a metal laminate plate 10 having a three-layer structure is prepared. This laminated board is obtained by laminating, for example, a 150 μm thick copper layer 11 for a ground layer and a stiffener, a 25 μm insulating layer 12, and a 30 μm thick thin copper layer 13 for a wiring layer, for example.
[0018]
Next, as shown in FIG. 3B, the wiring lead portion 14 is formed by the thin copper layer 13 in the metal laminate plate 10. Specifically, a resist is applied on the thin copper layer 13, the plate is formed into a pattern in which a lead is to be formed by exposure through a mask and subsequent development, and then the thin copper layer 13 is formed using the patterned resist as a mask. Is formed by etching.
[0019]
In addition to the above, such a wiring lead portion 14 can be formed by an additive method. That is, a resist is applied on the thin copper layer 13 to form a plate, and a wiring layer is formed by plating. Then, the thin copper layer 13 and a part of the wiring layer formed by plating are removed by flash etching, for example. A lead part can be formed.
[0020]
Next, the wiring lead part 14 and the thick copper layer 11 are connected. For this purpose, first, a resist is applied from the top of the lead 14 formed in the above-described process, plate making is performed, the insulating layer 12 is etched, and then the resist used for the mask is peeled off, as shown in FIG. An opening is formed in the insulating layer 12. Next, for example, 2 μm-thick Ni plating, 1 μm-thick Au plating, and 10 μm-thick Ni plating are formed on the opening of the insulating layer 12. This is because the 10 μm-thick Ni plating is used as an etching stopper layer during selective etching described later. The 2 μm thick Ni plating is performed to prevent diffusion of the 1 μm thick Au plating layer into the Cu plating layer.
[0021]
Subsequently, Cu plating is formed on the Ni / Au / Ni plating layer up to a height at which the opening is filled. Thus, as shown in FIG. 3 (D), the thickness of copper layer 11 as a ground layer part of the lead 15 as a wiring layer, are more electrically connected to the conductive layer formed in the opening, the lead A die pad 16 is formed at the center of the frame.
[0022]
Next, as shown in FIG. 3E, the insulating cover layer 17 is laminated so as to cover the formed die pad 16 and the lead 15, and then a resist is applied to form a plate, and the insulating cover layer 17 is etched. Then, as shown in FIG. 3F, an opening for exposing the lead 15 is formed. Then, as shown in FIG. 3G, external terminals 18 are formed on the surfaces of the leads 15 using the insulating cover layer 17 as a mask. The external terminal 18 is formed by nickel plating, Au plating, and solder plating.
[0023]
Subsequently, in order to use the thick copper layer 11 located on the back side of the metal laminate as a stiffener for reinforcing the ground layer and the package, it is selectively etched as shown in FIG. More specifically, a resist is applied to a pattern on which a ground layer and a stiffener are to be formed, plate making is performed, and the thick copper layer 11 is etched using the patterned resist as a mask.
[0024]
This etching is performed using, for example, an organic alkaline etching solution. This is because this etching solution attacks copper but does not attack Ni, and the Ni plating layer can serve as an etching stopper.
[0025]
The Ni plating layer exposed on the surface by this selective etching can be removed by selective etching. For example, the etching is performed using an H ₂ SO ₄ / H ₂ O ₂ -based etching solution. This etching solution attacks Ni but does not attack Au, and the Au plating layer can serve as an etching stopper.
[0026]
The semiconductor element and the lead frame can be electrically connected to the lead frame formed by the above process by wire bonding directly to the wire bonding area formed by plating. FIG. 4 is a cross-sectional view of a semiconductor device in which the semiconductor element 20 is wire-bonded to the lead frame.
[0027]
Further, if Ni of the first layer of Ni / Au / Ni plating at the time of lead formation is formed by plating with a thickness of 20 μm, for example, this Ni is removed at the time of selective etching, and a step of 20 μm from the insulating layer is formed. By having this level difference, the semiconductor element can be flip-chip connected. FIG. 5 is a cross-sectional view of a semiconductor device in which the semiconductor element 20 is flip-chip connected to the lead frame.
[0028]
In addition, it cannot be overemphasized that it can implement similarly with film carrier (TAB) etc. as embodiment of this invention.
[0029]
【The invention's effect】
As described above, the lead frame of the present invention does not require a stiffener as a reinforcing plate to be attached in a separate process, and can form a stiffener and a ground layer in the wiring layer formation and ground layer formation processes. The manufacturing process can be simplified.
[0030]
In addition, by having the stiffener and the ground layer as the same layer, a ground layer is obtained immediately above the signal line, and it is possible to obtain effective effects on electrical characteristics such as crosstalk noise reduction and electrostatic shielding. By having the lead wiring portion on the insulating layer, electrical reliability can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an example of a lead frame according to the present invention.
FIGS. 2A to 2D are cross-sectional views at positions A, B, C, and D, respectively, in FIG.
FIG. 3 is a process chart showing an example of a manufacturing procedure of a lead frame according to the present invention.
FIG. 4 is a cross-sectional view of a semiconductor device in which a semiconductor element is connected to a lead frame by wire bond connection.
FIG. 5 is a cross-sectional view of a semiconductor device in which a semiconductor element is connected to a lead frame by flip chip connection.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Conductive substrate 2 Insulating layer 3, 3 'lead 4 Cover insulating layer 5 External terminal 6 Die pad 10 Metal laminated board 11 Thick copper layer 12 Insulating layer 13 Thin copper layer 14 Wiring lead part 15 Lead 16 Die pad 17 Cover insulating layer 18 External Terminal 20 Semiconductor element

Claims

A lead electrically connected to the conductive substrate at the opening of the insulating layer is two-dimensionally arranged on the conductive substrate through the insulating layer by plating using the conductive substrate as a power feeding layer. insulating cover layer is formed on the forming surface, in the insulating cover layer opening is formed to expose a portion of its corresponding to each lead, and the external terminals of the lead to the respective opening is formed, lead by a conductive substrate selectively etching has become an independent state, a lead frame having a die pad conductive substrate supports the semiconductor element was selectively etched and removed, plating A lead frame characterized in that a conductive substrate functioning as a power feeding layer at the time has a role as a reinforcing plate.

A three-layer metal laminate consisting of a thick conductive layer for the ground layer and stiffener, a thin conductive layer for the wiring layer, and an insulating layer therebetween, by the thin conductive layer itself or on the conductive layer Forming a plurality of leads with another formed metal layer, forming an opening in the insulating layer so that a part of the thick conductive layer of the metal laminate is exposed, and plating the opening of the insulating layer by plating conductive layer formed by a thick conductive layer and a step of electrically connecting the portion of the lead, the opening through which the insulating cover layer having a thickness of covering the lead to the lead forming surface side of the metal laminate to expose the rie de selectively forming so as to have a step of forming an external terminal by plating the insulating cover layer as a mask on the surface of the lead, Engineering for selectively etching the thick conductive layer for use as a ground layer and a stiffener When manufacturing method of a lead frame and performing at least.

The lead frame according to claim 1 and the surface of the lead frame on which the insulating layer and the lead are formed are bonded to the surface via an adhesive layer, and each electrode is connected to the semiconductor element side terminal of each lead of the lead frame. A semiconductor device comprising a semiconductor element.