JP2004193186A

JP2004193186A - Wiring board, its manufacturing method, and semiconductor device

Info

Publication number: JP2004193186A
Application number: JP2002356400A
Authority: JP
Inventors: Akihiro Kuribayashi; 明宏栗林
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2002-12-09
Filing date: 2002-12-09
Publication date: 2004-07-08
Anticipated expiration: 2022-12-09
Also published as: JP3926736B2

Abstract

<P>PROBLEM TO BE SOLVED: To easily divide a wiring board having a metal core by using a dicer for every package, improve the workability of dicing, relatively increase the number of packages obtained from the substrate, and substantially prevent electrical troubles when handling the packages after dividing. <P>SOLUTION: The wiring board 10 includes at least one layer of wiring layers 13, 16, 18 each formed into a predetermined shape on both surfaces of the metal core 11 via insulating resin layers 12, 15, 17, 19. In the board, a plurality of slits SL are intermittently provided at positions CL along an external appearance of each package when the metal core 11 is finally divided for every package for mounting a semiconductor element, and openings OP are formed while penetrating each coupling section serving to couple adjacent slits SL and portions of the insulating resin layers 12, 15, 17, 19 corresponding to each coupling section. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子（チップ）を搭載するパッケージとして用いられる配線基板及びその製造方法並びに半導体装置に関し、より詳細には、基材としてメタルコアを用いた配線基板を各パッケージ毎に分割する際にその作業性を高めるのに有用な技術に関する。
【０００２】
【従来の技術】
従来、プリント配線板等のパッケージ用基板には、配線や回路等の導体を載せる必要があることから、絶縁性を有する材料が用いられていた。その材料としては、例えば、ポリイミド樹脂やＢＴ（ビスマレイミド・トリアジン）樹脂等の有機材料、あるいはガラスクロスにエポキシ樹脂やポリイミド樹脂等を含浸させたものなどが用いられていた。
【０００３】
しかし、これらの有機材料やガラス−エポキシ樹脂等を用いたパッケージ用基板は、搭載する機能素子又は部品（典型的には半導体チップ）との間に熱膨張係数の差があるため、接合時の接続信頼性の点で難点があった。例えば、ガラス−エポキシ樹脂の熱膨張係数は１６〜１８ｐｐｍ／℃程度と比較的高いのに対し、半導体チップ（代表的にはシリコン（Ｓｉ）チップ）の熱膨張係数は３〜５ｐｐｍ／℃程度と低く、両者間の熱膨張係数の差が大きいために、接合の際に応力のストレスが生じ、両者間の接続が絶たれる可能性がある。そこで、搭載部品との熱膨張係数の整合を図るために、基板材料の低熱膨張化の要求が非常に高まっている。
【０００４】
その要求を満たす材料として、近年開発され実用化されているものに金属板がある。その材料としては、例えば、アルミニウム（Ａｌ）、鉄−ニッケル（Ｆｅ−Ｎｉ）合金、銅（Ｃｕ）をベースにしたＣＩＣ（Ｃｕ−Ｉｎｖａｒ−Ｃｕ）等の合金などがあるが、熱膨張係数が低く、加工し易い材料として、４２アロイ、５０アロイ（それぞれＮｉ含有率が４２重量％、５０重量％）などのＦｅ−Ｎｉ合金が主に用いられている。Ｆｅ−Ｎｉ合金の熱膨張係数は７〜１０ｐｐｍ／℃程度と比較的低く、搭載する半導体（Ｓｉ）チップの熱膨張係数（３〜５ｐｐｍ／℃程度）に近いため、接合時のストレスが相対的に小さくなり、接続信頼性が上がる。
【０００５】
また、Ｆｅ−Ｎｉ合金をコア材（メタルコア）として用いたときに、例えば、そのメタルコアをグランドとして利用することで電気遮蔽（シールド）効果をもたせることができ、電気的な特性の面で有利である。さらに、パッケージ（配線基板）の薄型化の面においても有利である。例えば、コア材にガラス−エポキシ樹脂を用いた場合の厚さが０．８ｍｍ程度であったとすると、Ｆｅ−Ｎｉ合金を用いた場合には、同等の強度（剛性）を確保するのにその厚さは０．３ｍｍ程度で済み、パッケージの薄型化に寄与する。
【０００６】
かかるＦｅ−Ｎｉ合金をコア材（メタルコア）として用いた配線基板は、その典型的な構造として、メタルコアの両面にそれぞれビルドアップ法などにより樹脂層（層間絶縁層）と配線層とが交互に積層された多層構造を有している。
【０００７】
しかし、配線基板のコア材として硬いＦｅ−Ｎｉ合金を用いているため、配線基板を最終的に半導体素子搭載用の各パッケージ毎に分割する際には、通常のガラス−エポキシ樹脂をコア材として用いた配線基板を切断する場合に用いているようなダイサーを用いることができなかった。その理由は、ダイサーではその刃が薄いために（０．４ｍｍ程度）磨耗が早く、実用的なスピードで切断することができず、加工速度の低下、ひいては作業性の低下をきたし、また、強度的にも難点があったからである。このため、コア材に硬いＦｅ−Ｎｉ合金を用いた配線基板を切断する際には、ルータ加工による切断方法が用いられていた。
【０００８】
このルータ加工は、ルータビットと呼ばれる回転刃物の側面を被加工物に押し当てて研削加工を行うものであり、プリント配線板等の外形加工を行う手段として、プレスによる打ち抜き加工と並んで多く用いられている方法である。ルータ加工では、ルータビットはＮＣ（数値制御）プログラムに従い被加工物の外周を移動し、外形加工を行う。このとき、ルータの通る位置（ルータビットの中心位置）は、目標とする外形からルータビットの半径分だけ外側にある必要がある。言い換えると、被加工物に対してルータ加工による切断を行うためには、その目標とする外形から外側にルータビットの直径分に相当する幅の「切断しろ」を必要とする。
【０００９】
このため、ルータ加工により配線基板を切断して、例えば、サイズがＡ×Ａのパッケージを得る場合、ルータビットの直径をｄとすると、基板上で（Ａ＋ｄ）×（Ａ＋ｄ）の面積分が必要となる。つまり、基板からＡ^２のサイズのパッケージを取得するために２Ａｄ＋ｄ^２の面積に相当する部分（切断しろ）が無駄に消失してしまうことになる。よって、切断しろはできる限り小さい方が望ましい。その一方で、ルータ加工はルータビットの側面を利用して研削を行い、しかも加工対象がＦｅ−Ｎｉ合金等の硬い金属であるため、ルータビットは相当の強度を有している必要があり、その直径は相当の値に選定されている。Ｆｅ−Ｎｉ合金等の外形加工を行うルータビットの場合、現状の技術では、直径が２ｍｍ程度のものが使用されている。この場合、２ｍｍ程度の切断しろを必要とする。
【００１０】
なお、上述した従来の技術に関連する技術としては、例えば、ガラス−エポキシ樹脂をコア材として用い、表面に回路パターンが形成されたプリント基板の内部に、複数の金属片をそれぞれの各コーナー部で互いに連結して形成された金属板が各金属片毎に分離されてなる中間金属層を設けるようにしたものがある（例えば、特許文献１参照）。また、関連する別の技術としては、メタルコアを基材として用いた多層配線基板の内部にキャパシタ構造を形成するようにしたものがある（例えば、特許文献２参照）。また、関連する更に別の技術としては、樹脂板からなる少なくとも１つの回路基板がスリットを隔ててフレームと並設され、各回路基板がその四隅に設けた連結部を介してフレームに支持された半導体装置用基板において、各回路基板の外周縁のスリット形成範囲を除き、各回路基板から連結部、フレームにかけての樹脂板の内部全体に、コア材としての金属板を連続的に設けるようにしたものがある（例えば、特許文献３参照）。
【００１１】
【特許文献１】
実開昭６４−４７０５３号公報
【特許文献２】
特開２００１−３２０１７１号公報
【特許文献３】
特開平９−１２９７８１号公報
【００１２】
【発明が解決しようとする課題】
上述したように従来の技術では、Ｆｅ−Ｎｉ合金等からなる硬い金属板をコア材（メタルコア）として用いた配線基板を各パッケージ毎に切断する際には、ルータ加工による切断方法が用いられていた。
【００１３】
しかしながら、このルータ加工では、ルータビットの直径（２ｍｍ程度）分に相当する幅の切断しろ（つまり、無駄な部分）を必要とし、通常のガラス−エポキシ樹脂をコア材として用いた配線基板の切断に用いられるダイサーに必要とされる切断しろ（刃が薄いために０．４ｍｍ程度）と比べてかなり大きいため、一定の大きさをもつ基板から所要のサイズで取得できるパッケージの個数は相対的に減少し、コスト上不利であるといった課題があった。
【００１４】
また、切断された後の各パッケージについては、その切断面にメタルコアの金属部分が層状に露出するため、パッケージの取り扱い上で電気的な障害が発生する可能性が高い。例えば、この露出している金属部分（メタルコア）にパッケージ外部から何らかのノイズ成分やサージ電圧等の電気信号が印加された場合に、誘導等によりパッケージ内の配線を介して、当該パッケージに搭載された半導体素子に動作上の悪影響を及ぼすおそれがある。
【００１５】
本発明は、かかる従来技術における課題に鑑み創作されたもので、メタルコアを用いた配線基板をダイサーにより各パッケージ毎に容易に切断可能とし、ひいてはダイシングの作業性を向上させ、基板から取得できるパッケージの個数を相対的に増やすことができると共に、切断後のパッケージの取り扱い上での電気的な障害の発生を実質上防止することができる配線基板及びその製造方法並びに半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明の一形態によれば、基材としてのメタルコアと、該メタルコアの両面にそれぞれ絶縁樹脂層を介して所要の形状にパターニング形成された少なくとも１層の配線層とを有する配線基板において、前記メタルコアの、前記配線基板を最終的に半導体素子搭載用の各パッケージ毎に分割する際の各パッケージの外形に沿った位置に、複数のスリットが断続的に設けられていると共に、隣合うスリット間を連結している各連結部と、前記絶縁樹脂層の前記各連結部に対応する各々の部分とが、貫通して開口されていることを特徴とする配線基板が提供される。
【００１７】
この形態に係る配線基板の構成によれば、メタルコアの、最終的に各パッケージ毎に分割する際の各パッケージの外形に沿った位置に複数のスリットが断続的に形成されていると共に、メタルコアの隣合うスリット間を連結している各連結部とその対応する絶縁樹脂層の各々の部分とが、貫通して開口されている。つまり、配線基板の、各パッケージの外形に沿った位置には金属部分（メタルコア）が存在せず、絶縁樹脂層のみが存在しているので、樹脂切断用に適応されたダイサーを用いて当該部分を容易に切断することができる。このことは、ダイシングの作業性の向上に寄与する。
【００１８】
また、切断に用いるダイサーの刃は極めて薄いため（０．４ｍｍ程度）、従来のように２ｍｍ程度の切断しろを必要とするルータ加工による切断の場合と比べて、一定の大きさの基板から取得できるパッケージの個数を相対的に増やすことができ、コスト上有利である。
【００１９】
さらに、ダイシング後に露出している金属部分（メタルコア）は、パッケージの外形に沿った切断面上にはなく、パッケージの外形に沿って形成される開口部の一部である凹部の内側のみに存在するため、従来のように切断面全体に金属部分（メタルコア）が露出している場合に見られたようなパッケージの取り扱い上での電気的な障害の発生を実質上防止することができる。
【００２０】
また、本発明の他の形態によれば、上記の形態に係る配線基板の製造方法が提供される。その１つの形態に係る配線基板の製造方法は、基材として用いるメタルコアの所要の箇所にスルーホールを形成する際に、該メタルコアの、最終的に半導体素子搭載用の各パッケージ毎に分割する際の各パッケージの外形に沿った位置に複数のスリットを断続的に形成する工程と、前記スルーホール及びスリットの各内部を含めて前記メタルコアの表面を覆うように第１の絶縁樹脂層を形成する工程と、前記メタルコアの第１の絶縁樹脂層で覆われた両面の、前記各パッケージの外形に沿った位置の内側領域に、所要の箇所にパッドを有して所要の形状に、且つ前記スルーホールを介して相互に電気的に接続させて第１の配線層を形成する工程と、前記第１の配線層を含めて前記第１の絶縁樹脂層上に第２の絶縁樹脂層を形成する工程と、前記第２の絶縁樹脂層の所要の箇所に、前記第１の配線層に達するビアホールを形成する工程と、前記第２の絶縁樹脂層上の、前記各パッケージの外形に沿った位置の内側領域に、所要の箇所にパッドを有して所要の形状に、且つ前記ビアホールを介して前記第１の配線層に電気的に接続させて第２の配線層を形成する工程と、前記第２の絶縁樹脂層を形成する工程から前記第２の配線層を形成する工程までの処理を所要の層数になるまで繰り返す工程と、最も外側の配線層のパッドの領域を露出させて全体を覆うように絶縁樹脂層を形成する工程と、前記メタルコアの隣合うスリット間を連結している各連結部と、前記各絶縁樹脂層の、前記各連結部に対応する各々の部分とを貫通して開口する工程とを含むことを特徴とする（多層構造の配線層の場合）。
【００２１】
また、別の形態に係る配線基板の製造方法は、基材として用いるメタルコアの所要の箇所にスルーホールを形成する際に、該メタルコアの、最終的に半導体素子搭載用の各パッケージ毎に分割する際の各パッケージの外形に沿った位置に複数のスリットを断続的に形成する工程と、前記スルーホール及びスリットの各内部を含めて前記メタルコアの表面を覆うように絶縁樹脂層を形成する工程と、前記メタルコアの絶縁樹脂層で覆われた両面の、前記各パッケージの外形に沿った位置の内側領域に、所要の箇所にパッドを有して所要の形状に、且つ前記スルーホールを介して相互に電気的に接続させて配線層を形成する工程と、前記配線層のパッドの領域を露出させて全体を覆うように絶縁樹脂層を形成する工程と、前記メタルコアの隣合うスリット間を連結している各連結部と、前記各絶縁樹脂層の、前記各連結部に対応する各々の部分とを貫通して開口する工程とを含むことを特徴とする（単層構造の配線層の場合）。
【００２２】
また、本発明の更に他の形態によれば、上記の形態に係る配線基板を前記各パッケージの外形に沿って分割して得られる個々の配線基板であって、該配線基板の周縁部に、前記パッケージの外形に沿った位置に貫通して開口された部分のほぼ半分の部分に相当する凹部が形成されていると共に、前記メタルコアの露出している部分が、前記パッケージの外形に沿った切断面上に存在せず、且つ、前記凹部の内側のみに存在していることを特徴とする配線基板が提供される。
【００２３】
さらに、本発明の他の形態によれば、各パッケージ毎に分割された個々の配線基板の、外部接続端子が接合される側と反対側に設けられた最も外側の配線層の所要の箇所に形成されたパッドに、半導体素子が搭載されていることを特徴とする半導体装置が提供される。
【００２４】
【発明の実施の形態】
図１は本発明の一実施形態に係る半導体パッケージとしての多層配線基板の構成を示したものであり、図中、（ａ）はその断面構造、（ｂ）は上方から平面的に見た概略構成、（ｃ）は（ｂ）の構成を矢印Ｐの方向から見た外観構成をそれぞれ示している。なお、（ａ）は（ｂ）のＢ−Ｂ’線に沿って見た断面構造を示している。
【００２５】
図１（ａ）に示すように本実施形態に係る多層配線基板１０は、基材としてのメタルコア１１の両面にそれぞれビルドアップ法により樹脂層（層間絶縁層）１２，１５，１７と配線層１３，１６，１８とが交互に複数（図示の例では３層）積層された多層構造を有している。このうち、メタルコア１１は、多層配線基板１０全体の強度（剛性）を高める機能を有し、その材料としては、４２アロイ、５０アロイ等のＦｅ−Ｎｉ合金が用いられる。
【００２６】
また、各樹脂層１２，１５，１７の材料としては、例えば、感光性又は非感光性のポリイミド樹脂やエポキシ樹脂等が用いられる。このうち樹脂層１５，１７には、それぞれ所要の箇所にビアホール１５Ｈ，１７Ｈが形成されており、該ビアホール１５Ｈ，１７Ｈの内壁に形成された導体層（本実施形態では銅（Ｃｕ）めっき層）を介して、それぞれ上下に隣り合う配線層１３，１６，１８同士が電気的に接続されている。なお、各配線層１３，１６，１８は、Ｃｕの無電解めっきや電解めっき等により形成されるものである。また、１４は絶縁体としての樹脂を示し、各樹脂層１２，１５，１７と同じ材料からなり、メタルコア１１の所要の箇所に形成されたスルーホール内に、樹脂層１２及びＣｕめっき層（配線層１３の一部）を介して充填されている。
【００２７】
各配線層１３，１６，１８のうち最上層に形成された配線層１８には所要の箇所にパッド１８Ｐが形成されており、このパッド１８Ｐには金属バンプ２１が接合されている。そして、この金属バンプ２１に、搭載する半導体チップ３０の電極として用いる金属バンプ３１が接合されるようになっている。なお、搭載する半導体チップ３０は、例えば、ＣＰＵ等の演算素子、ＥＥＰＲＯＭ等のメモリ素子などである。半導体チップ３０のパッケージ（多層配線基板１０）への接続はフリップチップ実装によって行われる。すなわち、半導体チップ３１の電極上に金（Ａｕ）バンプ等の金属バンプ３１を形成し、この金属バンプ３１を、パッケージ（多層配線基板１０）側のパッド１８Ｐに形成されたはんだバンプ等の金属バンプ２１に接合することにより行われる。各金属バンプ２１，３１の形成方法としては、例えば、フォトプロセスを用いためっき法、メタルマスクを用いた蒸着法、はんだペーストを印刷供給し、リフローにより溶融させてバンプ化する印刷法、別基板に予めバンプを形成し、これを熱圧着により転写接合させる転写法などを用いることができる。本実施形態では、はんだバンプを金属バンプ２１として用い、Ａｕバンプを金属バンプ３１として用いている。
【００２８】
また、最上層の配線層１８上にはソルダレジスト層１９が形成されており、半導体チップ３０のフリップチップ実装時にリフローされるはんだバンプ２１がパッド１８Ｐ以外の部分に拡散するのを防いでいる。ソルダレジスト層１９の材料としては、例えば、感光性又は非感光性のエポキシ樹脂、ポリイミド樹脂、アクリル樹脂等が用いられる。また、図示は省略するが、搭載する半導体チップ３０とソルダレジスト層１９との間にアンダーフィル剤を充填することにより、半導体チップ３０とパッケージ（多層配線基板１０）との間に作用する応力を緩和することができる。
【００２９】
また、最下層に形成された配線層１８にも所要の箇所にパッド１８Ｐが形成されており、このパッド１８Ｐにははんだバンプ２０が接合されている。このはんだバンプ２０は、本パッケージ（多層配線基板１０）をマザーボード等の実装用基板に実装する際の外部接続端子として機能するものである。また、最上層に形成された配線層１８と同様に、最下層の配線層１８上にもソルダレジスト層１９が形成されており、本パッケージ（多層配線基板１０）の実装時にリフローされるはんだバンプ２０がパッド１８Ｐ以外の部分に拡散するのを防いでいる。
【００３０】
このように本実施形態に係る多層配線基板１０は、その外部接続端子としてはんだバンプ２０を用いるので、いわゆるＢＧＡ（ボール・グリッド・アレイ）タイプのパッケージである。
【００３１】
図１（ｂ）に示すように本実施形態に係る多層配線基板１０は、その上方からパッケージの外形を見ると、矩形の各辺の３箇所にそれぞれ半円状の凹部Ｒが形成されている。この半円状の凹部Ｒは、後述するようにパッケージの外形に沿って形成される開口部ＯＰ（図６参照）のほぼ半分の部分に相当する。
【００３２】
図１（ｃ）に示す外観構成は、後述するようにパッケージの外形に沿って多層配線基板をダイサーにより切断したときに（ｂ）の構成の矢印Ｐの方向から見える側面構成を示したものである。図１（ｂ）及び（ｃ）に示す構成からわかるように、金属部分（メタルコア１１）が露出している部分は、パッケージの外形に沿った切断面上にはなく、パッケージの外形に沿って形成される開口部ＯＰの一部である凹部Ｒの内側のみに存在する。
【００３３】
次に、本実施形態に係る多層配線基板１０を製造する方法について、その製造工程の一例を示す図２〜図６を参照しながら説明する。なお、図２及び図６において各図に示す（ｂ）は、それぞれ対応する（ａ）のＡ−Ａ’線及びＢ−Ｂ’線に沿って見たときの断面構造を示している。
【００３４】
先ず最初の工程では（図２参照）、所定の大きさを有するＦｅ−Ｎｉ合金からなる厚さ２００μｍ程度の金属板を所要の形状にエッチング加工又はプレス加工してメタルコア１１を形成する。
【００３５】
形成されるべきメタルコア１１は、図２（ａ）の平面構成に示すように、最終的に半導体素子をそれぞれ搭載するパッケージ毎に分割する際の各パッケージの外形に沿った位置（図中、破線で示す切断線ＣＬに沿った位置）の内側領域において所要の箇所にスルーホール１１Ｈが形成され、且つ、各パッケージの外形に沿った位置（切断線ＣＬ上）に複数のスリットＳＬが断続的に形成された構造を有している。スリットＳＬの形状としては、直線状に形成されるものと、十字状に形成されるものの２種類がある。なお、ＬＰは隣合う２つのスリットＳＬ間を連結している連結部を示す。
【００３６】
次の工程では（図３（ａ）参照）、ビルドアップ法により、スルーホール１１Ｈの内部とスリットＳＬの内部を充填してメタルコア１１の表面を覆うように絶縁樹脂層１２を形成する。この絶縁樹脂層１２は、例えば、感光性又は非感光性のポリイミド樹脂やエポキシ樹脂等を全体に塗布して形成される。
【００３７】
次の工程では（図３（ｂ）参照）、絶縁樹脂層１２の、メタルコア１１のスルーホール１１Ｈに対応する部分に、スルーホール１２Ｈを形成する。このスルーホール１２Ｈは、絶縁樹脂層１２が感光性樹脂からなる場合には、この感光性樹脂を露光及び現像することにより形成される。また、絶縁樹脂層１２が非感光性樹脂からなる場合には、この非感光性樹脂においてスルーホール１２Ｈを形成する部分にレーザを照射し、当該部分を除去することでスルーホール１２Ｈが形成される。
【００３８】
なお、図３（ａ）の工程において、絶縁樹脂層１２を静電塗装により形成してもよい。静電塗装を用いると、絶縁樹脂層１２の表面形状がその下地の形状とほぼ同じとなるので、メタルコア１１のスルーホール１１Ｈに対応する樹脂層のスルーホール１２Ｈが自然に形成される。従って、静電塗装により絶縁樹脂層１２を形成すると、スルーホール１２Ｈを形成する工程（図３（ｂ）の工程）が不要となり、製造工程を簡略化することができる。
【００３９】
次の工程では（図３（ｃ）参照）、全体にＣｕめっき層１３を形成した後、スルーホール１２Ｈ内に樹脂１４を充填する。Ｃｕめっき層１３は、例えば、全体に無電解Ｃｕめっき層を形成した後、この無電解Ｃｕめっき層を給電層としてその上に電解Ｃｕめっきを施すことにより形成される。一方、絶縁体としての樹脂１４は、上記のようにＣｕめっき層１３を形成した後、スクリーン印刷によりスルーホール１２Ｈ内に充填される。
【００４０】
次の工程では（図３（ｄ）参照）、Ｃｕめっき層１３を所要の形状にパターニングする。このＣｕめっき層１３のパターニングは、メタルコア１１の絶縁樹脂層１２で覆われた両面の、各パッケージの外形に沿った位置（スリットＳＬが形成されている位置）の内側領域において所要の箇所にパッドを有し、且つスルーホール１２Ｈを介して相互に電気的に接続されるように行われる。
【００４１】
次の工程では（図４（ａ）参照）、ビルドアップ法により、配線層（Ｃｕめっき層１３）を含めて絶縁樹脂層１２（樹脂１４も含む）の表面を覆うように絶縁樹脂層１５を形成する。この絶縁樹脂層１５は、図３（ａ）の工程で行った方法と同様にして形成される。
【００４２】
次の工程では（図４（ｂ）参照）、絶縁樹脂層１５の所要の箇所に、その下層のＣｕめっき層１３に達するビアホール１５Ｈを形成する。このビアホール１５Ｈは、図３（ｂ）の工程で行った方法と同様にして形成することができる。
【００４３】
次の工程では（図４（ｃ）参照）、全体にＣｕめっき層１６を形成した後、所要の形状にパターニングする。Ｃｕめっき層１６は、図３（ｃ）の工程で行った方法と同様にして形成され、また、Ｃｕめっき層１６のパターニングは、絶縁樹脂層１５上の、各パッケージの外形に沿った位置（スリットＳＬが形成されている位置）の内側領域において所要の箇所にパッドを有し、且つビアホール１５Ｈを介してＣｕめっき層１３に電気的に接続されるように行われる。
【００４４】
次の工程では（図５（ａ）参照）、ビルドアップ法により、図４（ａ）の工程から図４（ｃ）の工程までの処理を繰り返し、図示のように絶縁樹脂層１７、ビアホール１７Ｈ、Ｃｕめっき層１８を順次形成する。
【００４５】
次の工程では（図５（ｂ）参照）、最も外側の配線層（各Ｃｕめっき層１８）のパッド１８Ｐの領域を露出させて全体を覆うように絶縁樹脂層（ソルダレジスト層１９）を形成する。このソルダレジスト層１９は、図３（ａ），図４（ａ）の工程で行った方法と同様にして形成することができる。
【００４６】
次の工程では（図６参照）、メタルコア１１に形成された隣合う２つのスリットＳＬ間を連結している各連結部ＬＰ（図２）と、各絶縁樹脂層１２，１５，１７，１９の、各連結部ＬＰに対応する各々の部分とを、各連結部ＬＰ毎にそれぞれ機械ドリルによる１回の穴明け加工により、貫通して開口する（開口部ＯＰの形成）。これによって、各パッケージの外形（切断線ＣＬ）に沿った位置には、金属部分（メタルコア１１）が存在せず、絶縁樹脂層１２，１５，１７，１９のみが存在する。
【００４７】
開口部ＯＰの形成（各連結部ＬＰと各絶縁樹脂層１２，１５，１７，１９の対応する各々の部分との除去）は、工程の簡素化のためには本工程のように１回のドリル加工で実現できるのが望ましいが、必ずしも１回のドリル加工で実現する必要がないことはもちろんである。１つの開口部ＯＰの形成を２回以上のドリル加工で実現するようにしてもよい。
【００４８】
なお、１つの開口部ＯＰの形成を１回のドリル加工で実現できるようにするためには、最初の工程（図２）でメタルコア１１にスリットＳＬを形成する際に、メタルコア１１の各連結部ＬＰの大きさが機械ドリルの加工径（ドリルビットの直径）よりも小さくなるように選定した大きさでスリットＳＬを形成する必要がある。
【００４９】
この後、図６の工程で得られた多層配線基板を、各パッケージの外形（切断線ＣＬ）に沿ってダイサーにより各パッケージ毎に切断し、更に、最下層の配線層１８に形成されたパッド１８Ｐに外部接続端子としてのはんだバンプ２０を接合することにより、本実施形態の多層配線基板１０（図１）が得られる。
【００５０】
以上説明したように、本実施形態に係る多層配線基板１０及びその製造方法によれば、メタルコア１１の、最終的に各パッケージ毎に分割する際の各パッケージの外形に沿った位置（図２，図６の切断線ＣＬ上）に複数のスリットＳＬが断続的に形成されると共に、メタルコア１１の隣合うスリットＳＬ間を連結している各連結部ＬＰ（図２参照）と、各絶縁樹脂層１２，１５，１７，１９の対応する各々の部分とが、貫通して開口されている。つまり、従来例に係るメタルコアを用いた配線基板では、各パッケージの外形に沿った位置に金属部分（メタルコア）が存在していたが、本実施形態に係る多層配線基板１０では、図２，図６の構成からわかるように各パッケージの外形（切断線ＣＬ）に沿った位置には金属部分（メタルコア１１）は存在していない。
【００５１】
このように、各パッケージの外形（切断線ＣＬ）に沿った位置には各絶縁樹脂層１２，１５，１７，１９のみが存在しているので、樹脂切断用に適応されたダイサーを用いて当該部分を容易に切断することが可能となる。これによって、ダイサーの刃の磨耗を抑えることができ、またダイシングの加工速度が上がり、その作業性を向上させることができる。
【００５２】
また、切断に用いるダイサーの刃は極めて薄いため（０．４ｍｍ程度）、従来のように２ｍｍ程度の切断しろを必要とするルータ加工による切断の場合と比べて、一定の大きさをもつ基板から所要のサイズで取得できるパッケージの個数を相対的に増やすことができ、コスト上有利である。
【００５３】
また、各パッケージ毎にダイシングを行った後に露出している金属部分（メタルコア１１）は、図１（ｃ）に示したように、パッケージの外形に沿った切断面上にはなく、パッケージの外形に沿って形成される開口部ＯＰ（図６）の一部である凹部Ｒの内側のみに存在する。その結果、従来のように切断面全体に金属部分（メタルコア）が露出している場合に見られたようなパッケージの取り扱い上での電気的な障害の発生（例えば、当該金属部分を介しての外部からのノイズ成分等の印加により、パッケージ内の配線を介して搭載部品に動作上の悪影響を及ぼすおそれがあるなど）を実質上防止することができる。
【００５４】
さらに、メタルコア１１を、電源用又はグランド用の配線と接続し、電源層又はグランド層として用いてもよい。例えば、メタルコア１１をグランド層として利用することで電気遮蔽（シールド）効果をもたせることができ、電気的な特性の面で有利である。
【００５５】
上述した実施形態では、多層配線基板１０をＢＧＡタイプのパッケージとして実現した場合について説明したが、かかる多層配線基板の実現形態はこれに限定されないことはもちろんである。例えば、配線基板の外部接続端子として金属ピンを用いたＰＧＡ（ピン・グリッド・アレイ）タイプのパッケージとして実現することも可能である。図７はその一例を示したものである。
【００５６】
図７に示す多層配線基板１０ａは、図１に示した多層配線基板１０と比べて、はんだバンプ２０の代わりに金属ピン２２を外部接続端子として用いた点で相違する。他の構成については、図１に示した多層配線基板１０の場合と同じであるので、その説明は省略する。
【００５７】
なお、図７に示す多層配線基板１０ａにおいて用いる金属ピン２２の材料としては、例えば、コバールにニッケル（Ｎｉ）と金（Ａｕ）のめっきを施したものが用いられる。また、金属ピン２２の接合は、最下層のＣｕめっき層１８に形成されたパッド１８Ｐ上に適量のはんだペーストを載せ、その上に径大の頭部を有するＴ字状の金属ピン２２をその頭部を下にして配置し、更にリフローを行ってはんだペーストを固め（はんだ２３）、金属ピン２２を固定する。
【００５８】
また、上述した各実施形態では（図１，図７）、メタルコア１１の両面にそれぞれ多層構造の配線層を形成した場合について説明したが、本発明の要旨（メタルコア１１の所定の位置にスリットＳＬを形成すること、メタルコア１１の隣合うスリットＳＬ間を連結している各連結部ＬＰとその対応する各絶縁樹脂層の各々の部分とを貫通して開口すること）からも明らかなように、メタルコア１１の両面に形成すべき配線層は必ずしも多層構造とする必要がないことはもちろんである。要は、メタルコア１１を絶縁樹脂層１２で覆う前に所定の位置にスリットＳＬが形成されていれば十分であり、絶縁樹脂層１２で覆った後に形成すべき配線層は、単層あるいは多層のいずれの形態でもよい。
【００５９】
また、上述した各実施形態では（図１，図７）、メタルコア１１の材料としてＦｅ−Ｎｉ合金を用いた場合を例にとって説明したが、メタルコア１１の材料はこれに限定されないことはもちろんであり、例えば、アルミニウム（Ａｌ）や、ＣＩＣ（Ｃｕ−Ｉｎｖａｒ−Ｃｕ）、Ｆｅ−Ｎｉ−Ｃｏ合金等の合金などを用いてもよい。
【００６０】
【発明の効果】
以上説明したように本発明によれば、メタルコアの所定の位置にスリットを形成し、且つ隣合うスリット間を連結している各連結部とその対応する絶縁樹脂層の各々の部分とを貫通して開口することにより、ダイサーを用いて配線基板を各パッケージ毎に容易に切断することができ、ダイシングの作業性を向上させることができる。また、基板から取得できるパッケージの個数を相対的に増やすことができると共に、切断後のパッケージの取り扱い上での電気的な障害の発生を実質上防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体パッケージとしての多層配線基板の構成を示す図である。
【図２】図１の多層配線基板の製造工程（その１）を示す図である。
【図３】図１の多層配線基板の製造工程（その２）を示す断面図である。
【図４】図１の多層配線基板の製造工程（その３）を示す断面図である。
【図５】図１の多層配線基板の製造工程（その４）を示す断面図である。
【図６】図１の多層配線基板の製造工程（その５）を示す図である。
【図７】本発明の他の実施形態に係る半導体パッケージとしての多層配線基板の構成を示す断面図である。
【符号の説明】
１０，１０ａ…多層配線基板（半導体パッケージ）、
１１…メタルコア（基材）、
１２，１５，１７…樹脂層（層間絶縁層）、
１３，１６，１８…配線層（Ｃｕめっき層）、
１４…樹脂（絶縁体）、
１５Ｈ，１７Ｈ…ビアホール、
１８Ｐ…パッド、
１９…ソルダレジスト層、
２０…金属バンプ（外部接続端子）、
２１…金属バンプ、
２２…金属ピン（外部接続端子）、
２３…はんだ、
３０…半導体素子（チップ）、
３１…金属バンプ（電極）、
ＣＬ…切断線、
ＬＰ…連結部、
ＯＰ…開口部、
Ｒ…凹部、
ＳＬ…スリット。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring board used as a package for mounting a semiconductor element (chip), a manufacturing method thereof, and a semiconductor device, and more particularly, when a wiring board using a metal core as a base material is divided for each package. The present invention relates to a technique useful for enhancing the workability.
[0002]
[Prior art]
Conventionally, an insulating material has been used on a package substrate such as a printed wiring board because a conductor such as a wiring or a circuit needs to be placed thereon. As the material, for example, an organic material such as polyimide resin or BT (bismaleimide / triazine) resin, or a glass cloth impregnated with epoxy resin or polyimide resin has been used.
[0003]
However, package substrates using these organic materials, glass-epoxy resins, and the like have a difference in thermal expansion coefficient from the functional elements or components (typically, semiconductor chips) to be mounted. There was a problem in connection reliability. For example, the thermal expansion coefficient of glass-epoxy resin is relatively high at about 16 to 18 ppm / ° C., whereas the thermal expansion coefficient of a semiconductor chip (typically silicon (Si) chip) is about 3 to 5 ppm / ° C. It is low and the difference in thermal expansion coefficient between the two is large, so stress may occur during joining, and the connection between the two may be broken. Therefore, in order to match the thermal expansion coefficient with the mounted components, the demand for low thermal expansion of the substrate material is greatly increased.
[0004]
A metal plate that has been developed and put into practical use in recent years as a material that satisfies this requirement. Examples of the material include aluminum (Al), iron-nickel (Fe-Ni) alloy, copper (Cu) based alloy such as CIC (Cu-Invar-Cu), etc. Fe-Ni alloys such as 42 alloy and 50 alloy (Ni content is 42% by weight and 50% by weight, respectively) are mainly used as low and easy to process materials. The thermal expansion coefficient of the Fe-Ni alloy is relatively low, about 7 to 10 ppm / ° C, and is close to the thermal expansion coefficient (about 3 to 5 ppm / ° C) of the semiconductor (Si) chip to be mounted. Connection reliability is improved.
[0005]
In addition, when an Fe-Ni alloy is used as a core material (metal core), for example, by using the metal core as a ground, an electric shielding effect can be provided, which is advantageous in terms of electrical characteristics. is there. Furthermore, it is advantageous in terms of reducing the thickness of the package (wiring board). For example, assuming that the thickness when glass-epoxy resin is used as the core material is about 0.8 mm, the thickness is sufficient to ensure the same strength (rigidity) when the Fe-Ni alloy is used. The thickness is about 0.3 mm, which contributes to the thinning of the package.
[0006]
A typical circuit board using such an Fe-Ni alloy as a core material (metal core) has a resin layer (interlayer insulating layer) and a wiring layer alternately laminated on both surfaces of the metal core by a build-up method or the like. Has a multilayer structure.
[0007]
However, since a hard Fe-Ni alloy is used as the core material of the wiring board, when the wiring board is finally divided into each package for mounting semiconductor elements, a normal glass-epoxy resin is used as the core material. A dicer as used for cutting the used wiring board could not be used. The reason for this is that dicers have thin blades (about 0.4 mm) and wear quickly, so that they cannot be cut at a practical speed, resulting in a reduction in processing speed and, consequently, workability. This is because there were difficulties. For this reason, when cutting a wiring board using a hard Fe—Ni alloy as a core material, a cutting method by router processing has been used.
[0008]
This router processing is to grind by pressing the side of the rotary blade called router bit against the work piece, and it is often used along with punching by press as a means for external processing of printed wiring boards etc. It is the method that has been. In router processing, the router bit moves along the outer periphery of the workpiece in accordance with an NC (numerical control) program to perform contour processing. At this time, the position through which the router passes (the center position of the router bit) needs to be outside the target outline by the radius of the router bit. In other words, in order to cut the workpiece by the router processing, a “cutting” width having a width corresponding to the diameter of the router bit is required outside the target outer shape.
[0009]
For this reason, when a wiring board is cut by router processing to obtain a package having a size of A × A, for example, if the diameter of the router bit is d, an area of (A + d) × (A + d) is required on the board. It becomes. That is, A ² 2Ad + d to get a package of size ² A portion corresponding to the area (cut off) is lost in vain. Therefore, it is desirable that the cutting margin be as small as possible. On the other hand, the router processing is performed using the side surface of the router bit, and the processing object is a hard metal such as an Fe-Ni alloy. Therefore, the router bit needs to have a considerable strength, The diameter is chosen to be a considerable value. In the case of a router bit that performs outer shape processing such as Fe-Ni alloy, the current technology uses one having a diameter of about 2 mm. In this case, a cutting margin of about 2 mm is required.
[0010]
In addition, as a technique relevant to the above-described conventional technique, for example, a plurality of pieces of metal are placed in each corner portion inside a printed board having a circuit pattern formed on the surface using glass-epoxy resin as a core material. In other words, an intermediate metal layer is formed by separating metal plates formed by being connected to each other for each metal piece (see, for example, Patent Document 1). As another related technique, there is a technique in which a capacitor structure is formed inside a multilayer wiring board using a metal core as a base material (see, for example, Patent Document 2). As another related technique, at least one circuit board made of a resin plate is juxtaposed with the frame with a slit therebetween, and each circuit board is supported by the frame via connecting portions provided at the four corners. In the semiconductor device substrate, except for the slit formation range of the outer peripheral edge of each circuit board, a metal plate as a core material is continuously provided in the entire interior of the resin plate from each circuit board to the connecting portion and the frame. There are some (see, for example, Patent Document 3).
[0011]
[Patent Document 1]
Japanese Utility Model Publication No. 64-47053
[Patent Document 2]
JP 2001-320171 A
[Patent Document 3]
JP 9-129781 A
[0012]
[Problems to be solved by the invention]
As described above, in the prior art, when cutting a wiring board using a hard metal plate made of Fe-Ni alloy or the like as a core material (metal core) for each package, a cutting method by router processing is used. It was.
[0013]
However, in this router processing, a cutting margin (that is, a wasteful portion) having a width corresponding to the diameter of the router bit (about 2 mm) is required, and cutting of a wiring board using a normal glass-epoxy resin as a core material. The size of the package that can be obtained from a substrate with a certain size in a required size is relatively large because it is considerably larger than the cutting margin required for a dicer used in the manufacturing process (approximately 0.4 mm because the blade is thin). There was a problem that it decreased and it was disadvantageous in cost.
[0014]
Further, for each package after being cut, the metal portion of the metal core is exposed in a layered manner on the cut surface, so that there is a high possibility that an electrical failure will occur in handling the package. For example, when an electrical signal such as a noise component or surge voltage is applied to the exposed metal part (metal core) from the outside of the package, it is mounted on the package via wiring in the package by induction or the like. There is a risk of adversely affecting the operation of the semiconductor element.
[0015]
The present invention has been created in view of the problems in the prior art, and enables a wiring board using a metal core to be easily cut for each package by a dicer, and thus improves the workability of dicing and can be obtained from the board. An object of the present invention is to provide a wiring board, a method of manufacturing the same, and a semiconductor device capable of relatively increasing the number of semiconductor devices and substantially preventing the occurrence of an electrical failure in handling the package after cutting. And
[0016]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art, according to one embodiment of the present invention, a metal core as a base material and at least one layer formed by patterning into a required shape on both surfaces of the metal core via insulating resin layers, respectively. A plurality of slits intermittently at positions along the outer shape of each of the metal cores when the wiring substrate is finally divided into packages for mounting semiconductor elements. And each of the connecting portions connecting adjacent slits and each portion corresponding to each of the connecting portions of the insulating resin layer are opened through. A wiring board is provided.
[0017]
According to the configuration of the wiring board according to this aspect, the metal core has a plurality of slits intermittently formed at positions along the outer shape of each package when the package is finally divided for each package. Each connecting portion connecting adjacent slits and each portion of the corresponding insulating resin layer are opened through. In other words, there is no metal part (metal core) at the position along the outer shape of each package on the wiring board, and only the insulating resin layer is present. Therefore, the part is used by using a dicer adapted for resin cutting. Can be easily cut. This contributes to the improvement of dicing workability.
[0018]
Also, since the dicer blade used for cutting is extremely thin (about 0.4 mm), it is obtained from a substrate of a certain size compared to the case of cutting by router processing that requires a cutting margin of about 2 mm as in the past. The number of possible packages can be relatively increased, which is advantageous in terms of cost.
[0019]
Furthermore, the metal part (metal core) exposed after dicing is not on the cut surface along the package outline, but only inside the recess that is part of the opening formed along the package outline. Therefore, it is possible to substantially prevent the occurrence of an electrical failure in handling the package as seen when the metal part (metal core) is exposed on the entire cut surface as in the prior art.
[0020]
Moreover, according to the other form of this invention, the manufacturing method of the wiring board which concerns on said form is provided. The method for manufacturing a wiring board according to one embodiment of the present invention is to form a through hole in a required portion of a metal core used as a base material, and finally divide the metal core into each package for mounting a semiconductor element. And a step of intermittently forming a plurality of slits at positions along the outer shape of each package, and a first insulating resin layer is formed so as to cover the surface of the metal core including the insides of the through holes and slits. And a step having a pad at a required position in a region inside the position along the outer shape of each package on both surfaces covered with the first insulating resin layer of the metal core, and the through Forming a first wiring layer electrically connected to each other through a hole, and forming a second insulating resin layer on the first insulating resin layer including the first wiring layer; Process and before A step of forming a via hole reaching the first wiring layer at a required portion of the second insulating resin layer; and an inner region at a position along the outer shape of each package on the second insulating resin layer. A step of forming a second wiring layer by having a pad at a required position and having a desired shape and being electrically connected to the first wiring layer through the via hole; and the second insulation The process from the step of forming the resin layer to the step of forming the second wiring layer is repeated until the required number of layers is reached, and the pad area of the outermost wiring layer is exposed to cover the whole. Opening through the step of forming an insulating resin layer, each connecting portion connecting adjacent slits of the metal core, and each portion of each insulating resin layer corresponding to each connecting portion A multi-layer structure. In the case of the layers).
[0021]
Further, in the method for manufacturing a wiring board according to another embodiment, when forming a through hole in a required portion of a metal core used as a base material, the metal core is finally divided for each package for mounting a semiconductor element. A step of intermittently forming a plurality of slits at positions along the outer shape of each package at the time, and a step of forming an insulating resin layer so as to cover the surface of the metal core including the insides of the through holes and slits, In addition, both sides of the metal core covered with the insulating resin layer are arranged in inner regions at positions along the outer shape of the respective packages, with pads at required positions, in a required shape, and through the through holes. Next, the step of forming a wiring layer by being electrically connected to the substrate, the step of forming an insulating resin layer so as to cover the entire pad layer by exposing the pad region of the wiring layer, and the metal core are adjacent to each other. And a step of penetrating and opening each connecting portion connecting the lits and each portion of each insulating resin layer corresponding to each connecting portion (single-layer structure) For wiring layer).
[0022]
According to still another embodiment of the present invention, each wiring board obtained by dividing the wiring board according to the above-described form along the outer shape of each package, the peripheral edge of the wiring board, A recess corresponding to substantially half of a portion opened through the package at a position along the outer shape of the package is formed, and an exposed portion of the metal core is cut along the outer shape of the package. A wiring board is provided that does not exist on the surface and exists only inside the recess.
[0023]
Furthermore, according to another aspect of the present invention, the individual wiring boards divided for each package are provided at required positions on the outermost wiring layer provided on the side opposite to the side where the external connection terminals are joined. A semiconductor device is provided in which a semiconductor element is mounted on the formed pad.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows the configuration of a multilayer wiring board as a semiconductor package according to an embodiment of the present invention. In FIG. 1, (a) is a sectional structure thereof, and (b) is a schematic plan view as viewed from above. Configuration, (c) shows the external configuration of the configuration of (b) viewed from the direction of arrow P, respectively. In addition, (a) has shown the cross-sectional structure seen along the BB 'line | wire of (b).
[0025]
As shown in FIG. 1A, a multilayer wiring board 10 according to this embodiment includes resin layers (interlayer insulating layers) 12, 15, 17 and a wiring layer 13 on both surfaces of a metal core 11 as a base material by a build-up method. , 16, and 18 are alternately stacked (three layers in the illustrated example). Among these, the metal core 11 has a function of increasing the strength (rigidity) of the entire multilayer wiring board 10, and a Fe—Ni alloy such as 42 alloy or 50 alloy is used as the material thereof.
[0026]
Moreover, as a material of each resin layer 12,15,17, photosensitive or non-photosensitive polyimide resin, an epoxy resin, etc. are used, for example. Of these, via holes 15H and 17H are formed at required locations in the resin layers 15 and 17, respectively, and a conductor layer (a copper (Cu) plating layer in the present embodiment) formed on the inner walls of the via holes 15H and 17H. The wiring layers 13, 16, 18 adjacent to each other in the vertical direction are electrically connected to each other. Each wiring layer 13, 16, 18 is formed by electroless plating or electrolytic plating of Cu. Reference numeral 14 denotes a resin as an insulator, which is made of the same material as each of the resin layers 12, 15, and 17. The resin layer 12 and the Cu plating layer (wiring) are formed in through holes formed at required portions of the metal core 11. It is filled via part of the layer 13).
[0027]
A pad 18P is formed at a required location in the wiring layer 18 formed in the uppermost layer among the wiring layers 13, 16, 18 and metal bumps 21 are bonded to the pad 18P. A metal bump 31 used as an electrode of the semiconductor chip 30 to be mounted is joined to the metal bump 21. The mounted semiconductor chip 30 is, for example, an arithmetic element such as a CPU or a memory element such as an EEPROM. The semiconductor chip 30 is connected to the package (multilayer wiring board 10) by flip chip mounting. That is, metal bumps 31 such as gold (Au) bumps are formed on the electrodes of the semiconductor chip 31, and the metal bumps 31 are formed into metal bumps such as solder bumps formed on the pads 18P on the package (multilayer wiring board 10) side. 21 is performed by bonding. The metal bumps 21 and 31 can be formed by, for example, a plating method using a photo process, a vapor deposition method using a metal mask, a printing method in which a solder paste is supplied by printing and melted by reflow to form a bump, or a separate substrate. A transfer method in which bumps are formed in advance and transferred and bonded by thermocompression bonding can be used. In this embodiment, solder bumps are used as the metal bumps 21 and Au bumps are used as the metal bumps 31.
[0028]
Further, a solder resist layer 19 is formed on the uppermost wiring layer 18 to prevent the solder bumps 21 reflowed when the semiconductor chip 30 is flip-chip mounted from diffusing to portions other than the pads 18P. As a material of the solder resist layer 19, for example, a photosensitive or non-photosensitive epoxy resin, polyimide resin, acrylic resin, or the like is used. Although not shown in the drawing, the stress acting between the semiconductor chip 30 and the package (multilayer wiring substrate 10) is obtained by filling an underfill agent between the semiconductor chip 30 to be mounted and the solder resist layer 19. Can be relaxed.
[0029]
The wiring layer 18 formed in the lowermost layer also has a pad 18P formed at a required location, and a solder bump 20 is joined to the pad 18P. The solder bumps 20 function as external connection terminals when the package (multilayer wiring board 10) is mounted on a mounting board such as a mother board. Similarly to the wiring layer 18 formed on the uppermost layer, a solder resist layer 19 is also formed on the lowermost wiring layer 18, and solder bumps to be reflowed when the package (multilayer wiring board 10) is mounted. 20 is prevented from diffusing to parts other than the pad 18P.
[0030]
As described above, the multilayer wiring board 10 according to this embodiment is a so-called BGA (ball grid array) type package because the solder bumps 20 are used as its external connection terminals.
[0031]
As shown in FIG. 1B, the multilayer wiring board 10 according to this embodiment has semicircular recesses R formed at three locations on each side of the rectangle when the package outline is viewed from above. . The semicircular recess R corresponds to a substantially half portion of the opening OP (see FIG. 6) formed along the outer shape of the package as will be described later.
[0032]
The external configuration shown in FIG. 1C shows a side configuration that can be seen from the direction of arrow P in the configuration of FIG. 1B when the multilayer wiring board is cut by a dicer along the external shape of the package as will be described later. is there. As can be seen from the configurations shown in FIGS. 1B and 1C, the portion where the metal portion (metal core 11) is exposed is not on the cut surface along the outer shape of the package, but along the outer shape of the package. It exists only inside the recess R which is a part of the opening OP to be formed.
[0033]
Next, a method for manufacturing the multilayer wiring board 10 according to the present embodiment will be described with reference to FIGS. 2 and 6, (b) shown in each drawing shows a cross-sectional structure when viewed along the corresponding AA ′ line and BB ′ line of (a).
[0034]
In the first step (see FIG. 2), a metal core 11 is formed by etching or pressing a metal plate made of Fe—Ni alloy having a predetermined size and having a thickness of about 200 μm into a required shape.
[0035]
As shown in the planar configuration of FIG. 2A, the metal core 11 to be formed is positioned along the outer shape of each package when a semiconductor element is finally divided for each package (indicated by a broken line in the figure). Through holes 11H are formed at required locations in the inner region (position along the cutting line CL shown in FIG. 5), and a plurality of slits SL are intermittently formed at positions along the outer shape of each package (on the cutting line CL). It has a formed structure. As the shape of the slit SL, there are two types, that is, a linear shape and a cross shape. LP denotes a connecting portion that connects two adjacent slits SL.
[0036]
In the next step (see FIG. 3A), the insulating resin layer 12 is formed by a build-up method so as to fill the inside of the through hole 11H and the inside of the slit SL and cover the surface of the metal core 11. The insulating resin layer 12 is formed by, for example, applying a photosensitive or non-photosensitive polyimide resin or epoxy resin to the whole.
[0037]
In the next step (see FIG. 3B), a through hole 12H is formed in a portion of the insulating resin layer 12 corresponding to the through hole 11H of the metal core 11. When the insulating resin layer 12 is made of a photosensitive resin, the through hole 12H is formed by exposing and developing the photosensitive resin. Further, when the insulating resin layer 12 is made of a non-photosensitive resin, the through-hole 12H is formed by irradiating a portion of the non-photosensitive resin where the through hole 12H is to be formed with laser. .
[0038]
In the step of FIG. 3A, the insulating resin layer 12 may be formed by electrostatic coating. When the electrostatic coating is used, the surface shape of the insulating resin layer 12 is almost the same as the shape of the base, so that the through hole 12H of the resin layer corresponding to the through hole 11H of the metal core 11 is naturally formed. Therefore, when the insulating resin layer 12 is formed by electrostatic coating, the process of forming the through hole 12H (the process of FIG. 3B) becomes unnecessary, and the manufacturing process can be simplified.
[0039]
In the next step (see FIG. 3C), the Cu plating layer 13 is formed on the entire surface, and then the resin 14 is filled into the through holes 12H. The Cu plating layer 13 is formed, for example, by forming an electroless Cu plating layer on the whole and then applying electrolytic Cu plating on the electroless Cu plating layer as a power feeding layer. On the other hand, the resin 14 as an insulator is filled in the through holes 12H by screen printing after the Cu plating layer 13 is formed as described above.
[0040]
In the next step (see FIG. 3D), the Cu plating layer 13 is patterned into a required shape. The patterning of the Cu plating layer 13 is performed by padding a required portion in a region along the outer shape of each package (position where the slit SL is formed) on both surfaces covered with the insulating resin layer 12 of the metal core 11. And are electrically connected to each other through the through hole 12H.
[0041]
In the next step (see FIG. 4A), the insulating resin layer 15 is covered by a build-up method so as to cover the surface of the insulating resin layer 12 (including the resin 14) including the wiring layer (Cu plating layer 13). Form. This insulating resin layer 15 is formed in the same manner as the method performed in the step of FIG.
[0042]
In the next step (see FIG. 4B), via holes 15H that reach the Cu plating layer 13 thereunder are formed at required positions of the insulating resin layer 15. The via hole 15H can be formed in the same manner as the method performed in the step of FIG.
[0043]
In the next step (see FIG. 4C), the Cu plating layer 16 is formed on the entire surface and then patterned into a required shape. The Cu plating layer 16 is formed in the same manner as the method performed in the step of FIG. 3C, and the patterning of the Cu plating layer 16 is performed on the insulating resin layer 15 at positions along the outer shape of each package ( In the inner region of the position where the slit SL is formed, a pad is provided at a required location, and is electrically connected to the Cu plating layer 13 through the via hole 15H.
[0044]
In the next process (see FIG. 5A), the processes from the process of FIG. 4A to the process of FIG. 4C are repeated by the build-up method, and the insulating resin layer 17 and via hole 17H are illustrated as shown. Then, the Cu plating layer 18 is sequentially formed.
[0045]
In the next step (see FIG. 5B), an insulating resin layer (solder resist layer 19) is formed so as to expose and cover the entire pad 18P region of the outermost wiring layer (each Cu plating layer 18). To do. This solder resist layer 19 can be formed in the same manner as the method performed in the steps of FIGS. 3 (a) and 4 (a).
[0046]
In the next step (see FIG. 6), each connecting portion LP (FIG. 2) connecting two adjacent slits SL formed in the metal core 11 and each insulating resin layer 12, 15, 17, 19 are connected. The respective portions corresponding to the respective connecting portions LP are opened through the respective connecting portions LP by a single drilling process using a mechanical drill (formation of the opening portion OP). Accordingly, the metal portion (metal core 11) does not exist at the position along the outer shape (cut line CL) of each package, and only the insulating resin layers 12, 15, 17, and 19 exist.
[0047]
The formation of the opening OP (removal of each connecting portion LP and each corresponding portion of each insulating resin layer 12, 15, 17, 19) is performed once as in this step in order to simplify the process. It is desirable that it can be realized by drilling, but it is not always necessary to realize it by one drilling. The formation of one opening OP may be realized by drilling twice or more.
[0048]
In order to realize the formation of one opening OP by one drilling process, when the slit SL is formed in the metal core 11 in the first step (FIG. 2), each connecting portion of the metal core 11 is formed. It is necessary to form the slit SL with a size selected so that the size of LP is smaller than the machining diameter of the mechanical drill (diameter of the drill bit).
[0049]
After that, the multilayer wiring board obtained in the process of FIG. 6 is cut for each package by a dicer along the outer shape (cutting line CL) of each package, and further, the pad formed in the lowermost wiring layer 18 By joining solder bumps 20 as external connection terminals to 18P, the multilayer wiring board 10 (FIG. 1) of this embodiment is obtained.
[0050]
As described above, according to the multilayer wiring board 10 and the manufacturing method thereof according to the present embodiment, the position along the outer shape of each package when the metal core 11 is finally divided for each package (FIG. 2, FIG. A plurality of slits SL are intermittently formed on the cutting line CL in FIG. 6, and each connection portion LP (see FIG. 2) connecting adjacent slits SL of the metal core 11, and each insulating resin layer The corresponding portions of 12, 15, 17, and 19 are opened through. That is, in the wiring board using the metal core according to the conventional example, the metal portion (metal core) exists at a position along the outer shape of each package. However, in the multilayer wiring board 10 according to the present embodiment, FIG. As can be seen from the configuration of FIG. 6, the metal portion (metal core 11) does not exist at a position along the outer shape (cut line CL) of each package.
[0051]
As described above, since only the insulating resin layers 12, 15, 17, and 19 exist at positions along the outer shape (cutting line CL) of each package, the dicer adapted for resin cutting is used to The part can be easily cut. As a result, the wear of the dicer blade can be suppressed, the dicing speed can be increased, and the workability can be improved.
[0052]
In addition, since the dicer blade used for cutting is extremely thin (about 0.4 mm), compared to the case of cutting by router processing that requires a cutting margin of about 2 mm as in the prior art, it is from a substrate having a certain size. The number of packages that can be obtained in a required size can be relatively increased, which is advantageous in terms of cost.
[0053]
Further, as shown in FIG. 1C, the metal part (metal core 11) exposed after dicing for each package is not on the cut surface along the package outline, but the package outline. Is present only inside the recess R which is a part of the opening OP (FIG. 6) formed along the line. As a result, the occurrence of an electrical failure in the handling of the package as seen when the metal part (metal core) is exposed on the entire cut surface as in the past (for example, through the metal part) It is possible to substantially prevent an external noise component or the like from adversely affecting the mounted components via wiring in the package.
[0054]
Further, the metal core 11 may be connected to a power supply or ground wiring and used as a power supply layer or a ground layer. For example, by using the metal core 11 as a ground layer, an electric shielding effect can be provided, which is advantageous in terms of electrical characteristics.
[0055]
In the above-described embodiment, the case where the multilayer wiring board 10 is realized as a BGA type package has been described. However, the realization form of the multilayer wiring board is not limited to this. For example, it can be realized as a PGA (pin grid array) type package using metal pins as external connection terminals of the wiring board. FIG. 7 shows an example.
[0056]
The multilayer wiring board 10a shown in FIG. 7 is different from the multilayer wiring board 10 shown in FIG. 1 in that metal pins 22 are used as external connection terminals instead of the solder bumps 20. The other configuration is the same as that of the multilayer wiring board 10 shown in FIG.
[0057]
In addition, as a material of the metal pin 22 used in the multilayer wiring board 10a shown in FIG. 7, for example, a material obtained by plating Kovar with nickel (Ni) and gold (Au) is used. The metal pin 22 is joined by placing an appropriate amount of solder paste on the pad 18P formed on the lowermost Cu plating layer 18, and attaching a T-shaped metal pin 22 having a large-diameter head thereon. The head is placed with the head down, and reflow is performed to harden the solder paste (solder 23), and the metal pin 22 is fixed.
[0058]
In each of the above-described embodiments (FIGS. 1 and 7), the case where the multilayered wiring layers are formed on both surfaces of the metal core 11 has been described. As is clear from the above, the connecting portions LP connecting the adjacent slits SL of the metal core 11 and the corresponding portions of the respective insulating resin layers are opened and opened. Of course, the wiring layers to be formed on both surfaces of the metal core 11 do not necessarily have a multilayer structure. In short, it is sufficient that the slit SL is formed at a predetermined position before the metal core 11 is covered with the insulating resin layer 12, and the wiring layer to be formed after the insulating resin layer 12 is covered may be a single layer or a multilayer. Any form may be sufficient.
[0059]
In the above-described embodiments (FIGS. 1 and 7), the case where an Fe—Ni alloy is used as the material of the metal core 11 has been described as an example. However, the material of the metal core 11 is not limited to this. For example, an alloy such as aluminum (Al), CIC (Cu-Invar-Cu), or Fe-Ni-Co alloy may be used.
[0060]
【The invention's effect】
As described above, according to the present invention, a slit is formed at a predetermined position of the metal core, and each connecting portion connecting between adjacent slits and each portion of the corresponding insulating resin layer are penetrated. With the opening, the wiring board can be easily cut for each package using a dicer, and the workability of dicing can be improved. In addition, the number of packages that can be obtained from the substrate can be relatively increased, and an electrical failure in handling the package after cutting can be substantially prevented.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a multilayer wiring board as a semiconductor package according to an embodiment of the present invention.
2 is a diagram showing a manufacturing process (No. 1) of the multilayer wiring board of FIG. 1; FIG.
3 is a cross-sectional view showing a manufacturing process (No. 2) of the multilayer wiring board of FIG. 1;
4 is a cross-sectional view showing a manufacturing process (No. 3) of the multilayer wiring board of FIG. 1;
5 is a cross-sectional view showing a manufacturing process (No. 4) of the multilayer wiring board of FIG. 1;
6 is a diagram showing a fifth manufacturing process of the multilayer wiring board of FIG. 1. FIG.
FIG. 7 is a cross-sectional view showing a configuration of a multilayer wiring board as a semiconductor package according to another embodiment of the present invention.
[Explanation of symbols]
10, 10a ... multilayer wiring board (semiconductor package),
11 ... Metal core (base material),
12, 15, 17 ... resin layer (interlayer insulating layer),
13, 16, 18 ... wiring layer (Cu plating layer),
14 ... Resin (insulator),
15H, 17H ... via hole,
18P ... pad,
19 ... Solder resist layer,
20: Metal bump (external connection terminal),
21 ... Metal bump,
22 ... Metal pin (external connection terminal),
23 ... solder,
30: Semiconductor element (chip),
31 ... Metal bump (electrode),
CL ... cutting line,
LP ... Connection part,
OP ... opening,
R ... recess,
SL ... Slit.

Claims

In a wiring board having a metal core as a base material and at least one wiring layer patterned into a required shape on both surfaces of the metal core via insulating resin layers,
In the metal core, a plurality of slits are intermittently provided at positions along the outer shape of each package when the wiring board is finally divided into each package for mounting a semiconductor element, and adjacent slits. A wiring board characterized in that each connecting portion connecting between each other and each portion corresponding to each connecting portion of the insulating resin layer are opened through.

Pads that have two or more wiring layers on both surfaces of the metal core via insulating resin layers, and are formed at required locations on the outermost wiring layer provided on the side opposite to the side on which the semiconductor element is mounted The wiring board according to claim 1, wherein an external connection terminal is bonded to the wiring board.

An external connection terminal is provided on a pad formed at a required portion of the wiring layer provided on the opposite side to the side on which the semiconductor element is mounted, having one wiring layer on both surfaces of the metal core via an insulating resin layer. The wiring board according to claim 1, wherein:

When forming a through hole at a required location of a metal core used as a base material, a plurality of slits are formed at positions along the outer shape of each package when the metal core is finally divided into each package for mounting a semiconductor element. A step of intermittently forming,
Forming a first insulating resin layer so as to cover the surface of the metal core including each of the through holes and slits;
On both sides of the metal core covered with the first insulating resin layer, in inner regions at positions along the outer shape of each package, with pads at required locations and in the required shape, and through the through holes Forming a first wiring layer electrically connected to each other;
Forming a second insulating resin layer on the first insulating resin layer including the first wiring layer;
Forming a via hole reaching the first wiring layer at a required portion of the second insulating resin layer;
On the second insulating resin layer, in the inner region at a position along the outer shape of each package, the first wiring layer is provided with a pad at a required position to have a required shape and through the via hole. Forming a second wiring layer by electrically connecting to
Repeating the process from the step of forming the second insulating resin layer to the step of forming the second wiring layer until the required number of layers is reached;
Forming an insulating resin layer so as to expose and cover the pad region of the outermost wiring layer;
A step of penetrating and opening each connecting portion connecting adjacent slits of the metal core and each portion of each insulating resin layer corresponding to each connecting portion. A method for manufacturing a wiring board.

When forming a through hole at a required location of a metal core used as a base material, a plurality of slits are formed at positions along the outer shape of each package when the metal core is finally divided into each package for mounting a semiconductor element. A step of intermittently forming,
Forming an insulating resin layer so as to cover the surface of the metal core including each of the through holes and slits;
In both sides of the metal core covered with the insulating resin layer, in the inner region of the position along the outer shape of each package, in a required shape with pads at required locations, and mutually through the through holes Electrically connecting to form a wiring layer;
Forming an insulating resin layer so as to expose and cover the pad area of the wiring layer;
A step of penetrating and opening each connecting portion connecting adjacent slits of the metal core and each portion of each insulating resin layer corresponding to each connecting portion. A method for manufacturing a wiring board.

The method includes a step of dividing the wiring board along the outer shape of each package after the step of opening through each connecting portion of the metal core and each corresponding portion of each insulating resin layer. A method for manufacturing a wiring board according to claim 4 or 5.

The process of opening through each connecting portion of the metal core and each corresponding portion of each insulating resin layer is performed by a single drilling process with a mechanical drill for each connecting portion. The manufacturing method of the wiring board of Claim 4 or 5.

The slit is formed in a size selected so that the size of each connecting portion of the metal core is smaller than the machining diameter of the mechanical drill when the slit is formed in the metal core. The manufacturing method of the wiring board as described in 2 ..

After the step of opening through each of the connecting portions of the metal core and the corresponding portions of the insulating resin layers, it is formed on the outermost wiring layer provided on the side opposite to the side on which the semiconductor element is mounted. 5. The method of manufacturing a wiring board according to claim 4, further comprising a step of bonding an external connection terminal to the pad.

After the step of opening through each connecting portion of the metal core and the corresponding portion of each insulating resin layer, the pad formed on the wiring layer provided on the side opposite to the side on which the semiconductor element is mounted 6. The method for manufacturing a wiring board according to claim 5, further comprising a step of joining the external connection terminals.

An individual wiring board obtained by dividing the wiring board according to claim 1 or 2 along the outer shape of each package,
On the peripheral edge of the wiring board, there is formed a recess corresponding to almost half of the portion opened through the position along the outer shape of the package,
The wiring board, wherein the exposed portion of the metal core does not exist on a cut surface along the outer shape of the package and exists only inside the recess.

The semiconductor element is mounted on a pad formed at a required position of the outermost wiring layer provided on the side opposite to the side to which the external connection terminal is bonded of the wiring board according to claim 11. A featured semiconductor device.