IT202100017213A1 - Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente - Google Patents

Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente Download PDF

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Description

DESCRIZIONE dell?invenzione industriale dal titolo:
?Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente?
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione si riferisce ai dispositivi a semiconduttore.
Le forme di attuazione qui discusse possono essere applicate, per esempio, a dispositivi a semiconduttore per i settori automobilistico e del mercato di massa.
Sfondo
La crescente complessit? dei package dei dispositivi a semiconduttore spesso si traduce in un aumento del numero di pin di input/output (I/O).
Questo pu? essere il caso, per esempio, dei package dei dispositivi a semiconduttore del tipo correntemente denominato quad-flat package (QFP).
Negli approcci convenzionali, l?aumento del numero di I/O porta ad aumentare l?impronta o footprint del package.
Questo pu? essere indesiderabile per varie applicazioni.
Fornire contatti addizionali piegati verso l?interno, vicino al corpo in plastica del package, pu? essere considerato un modo per aumentare il numero di I/O senza aumentare di conseguenza il footprint del package.
Tale approccio ha uno svantaggio fondamentale in quanto richiede un complesso processo di piegatura addizionale.
Scopo e sintesi
Uno scopo delle forme di attuazione ? contribuire a superare gli inconvenienti sopra evidenziati.
Secondo una o pi? forme di attuazione, tale scopo pu? essere raggiunto mediante un procedimento avente le caratteristiche riportate nelle rivendicazioni che seguono.
Una o pi? forme di attuazione possono riguardare un dispositivo a semiconduttore corrispondente.
Un dispositivo a semiconduttore del tipo QFP per l?uso nei settori automobilistico e del mercato di massa pu? essere esemplificativo di tale dispositivo.
Le rivendicazioni sono parte integrante dell?insegnamento tecnico qui fornito relativamente alle forme di attuazione.
Una o pi? forme di attuazione prevedono un dispositivo a semiconduttore (sostanzialmente del tipo QFP) comprendente contatti addizionali sul lato posteriore o inferiore.
In una o pi? forme di attuazione, questi contatti addizionali sono accoppiati elettricamente a uno o pi? chip a semiconduttore mediante through-mold-vias (TMV, vias passanti attraverso lo stampaggio) estendentisi in un composto di stampaggio che fornisce l?incapsulamento del package.
Il processo laser direct structuring (LDS, strutturazione laser diretta) pu? essere utilizzato per formare queste vias cos? come ulteriori connessioni elettriche al chip o ai chip.
Una o pi? forme di attuazione possono fornire vantaggi quali:
il numero di I/O pu? essere aumentato mantenendo le stesse dimensioni del package,
? possibile ottenere lo stesso numero di I/O con una riduzione delle dimensioni del package, e
viene fornito un processo semplice rispetto alla piegatura dei contatti.
In breve, una o pi? forme di attuazione facilitano l?aumento del numero di I/O con un processo semplice (per esempio, un processo LDS).
Una o pi? forme di attuazione facilitano, per esempio, la fornitura di package QFP a pi? file basati su LDS con un numero di I/O pi? elevato mantenendo lo stesso footprint del dispositivo o addirittura riducendo il footprint del dispositivo.
L?adozione di una o pi? forme di attuazione pu? essere rilevata mediante ispezione visiva esterna e sezione trasversale di un dispositivo a semiconduttore.
Breve descrizione delle figure
Verranno ora descritte una o pi? forme di attuazione, a titolo puramente esemplificativo, con riferimento alle figure allegate, in cui:
la Figura 1 ? una vista in pianta dal lato inferiore o posteriore di un dispositivo a semiconduttore come qui descritto,
la Figura 2 ? una vista in sezione trasversale lungo la linea II-II di Figura 1, esemplificativa di una possibile implementazione di forme di attuazione,
la Figura 3 ? una vista in sezione trasversale sostanzialmente corrispondente alla vista in sezione trasversale della Figura 2, illustrativa di un?implementazione alternativa di forme di attuazione, e le Figure 4A a 4G sono illustrative di possibili fasi nella fabbricazione di un dispositivo a semiconduttore come illustrato nella Figura 3.
Numeri e simboli corrispondenti nelle diverse figure si riferiscono generalmente a parti corrispondenti se non diversamente indicato. Le figure sono disegnate per illustrare chiaramente gli aspetti rilevanti delle forme di attuazione e non sono necessariamente disegnate in scala. I bordi delle caratteristiche disegnate nelle figure non indicano necessariamente la fine dell?estensione della caratteristica.
Descrizione dettagliata
Nella descrizione che segue vengono illustrati vari dettagli specifici per permettere una comprensione approfondita di vari esempi di forme di attuazione secondo la descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? dei dettagli specifici, o con altri procedimenti, componenti, materiali, ecc. In altri casi, strutture, materiali od operazioni noti non sono illustrati o descritti in dettaglio in modo da non confondere vari aspetti delle forme di attuazione.
Il riferimento a ?una forma di attuazione? o ?una sola forma di attuazione? nel contesto della presente descrizione intende indicare che una particolare configurazione, struttura o caratteristica descritta in relazione alla forma di attuazione ? compresa in almeno una forma di attuazione. Pertanto, espressioni come ?in una forma di attuazione?, ?in una sola forma di attuazione?, o simili, che possono essere presenti in vari punti della presente descrizione non si riferiscono necessariamente esattamente ad una sola e alla stessa forma di attuazione. Inoltre, configurazioni, strutture o caratteristiche particolari possono essere combinate in qualsiasi modo adeguato in una o pi? forme di attuazione.
I titoli/riferimenti qui utilizzati sono forniti solo per comodit? e quindi non definiscono l?ambito di protezione o lo scopo delle forme di attuazione.
Quad-flat package (QFP) ? una designazione corrente per un package di circuiti integrati a montaggio superficiale con contatti (eventualmente del tipo ?ad ali di gabbiano?) che si estendono dai suoi lati.
La designazione ?package a pi? file? pu? applicarsi a un package di dispositivi a semiconduttore aventi pi? file di contatti. Pi? file di contatti facilitano l?aumento del numero di I/O pur mantenendo (o eventualmente anche riducendo) il footprint del package.
In effetti, i package QFP possono presentare una flessibilit? limitata in una distribuzione di corrente in osservanza delle specifiche alla base del processo di wire bonding. Inoltre, in un progetto QFP corrente, un pad di metallo viene lasciato esposto sul lato posteriore o inferiore del package per la dissipazione termica, con il pad destinato a essere saldato su un substrato di supporto come una scheda a circuito stampato (PCB).
Un package QFP pu? quindi avere un numero di I/O limitato, che porta ad un aumento delle dimensioni del package nel caso in cui il numero di I/O venga aumentato.
Si pu? tentare di superare tale vincolo in termini di layout di interconnessioni e dimensioni del package ricorrendo a un package QFP non convenzionale comprendente contatti addizionali piegati verso l?interno vicino al corpo in plastica del package.
Per esempio, ? possibile abbinare contatti addizionali a contatti standard nel package QFP utilizzando lo spazio libero tra questi ultimi per aumentare il numero di I/O mantenendo le stesse dimensioni del package.
Tale approccio ? inevitabilmente correlato a un processo di piegatura abbastanza complesso utilizzato per creare contatti addizionali.
La tecnologia laser direct structuring o LDS ? una tecnologia basata sul laser oggigiorno correntemente utilizzata nella fabbricazione di dispositivi a semiconduttore. Utilizzando la tecnologia LDS, ? possibile formare formazioni elettricamente conduttive come linee e vias in un composto di stampaggio altrimenti isolante mediante attivazione o ?strutturazione? con raggio laser, eventualmente seguita da placcatura.
La tecnologia laser direct structuring o LDS (spesso indicata anche come tecnologia di interconnessione diretta in rame o DCI) ? discussa, per esempio, in documenti come US 2018/342453 A1, US 2020/203264 A1, US 2020/321274 A1, US 2021/ 050226 A1 o US 2021/050299 A1, tutti di titolarit? della stessa titolare della presente domanda.
Negli esempi qui descritti, il processo LDS viene utilizzato per creare interconnessioni addizionali in un package di dispositivo a semiconduttore.
In questo modo, il numero di I/O in un package come un package QFP pu? essere aumentato mantenendo le stesse dimensioni del package (o eventualmente anche riducendo le dimensioni del package) in modo semplice, facile e riproducibile.
Gli esempi qui discussi conservano la struttura di base di un package di dispositivi a semiconduttore come un package QFP adatto ad essere montato su un substrato di supporto S come, per esempio, una scheda a circuito stampato (PCB).
Come illustrato nelle Figure 1 a 3, tale dispositivo 10 comprende un leadframe 12 comprendente:
un die pad 12A su cui possono essere disposti uno o pi? chip o die a semiconduttore 14 (per semplicit? ne ? illustrato solo uno), e
una schiera di contatti 12B che si estende dai lati del package del dispositivo.
L?attacco del chip o die 14 al die pad 12A avviene mediante materiale di attacco di die 14A (?colla?), come convenzionale nel settore.
La designazione ?leadframe? (o ?lead frame?) ? attualmente utilizzata (si veda, per esempio, l?USPC Consolidated Glossary of the United States Patent and Trademark Office) per indicare una struttura di metallo che fornisce supporto per un chip o die di un circuito integrato e contatti elettrici per interconnettere il circuito integrato nel die o chip ad altri componenti o contatti elettrici.
I leadframe vengono convenzionalmente creati utilizzando tecnologie come la tecnologia di fotoincisione. Con questa tecnologia, materiale metallico (per esempio, rame) sotto forma di lamina o nastro viene inciso sui lati superiore e inferiore per creare vari pad e contatti.
Un incapsulamento isolante 16 viene stampato sul leadframe 12A, 12B avente il chip o die 14 disposto su di esso, lasciando - come visibile in Figura 1, per esempio -il die pad 12A esposto in corrispondenza della superficie inferiore o posteriore del dispositivo 10 in vista della saldatura al substrato S per facilitare la dissipazione termica con i contatti 12B che si estendono dai lati del package.
Come illustrato, l?incapsulamento 16 ha:
una prima superficie 161 in corrispondenza del lato superiore o frontale del package del dispositivo 10,
una seconda superficie 162 (opposta alla prima superficie 161) nel lato inferiore o posteriore del package del dispositivo 10, e
una superficie laterale periferica 163 che si estende tra la prima superficie 161 e la seconda superficie 162.
Se non diversamente indicato, una struttura come discussa in precedenza ? convenzionale nella tecnica, il che rende superfluo fornire qui una descrizione pi? dettagliata.
Gli esempi qui descritti sfruttano la possibilit? di utilizzare materiale LDS per l?incapsulamento 16.
In questo modo, contatti addizionali 12C sotto forma di through-mold-vias (TMV) vengono forniti mediante processo LDS (attivazione a raggio laser solitamente seguita da placcatura) in corrispondenza del lato/della superficie posteriore o inferiore 162 dell?incapsulamento 16.
In tal modo, si possono formare contatti addizionali (parziali) 12C esposti in corrispondenza della superficie posteriore o inferiore 162 del package attorno al die pad 12A.
Come esemplificato in Figura 2, sia i contatti ?standard? 12B che sporgono dalla superficie laterale 163 dell?incapsulamento 16, sia i contatti ?addizionali? 12C in corrispondenza della superficie posteriore 162 dell?incapsulamento 16 possono essere collegati elettricamente al die mediante un pattern di wire bonding convenzionale, come indicato in 18 nella Figura 2.
L?incapsulamento 16 costituito da materiale LDS pu? essere altrimenti sfruttato per fornire formazioni elettricamente conduttive tra i contatti 12B, 12C e il die o i die 14.
Come illustrato, queste formazioni elettricamente conduttive (sempre prodotte, per esempio, mediante processo a raggio laser e placcatura) comprendono:
(ulteriori) vias 181A, 181B formate in corrispondenza dei contatti 12B, 12C e in corrispondenza del chip o dei chip 14 nella porzione dell?incapsulamento 16 adiacente alla superficie superiore o frontale 161 dell?incapsulamento, e
un pattern di linee o piste elettricamente conduttive 182 che si estendono sulla superficie superiore o frontale 161 dell?incapsulamento e collegano vias 181A, 181B selezionate secondo un pattern di routing del segnale desiderato.
Le Figure 4A a 4G sono illustrative di una possibile sequenza di fasi nella fabbricazione di un dispositivo a semiconduttore 10 secondo l?implementazione ?completamente LDS? esemplificata nella Figura 3.
Gli esperti del settore comprenderanno altrimenti che la sequenza di fasi o atti delle Figure 4A a 4G ? puramente esemplificativa in quanto:
una o pi? fasi illustrate possono essere omesse, eseguite in modo diverso (per esempio con altri strumenti) e/o sostituite con altre fasi;
possono essere aggiunte fasi addizionali;
una o pi? fasi possono essere eseguite in una sequenza diversa da quella illustrata.
Inoltre, per semplicit? e facilit? di comprensione, a meno che il contesto non indichi diversamente, le stesse parti o gli stessi elementi sono indicati in tutte le Figure 4A a 4G con gli stessi simboli di riferimento; per brevit? non verr? quindi ripetuta una descrizione corrispondente per ogni singola figura.
La Figura 4A ? esemplificativa della fornitura di un leadframe 12 (standard, per esempio ad ali di gabbiano) comprendente un die pad 12A e una schiera di contatti 12B.
La Figura 4B ? esemplificativa dell?attacco di un chip o die a semiconduttore 14 su una prima superficie 121 del die pad 12A. Questo pu? avvenire, come convenzionale nella tecnica, mediante materiale di attacco di die 14A.
In corrispondenza della prima superficie 121 del die pad 12A si possono disporre pi? chip o die a semiconduttore 14: per semplicit? ? qui illustrato un solo chip o die 14.
La Figura 4C ? esemplificativa dello stampaggio di un un incapsulamento 16 di materiale LDS sulla struttura della Figura 4B.
La fase della Figura 4C pu? essere implementata in modo di per s? noto mediante stampaggio a trasferimento additivo lasciando una seconda superficie 122 (opposta alla prima superficie 121) del die pad 12A esposta in corrispondenza della superficie inferiore o posteriore 162 dell?incapsulamento 16/del package 10.
La Figura 4C ? quindi esemplificativa dell?incapsulamento del substrato 12 con il chip a semiconduttore 14 disposto su di esso in un incapsulamento 16 di materiale laser direct structuring (LDS).
Come illustrato, l?incapsulamento ha una prima superficie 161, una seconda superficie 162 opposta alla prima superficie 161 e una superficie periferica 163 tra la prima superficie 161 e la seconda superficie 162.
Come illustrato, il die pad 12A ha una seconda superficie 122 del die pad (opposta alla prima superficie 121 del die pad su cui ? attaccato il chip 14) lasciata esposta in corrispondenza della seconda superficie 162 dell?incapsulamento 16 con la schiera di contatti elettricamente conduttivi 12B che sporgono dalla superficie periferica 163 dell?incapsulamento.
Come visibile in Figura 1, tra contatti adiacenti 12B nella schiera di contatti elettricamente conduttivi 12B is trovano aree della seconda superficie 162 dell?incapsulamento 16.
La Figura 4D ? esemplificativa dell?applicazione di energia di raggio laser (come rappresentata schematicamente in LB) per ?strutturare? nel materiale LDS dell?incapsulamento 16:
prime vias destinate a fornire i contatti ?addizionali? 12C sulla superficie inferiore o posteriore 162 dell?incapsulamento 16,
ulteriori vias 181A, 181B sulla superficie superiore o frontale 161 dell?incapsulamento 16, e
linee o piste 182 che collegano elettricamente le vias 181A, 181B secondo un pattern di routing del segnale desiderato.
Nella Figura 4D, i numeri di riferimento con trattini (vale a dire 12C?, 181A?, 181B? e 182?) sono utilizzati per designare il risultato del processo laser beam structuring che (secondo la tecnologia LDS corrente) viene completato mediante una fase di placcatura come esemplificato in P in Figura 4E per facilitare la conduttivit? elettrica delle vias (contatti) 12C, 181A, 181B e delle linee o piste 182.
Come illustrato, l?applicazione del processo LDS all?incapsulamento 16 del materiale LDS comprende quindi: applicare l?energia del raggio laser LB all?incapsulamento 16 di materiale LDS per fornire al suo interno regioni attivate dal laser come le vias 12C?, 181A?, 181B? e le linee o piste 182?, e
far crescere (mediante placcatura P, per esempio) materiale elettricamente conduttivo nelle regioni attivate dal laser 12C?, 181A?, 181B? e 182?.
Le Figure 4D e 4E sono quindi esemplificative di un processo LDS applicato ad aree della seconda superficie 162 dell?incapsulamento 16 di materiale LDS situate tra contatti adiacenti 12B per strutturare nel materiale LDS un?ulteriore schiera di contatti elettricamente conduttivi 12C esposti in corrispondenza della seconda superficie 162 dell?incapsulamento 16 attorno al die pad 12A.
Le Figure 4D e 4E sono anche esemplificative del fornire un pattern di collegamenti elettrici 181A, 181B, 182 tra il chip a semiconduttore 14 e contatti 12B selezionati nella schiera di contatti elettricamente conduttivi e nell?ulteriore schiera di contatti elettricamente conduttivi 12C.
Pi? specificamente, le Figure 4D e 4E sono esemplificative della possibilit? di fornire tale pattern di collegamenti elettrici (come alternativa a un pattern di wire bonding convenzionale come illustrato in 18 in Figura 2) applicando il processo LDS alla prima superficie 161 dell?incapsulamento 16 di materiale LDS.
Come illustrato, tale processo LDS comprende la strutturazione nel materiale LDS dell?incapsulamento 16 di:
prime vias elettricamente conduttive 181A che si estendono attraverso il materiale di incapsulamento 16 tra la prima superficie 161 dell?incapsulamento 16 e contatti 12B selezionati nella schiera di contatti elettricamente conduttivi 12B e nell?ulteriore schiera di contatti elettricamente conduttivi 12C,
seconde vias elettricamente conduttive 181B che si estendono attraverso il materiale di incapsulamento 16 tra la prima superficie 161 dell?incapsulamento 16 e il chip a semiconduttore 14, e
un routing di linee elettricamente conduttive 182 che accoppiano elettricamente prime vias 181A selezionate con seconde vias 181B selezionate.
La Figura 4F ? esemplificativa della deposizione di uno strato di passivazione 20 sulla superficie frontale o superiore del package.
Infine, la Figura 4G ? esemplificativa del processo finale di taglio dei dam-bar, rifilatura e formatura (sagomatura) dei contatti 12B.
Come illustrato, tale formatura o sagomatura comprende l?azione di piegare i contatti 12B nella schiera di contatti elettricamente conduttivi che sporgono dalla superficie periferica 163 dell?incapsulamento 16 per fornire porzioni di contatti distali 120B sostanzialmente co-planari con l?ulteriore schiera di contatti elettricamente conduttivi 12C esposti in corrispondenza della seconda superficie 162 dell?incapsulamento 16 (e con la seconda superficie 122 del die pad 12A).
Inoltre, nella Figura 4G si fa riferimento in generale ad una possibile fase di ?singolazione? (mediante una lama B, per esempio) in cui pi? dispositivi fabbricati contemporaneamente - come ? convenzionale nel settore -vengono infine separati dando origine a singoli dispositivi 10.
Fermi restando i principi di base, i dettagli e le forme di attuazione potranno variare, anche sensibilmente, rispetto a quanto sopra descritto, a titolo meramente esemplificativo, senza discostarsi dall?ambito di protezione.
L?ambito di protezione ? determinato dalle rivendicazioni allegate.

Claims (11)

RIVENDICAZIONI
1. Procedimento, comprendente:
disporre almeno un chip a semiconduttore (14) su una prima superficie (121) di un die pad (12A) in un substrato (12), il substrato (12) comprendendo una schiera di contatti elettricamente conduttivi (12B) attorno al die pad (12A),
incapsulare il substrato (12) con l?almeno un chip a semiconduttore (14) disposto su di esso in un incapsulamento (16) di materiale LDS, laser direct structuring, in cui l?incapsulamento ha una prima superficie (161), una seconda superficie (162) opposta alla prima superficie (161) e una superficie periferica (163) tra la prima superficie (161) e la seconda superficie (162), in cui il die pad (12A) ha una seconda superficie (122) del die pad opposta alla prima superficie (121) del die pad, la seconda superficie (122) del die pad essendo lasciata esposta in corrispondenza della seconda superficie (162) dell?incapsulamento (16) con la schiera di contatti elettricamente conduttivi (12B) che sporgono dalla superficie periferica (163) dell?incapsulamento (16) con aree della seconda superficie (162) dell?incapsulamento (16) disposte tra contatti adiacenti (12B) nella schiera di contatti elettricamente conduttivi (12B), e
applicare il processo LDS ad aree della seconda superficie (162) dell?incapsulamento (16) di materiale LDS situate tra contatti adiacenti (12B) nella schiera di contatti elettricamente conduttivi (12B) per strutturare al suo interno un?ulteriore schiera di contatti elettricamente conduttivi (12C) esposti in corrispondenza della seconda superficie (162) dell?incapsulamento (16) attorno al die pad (12A).
2. Procedimento secondo la rivendicazione 1, comprendente fornire un pattern di collegamenti elettrici (18; 181, 182) tra l?almeno un chip a semiconduttore (14) e contatti selezionati nella schiera di contatti elettricamente conduttivi (12B) e nell?ulteriore schiera di contatti elettricamente conduttivi (12C).
3. Procedimento secondo la rivendicazione 2, comprendente fornire un pattern di wire bonding (18) tra l?almeno un chip a semiconduttore (14) e contatti selezionati nella schiera di contatti elettricamente conduttivi (12B) e nell?ulteriore schiera di contatti elettricamente conduttivi (12C).
4. Procedimento secondo la rivendicazione 2 comprendente l?applicazione del processo LDS alla prima superficie (161) dell?incapsulamento (16) di materiale LDS per strutturare al suo interno:
prime vias elettricamente conduttive (181A) che si estendono attraverso il materiale di incapsulamento (16) tra la prima superficie (161) dell?incapsulamento (16) e contatti (12B) selezionati nella schiera di contatti elettricamente conduttivi (12B) e nell?ulteriore schiera di contatti elettricamente conduttivi (12C),
seconde vias elettricamente conduttive (181B) che si estendono attraverso il materiale di incapsulamento (16) tra la prima superficie (161) dell?incapsulamento (16) e l?almeno un chip a semiconduttore (14), e
un routing di linee elettricamente conduttive (182) che accoppiano elettricamente prime vias elettricamente conduttive (181A) selezionate con seconde vias elettricamente conduttive (181B) selezionate.
5. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, in cui l?applicazione del processo LDS all?incapsulamento (16) di materiale LDS comprende:
applicare energia di raggio laser (LB) all?incapsulamento (16) di materiale LDS per fornire regioni attivate dal laser (12C?, 181A?, 181B?, 182?) al suo interno, e
far crescere (P) materiale elettricamente conduttivo in corrispondenza delle regioni attivate dal laser (12C?, 181A?, 181B?, 182?).
6. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, comprendente piegare i contatti nella schiera di contatti elettricamente conduttivi (12B) che sporgono dalla superficie periferica (163) dell?incapsulamento (16) per fornire porzioni distali (120B) dei contatti sostanzialmente co-planari con l?ulteriore schiera di contatti elettricamente conduttivi (12C) esposti in corrispondenza della seconda superficie (162) dell?incapsulamento (16).
7. Dispositivo (10), comprendente:
almeno un chip a semiconduttore (14) disposto su una prima superficie (121) di un die pad (12A) in un substrato (12), il substrato (12) comprendendo una schiera di contatti elettricamente conduttivi (12B) attorno al die pad (12A),
un incapsulamento (16) di materiale LDS, laser direct structuring, che incapsula il substrato (12) con l?almeno un chip a semiconduttore (14) disposto su di esso, in cui l?incapsulamento ha una prima superficie (161), una seconda superficie (162) opposta alla prima superficie (161) e una superficie periferica (163) tra la prima superficie (161) e la seconda superficie (162), in cui il die pad (12A) ha una seconda superficie (122) del die pad opposta alla prima superficie (121) del die pad, la seconda superficie (122) del die pad essendo lasciata esposta in corrispondenza della seconda superficie (162) dell?incapsulamento (16) con la schiera di contatti elettricamente conduttivi (12B) che sporgono dalla superficie periferica (163) dell?incapsulamento (16) con aree della seconda superficie (162) dell?incapsulamento (16) disposte tra contatti adiacenti (12B) nella schiera di contatti elettricamente conduttivi (12B), e
aree LDS-strutturate della seconda superficie (162) dell?incapsulamento (16) di materiale LDS situate tra contatti adiacenti (12B) nella schiera di contatti elettricamente conduttivi (12B), le aree LDS-strutturate della seconda superficie (162) dell?incapsulamento (16) di materiale LDS fornendo un?ulteriore schiera di contatti elettricamente conduttivi (12C) esposti in corrispondenza della seconda superficie (162) dell?incapsulamento (16) attorno al die pad (12A).
8. Dispositivo (10) secondo la rivendicazione 7, comprendente un pattern di collegamenti elettrici (18; 181, 182) tra l?almeno un chip a semiconduttore (14) e contatti selezionati nella schiera di contatti elettricamente conduttivi (12B) e nell?ulteriore schiera di contatti elettricamente conduttivi (12C).
9. Dispositivo (10) secondo la rivendicazione 8, comprendente un pattern di wire bonding (18) tra l?almeno un chip a semiconduttore (14) e contatti selezionati nella schiera di contatti elettricamente conduttivi (12B) e nell?ulteriore schiera di contatti elettricamente conduttivi (12C).
10. Dispositivo (10) secondo la rivendicazione 8, in cui detto pattern di collegamenti elettrici comprende:
prime vias elettricamente conduttive (181A) che si estendono attraverso il materiale di incapsulamento (16) tra la prima superficie (161) dell?incapsulamento (16) e contatti (12B) selezionati nella schiera di contatti elettricamente conduttivi (12B) e nell?ulteriore schiera di contatti elettricamente conduttivi (12C),
seconde vias elettricamente conduttive (181B) che si estendono attraverso il materiale di incapsulamento (16) tra la prima superficie (161) dell?incapsulamento (16) e l?almeno un chip a semiconduttore (14), e
un routing di linee elettricamente conduttive (182) che accoppiano elettricamente prime vias elettricamente conduttive (181A) selezionate con seconde vias elettricamente conduttive (181B) selezionate.
11. Dispositivo (10) secondo una qualsiasi delle rivendicazioni 7 a 10, comprendente contatti nella schiera di contatti elettricamente conduttivi (12B) che sporgono dalla superficie periferica (163) dell?incapsulamento (16) piegati per fornire porzioni distali (120B) dei contatti sostanzialmente co-planari con l?ulteriore schiera di contatti elettricamente conduttivi (12C) esposti in corrispondenza della seconda superficie (162) dell?incapsulamento (16).
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