IT202100017207A1 - Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente - Google Patents
Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente Download PDFInfo
- Publication number
- IT202100017207A1 IT202100017207A1 IT102021000017207A IT202100017207A IT202100017207A1 IT 202100017207 A1 IT202100017207 A1 IT 202100017207A1 IT 102021000017207 A IT102021000017207 A IT 102021000017207A IT 202100017207 A IT202100017207 A IT 202100017207A IT 202100017207 A1 IT202100017207 A1 IT 202100017207A1
- Authority
- IT
- Italy
- Prior art keywords
- current carrying
- formation
- formations
- adjacent
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 20
- 230000008569 process Effects 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000005755 formation reaction Methods 0.000 claims description 91
- 230000015572 biosynthetic process Effects 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 description 11
- 239000000047 product Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000010191 image analysis Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04034—Bonding areas specifically adapted for strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/3701—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/1033—Gallium nitride [GaN]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
DESCRIZIONE dell?invenzione industriale dal titolo:
"Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente"
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione si riferisce ai dispositivi a semiconduttore.
Una o pi? forme di attuazione possono essere applicate ai dispositivi di potenza a semiconduttore per il mercato automobilistico, consumer e industriale.
Sfondo
Nelle applicazioni di potenza vengono utilizzati dispositivi con un numero differente di canali di potenza.
Dal punto di vista del package, ci? si traduce in diversi modalit? di progettazione del leadframe che tengono in conto il numero di canali coinvolti.
Tale personalizzazione del leadframe ha un impatto ridotto sulla dimensione della scheda ed ? vantaggiosa per il cliente finale, cui viene risparmiato qualsiasi onere successivo a livello di progettazione della scheda (per esempio, cortocircuiti dei conduttori).
Dal punto di vista della catena di approvvigionamento dei componenti, la gestione di diverse versioni di leadframe, alcune delle quali possono essere dedicate solo a un piccolo numero di prodotti, ? piuttosto scomoda.
La crescente standardizzazione dei tipi di leadframe, in particolare per le applicazioni di potenza, ? quindi un obiettivo da perseguire al fine di ridurre i costi e i tempi di introduzione sul mercato.
Scopo e sintesi
Uno scopo di una o pi? forme di attuazione ? contribuire al perseguimento dell'obiettivo sopra delineato.
Secondo una o pi? forme di attuazione, tale scopo pu? essere ottenuto con un procedimento che presenta le caratteristiche esposte nelle rivendicazioni che seguono.
Una o pi? forme di attuazione si riferiscono ad un dispositivo a semiconduttore corrispondente. Un dispositivo a semiconduttore di potenza pu? essere esemplificativo di un tale dispositivo.
Le rivendicazioni sono parte integrante dell'insegnamento tecnico qui fornito riguardo alle forme di attuazione.
Le forme di attuazione sfruttano la possibilit? di realizzare un packaging di un leadframe multicanale (per esempio, del tipo Quad Flat No-lead, QFN) e di collegare i canali adiacenti come desiderato per il prodotto finale tramite applicazione di nastro "wedge-to-wedge".
Tale approccio offre flessibilit? nell'utilizzo sia di versioni di prodotto a canale singolo, sia di versioni di prodotto multicanale, con conseguenze vantaggiose in termini di costo rispetto alla riprogettazione della scheda.
Le forme di attuazione possono essere applicate in modo vantaggioso, per esempio, a package QFN che presentano driver di potenza incorporati o a dispositivi di potenza discreti ad esempio transistori MOSFET a silicio e transistori a effetto di campo GaN.
Le forme di attuazione possono presentare, per esempio, ponti wedge-on-wedge tra i conduttori, con una struttura di leadframe multicanale in rame e nastri di corto-circuito wedge-to-wedge.
Una o pi? forme di attuazione possono fornire vantaggi quali, per esempio:
facilit? di impiego su macchine per wire bonding esistenti;
si tratta essenzialmente di un processo di plug-&-play (un processo di bonding come convenzionale nella fabbricazione back-end per scopi di interconnessione);
applicabilit? estesa a diversi tipi di package di leadframe;
risparmi di costo legati a una possibile standardizzazione della progettazione del leadframe;
vantaggi di costo rispetto a una riprogettazione della scheda;
selettivit? nella misura in cui fili e nastri possono essere personalizzati in funzione dell'applicazione prevista.
Una ulteriore fase durante il processo di incollaggio dei fili ? prevista per il collegamento di fili/nastri e conduttori di connessione. Si pu? stimare che ci? produca una riduzione della resa effettiva del 5% (scenario peggiore), ampiamente compensata dal miglioramento legato alla standardizzazione dei leadframe.
Breve descrizione delle figure
Una o pi? forme di attuazione saranno adesso descritte, solo a titolo di esempio, con riferimento alle figure allegate, in cui:
le figure 1A, 1B e 1C sono viste in pianta di dispositivi a semiconduttore convenzionali,
la figura 2 ? una vista in pianta di un dispositivo a semiconduttore come qui discusso,
la figura 3 ? una vista della porzione della figura 2 indicata dalla freccia III, riprodotta su scala ingrandita, la figura 4 ? una vista in pianta di un dispositivo a semiconduttore come qui discusso, e
la figura 5 ? una vista della porzione della figura 4 indicata dalla freccia IV, riprodotta su una scala ingrandita.
Numeri e i simboli corrispondenti nelle diverse figure si riferiscono in generale a parti corrispondenti, salvo indicazione contraria.
Le figure sono disegnate per illustrare chiaramente gli aspetti rilevanti delle forme di attuazione e non sono necessariamente disegnate in scala.
I bordi delle caratteristiche disegnate nelle figure non indicano necessariamente la fine dell'estensione della caratteristica.
Descrizione dettagliata
Nella descrizione che segue sono illustrati vari dettagli specifici che puntano a fornire una comprensione approfondita di vari esempi di forme di attuazione secondo la descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? degli specifici dettagli, o con altri procedimenti, componenti, materiali, ecc. In altri casi, strutture, materiali o operazioni note non sono illustrate o descritte in dettaglio in modo che vari aspetti delle forme di attuazione non saranno offuscati.
Il riferimento a "una forma di attuazione" o "una sola forma di attuazione" nel quadro della presente descrizione ? inteso a indicare che una particolare configurazione, struttura, o caratteristica descritta in relazione alla forma di attuazione ? compresa in almeno una forma di attuazione. Quindi, frasi come "in una forma di attuazione" o "in una sola forma di attuazione", o simili, che possono essere presenti vari punti della presente descrizione non si riferiscono necessariamente a una stessa e unica forma di attuazione. Inoltre, particolari configurazioni, strutture, o caratteristiche possono essere combinate in qualsiasi modo adeguato in una o pi? forme di attuazione.
Le intestazioni/riferimenti qui utilizzati sono forniti unicamente per comodit? e quindi non definiscono l'estensione di protezione o la portata delle forme di attuazione.
Le figure 1A, 1B e 1C sono viste in pianta di dispositivi di potenza a semiconduttore convenzionali 10.
Come illustrati, i dispositivi 10 comprendono un substrato ad esempio un leadframe 12 che presenta disposti (attaccati) su di esso uno o pi? chip o die a semiconduttore. Uno di questi, indicato come 14, ? chiaramente visibile sul lato sinistro delle figure 1A, 1B e 1C.
Uno o pi? altri chip sono visibili solo parzialmente sul lato destro delle figure 1A, 1B e 1C in quanto mascherati da una pluralit? di "nastri" (ribbon) 16A, 16B, 16C ? ne sono illustrati tre a titolo di esempio - fornendo percorsi di propagazione di segnale (di potenza)
La designazione "leadframe" (o "lead frame") ? attualmente utilizzata (si veda, per esempio, lo USPC Consolidated Glossary dell'Ufficio Brevetti e Marchi degli Stati Uniti) per indicare un telaio metallico che fornisce supporto per un chip o die di circuito integrato, nonch? connessioni elettriche per interconnettere il circuito integrato nel die o chip con altri componenti o contatti elettrici.
I leadframe sono creati convenzionalmente utilizzando tecnologie quali ad esempio una tecnologia di fotoincisione. Con questa tecnologia, un materiale metallico (per esempio, rame) sotto forma di una lamina o nastro viene inciso sui lati superiore e inferiore per creare vari pad e contatti.
Queste tecnologie possono essere applicate a un package Quad-Flat No-lead o QFN, dove la designazione "noleads" denota il fatto che non sono previsti contatti che sporgono radialmente del package.
Sono correntemente utilizzati i cosiddetti leadframe "pre-stampati" (pre-molded) che includono una resina elettricamente isolante come una resina epossidica, per esempio, stampata su un leadframe scolpito (per esempio, foto-inciso) utilizzando un attrezzo di formatura piatto, per esempio.
Gli spazi lasciati nel materiale metallico inciso sono riempiti da una resina di pre-stampaggio e il leadframe risultante presenta uno spessore totale che ? dello stesso spessore del leadframe originale inciso.
Dopo il pre-stampaggio (con la resina stampata solidificata, per esempio tramite polimerizzazione termica o UV), ? possibile applicare processi di de-flashing e sbavatura per fornire superfici metalliche superiori/inferiori pulite.
Durante una seconda fase di incisione applicabile al leadframe pre-stampato per generare aree incise dedicate si possono fornire fianchi bagnabili, per esempio.
Inoltre, un incapsulamento isolante (una resina epossidica, per esempio, non visibile nelle figure) pu? essere stampato sul leadframe 12 che presenta il/i chip 14 e i percorsi o linee di propagazione di segnale 16A, 16B, 16C disposti su di esso.
Vantaggiosamente (principalmente nelle applicazioni di potenza) i percorsi o linee di propagazione di segnale come i percorsi o linee 16A, 16B, 16C possono essere prodotti sotto forma di un nastro (ribbon), per esempio, una stretta striscia di alluminio (o rame, oro o qualsiasi altro materiale compatibile con il collegamento ad ultrasuoni) saldata mediante collegamento ad ultrasuoni.
Salvo diversa indicazione nel resto della presente descrizione, gli esempi discussi in precedenza sono convenzionali nella tecnica, il che rende superfluo fornire in questa sede una descrizione di maggior dettaglio.
In modo particolare nelle applicazioni di potenza, si desidera disporre di dispositivi 10 in grado di essere configurati con un numero diverso di canali di potenza.
Per esempio:
nella figura 1A, i nastri 16A, 16B, 16C sono accoppiati elettricamente (cortocircuitati) a livello di leadframe per formare un canale di segnale denominato CH#1; nella figura 1B, i nastri 16A, 16B sono accoppiati elettricamente (cortocircuitati) a livello di leadframe e formano un primo canale di segnale denominato CH#1 e il nastro 16c ? mantenuto elettricamente separato dai nastri 16A e 16B e forma un secondo canale di segnale denominato CH#2; e
nella Figura 1C, i nastri 16A, 16B, 16C non sono accoppiati tra di loro e formano tre canali di segnale distinti denominati CH#1, CH#2 e CH#3.
In soluzioni convenzionali come illustrate nelle figure 1A a 1C queste tre diverse disposizioni sono rispecchiate da tre rispettivi layout di leadframe differenti.
Dal punto di vista del package, questo si traduce in diverse modalit? di progettazione di leadframe che tengono in conto il numero di canali coinvolti. Tale personalizzazione del leadframe facilita la fornitura delle caratteristiche del dispositivo come desiderate per rendere funzionale il prodotto finale
Dal punto di vista della catena di approvvigionamento dei componenti, la gestione di diverse versioni di leadframe, alcune delle quali possono essere dedicate solo a un piccolo numero di prodotti, ? piuttosto scomoda.
Un possibile approccio nell'affrontare questi problemi pu? comportare la gestione dei diversi canali di potenza a livello di scheda (per esempio, con una scheda di circuito stampato o PCB) e di collegare i conduttori con una connessione con filo.
Per esempio, un package a doppio canale potrebbe essere cortocircuitato a livello di scheda per essere utilizzato come dispositivo a canale singolo tramite cortocircuiti (ponticelli o jumper) a livello di scheda. In tale approccio (personalizzazione della scheda) il problema di base di dover gestire diversi layout di leadframe non viene risolto in maniera appropriata. Infatti, il problema viene pi? che altro spostato o trasferito al livello di progettazione della scheda ed ? ancora presente.
Inoltre, la personalizzazione della scheda viene quasi sempre effettuata dal cliente finale, il che ? in gran parte poco pratico.
Inoltre, va notato che, con i ponticelli di filo viene aggiunta una nuova connessione, che coinvolge due saldature. Ci? ? in contrasto con la connessione a cuneo ("wedge bridging") come discussa nel seguito, che viene eseguita con una sola saldatura.
Inoltre, la connessione con filo in alcuni casi coinvolge un'area/pad dedicata, mentre un cuneo a nastro pu? essere incollato su una saldatura esistente.
Un processo di wedge bonding utilizza energia e pressione ultrasoniche per creare una connessione. Il wedge bonding ? quindi un processo a bassa temperatura, in cui, per esempio, viene utilizzato un filo o un nastro (di alluminio, rame, oro o qualsiasi altro materiale compatibile con il collegamento a ultrasuoni) per realizzare l'interconnessione. Questo processo deforma il filo/nastro in una forma piatta allungata di un cuneo.
Mentre il wire bonding ? gi? maturo nell'industria dei semiconduttori, il wedge bonding di un nastro su conduttori e nastri diversi facilita inaspettatamente la personalizzazione della distribuzione della potenza nei package di potenza.
In particolare, ? possibile prevedere un bridging wedge-on-wedge come qui esemplificato per applicazioni o sviluppi di package critici, principalmente per applicazioni di potenza con la capacit? di soddisfare varie specifiche e flessibilit? nel fornire versioni di prodotto a canale singolo e multicanale.
Gli esempi qui discussi in relazione alle figure dalla figura 2 in poi migliorano la flessibilit? nella scelta dei leadframe mantenendo un unico layout di leadframe multicanale (per esempio del tipo alla base di una disposizione come illustrata nella Figura 1C, con tre canali indipendenti CH#1, CH#2 e CH#3) accoppiando (cortocircuitando) nastri adiacenti 16A, 16B, 16C attraverso un processo di collegamento di nastro, collegando due conduttori adiacenti, con un wedge bonding a ponte sui nastri esistenti, per esempio. Ci? pu? verificarsi alle estremit? distali di questi canali (nastri) cio? nei pin o conduttori "distali" 160A, 160B e 160C.
Esempi come qui discussi espandono cos? il concetto di disposizione su un substrato ad esempio un leadframe 12 di uno o pi? chip a semiconduttore 14 e di una pluralit? di formazioni di trasporto di corrente ad esempio i nastri 16A, 16B, 16C accoppiati al/ai chip a semiconduttore, in cui il substrato (leadframe) 12 ? esente da formazioni elettricamente conduttive che accoppiano le formazioni o nastri di trasporto di corrente 16A, 16B, 16C.
Cio?, il substrato o leadframe 12 delle figure 2 a 5 ? (sempre) del tipo illustrato nella Figura 1C, configurato per fornire tre canali CH#1, CH#2 e CH#3.
Negli esempi illustrati nelle figure 2 a 5, almeno un contatto elettrico 162 o 162A, 162B ? formato tra nastri adiacenti 16A, 16B, 16C, i nastri adiacenti 16A, 16B, 16C presentando almeno un contatto 162 o 162A, 162B formato tra di essi accoppiato in un canale di trasporto di corrente multi-formazione come CH#1.
Per esempio, le figure 2 e 3 indicano un dispositivo 10 (non visibile nella sua interezza) dove:
i nastri 16A, 16B sono cortocircuitati in corrispondenza dei loro pin o conduttori distali 160A, 160B tramite un cuneo (wedge) 162 saldato, per esempio, a ponte tra i pin o conduttori 160A, 160B per formare un primo percorso o canale di flusso di corrente CH#1, e
il terzo nastro 16C viene mantenuto distinto in corrispondenza del suo pin o conduttore distale 160C per formare un secondo percorso o canale di flusso di corrente CH#2.
Le figure 2 e 3 sono quindi esemplificative del disporre sul substrato 12 una coppia di una prima formazione di trasporto di corrente 16A e una seconda formazione di trasporto di corrente 16B, la seconda formazione di trasporto di corrente 16B essendo adiacente alla prima formazione di trasporto di corrente 16A.
Le figure 2 e 3 sono altres? esemplificative del disporre sul substrato 12 una terza formazione di trasporto di corrente 16C adiacente alla coppia composta dalla prima 16A e seconda 16B formazione di trasporto di corrente.
Come illustrato nelle figure 2 e 3 un contatto elettrico (cuneo) 162 ? formato tra la coppia della prima 16A e seconda 16B formazione di trasporto di corrente.
La coppia della prima 16A e seconda 16B formazione di trasporto di corrente che presentano il contatto 162 formato tra di esse sono quindi accoppiate per fornire un primo canale di trasporto di corrente multi-formazione CH#1.
La terza formazione di trasporto corrente 16C a sua volta fornisce un secondo canale di trasporto di corrente a formazione singola CH#2.
Anche in questo caso, a titolo di esempio, le figure 4 e 5 illustrano un dispositivo 10 (ancora una volta non visibile nella sua interezza) in cui:
i nastri 16A e 16B sono cortocircuitati in corrispondenza dei loro pin o conduttori distali 160A, 160B tramite un primo cuneo o wedge 162A saldato, per esempio, a ponte, tra i pin o conduttori 160A e 160B, e
i nastri 16B e 16C sono cortocircuitati in corrispondenza dei loro pin o conduttori distali 160B, 160C tramite un secondo cuneo o wedge 162B saldato, per esempio, a ponte, tra i pin o conduttori 160B e 160C.
In questo modo, tutti i nastri 16A, 16B e 16C vengono cortocircuitatiti dai cunei 162A e 162B in corrispondenza dei loro pin distali per formare un singolo percorso o canale di flusso di corrente CH#1.
Le figure 4 e 5 sono quindi esemplificative del disporre sul substrato 12 una prima formazione di trasporto di corrente 16A e una seconda formazione di trasporto di corrente 16B, la seconda formazione di trasporto di corrente 16B adiacente alla prima formazione di trasporto di corrente 16A.
Le figure 4 e 5 sono altres? esemplificative del disporre sul substrato 12 una terza formazione di trasporto di corrente 16C adiacente alla seconda formazione di trasporto di corrente 16B, e:
formare un primo contatto elettrico (cuneo o wedge) 162A tra la prima 16A e la seconda 16B formazione di trasporto di corrente, e
formare un secondo contatto elettrico (cuneo o wedge) 162B tra la seconda 16B e la terza 16C formazione di trasporto di corrente.
Come illustrate nelle figure 4 e 5, la prima 16A, seconda 16B e terza 16C formazione di trasporto di corrente che presentano il primo 162A e il secondo 162B contatto formati tra di esse sono accoppiate a un unico canale di trasporto di corrente multi-formazione, vale a dire CH#1.
Sebbene non mostrata per semplicit?, una terza possibile opzione prevede di lasciare i pin distali 160A, 160B e 160C esenti da percorsi di cortocircuito come forniti da cunei o wedge come 162 o 162A, 162B.
In tal caso, i nastri 16A, 16B e 16C vengono mantenuti (elettricamente) distinti in corrispondenza dei loro pin o conduttori distali 160A, 160B e 160C per formare tre diversi percorsi o canali di flusso CH#1, CH#2m e CH#3.
Esempi come quelli qui illustrati si basano su ponticelli wedge-on-wedge; ci? ? vantaggioso per migliorare la catena di approvvigionamento del leadframe, fornendo una selettivit? nello scegliere il bridging di conduttore dove lo si desidera.
Tale bridging wedge-on-wedge pu? essere facilmente rilevato grazie alla connessione lead-to-lead all'interno del package del dispositivo. Il rilevamento pu? avvenire tramite scansione a raggi X o mediante sezione trasversale e analisi delle immagini mediante SEM (Microscopio elettronico a scansione, "Scanning Electronic Microscope"). L'analisi a raggi X pu? essere eseguita lateralmente su tutto il corpo del package per rilevare la presenza di ponti. L'analisi della sezione trasversale pu? essere eseguita dove il ponte viene rilevato dai raggi X.
Esempi come quelli qui illustrati si basano sulla possibilit? di collegare nastri tra due o pi? conduttori per connetterli. Questa caratteristica facilita una maggiore flessibilit? nella progettazione del leadframe.
Esempi come quelli qui illustrati migliorano la flessibilit? di scelta del leadframe collegando a ponte i pin attraverso un processo di collegamento a nastro.
Il collegamento a nastro come illustrato si estende su due conduttori adiacenti, con un wedge bonding su nastri esistenti. Il collegamento tra due conduttori adiacenti facilita la standardizzazione della progettazione del leadframe e migliora la personalizzazione delle connessioni del prodotto attraverso connessioni che possono essere prodotte a livello di assemblaggio.
Gli esempi qui illustrati facilitano il raggiungimento di una maggiore flessibilit? di collegamento, fornendo una scelta di leadframe (LF) pi? ampia senza compromettere il costo del package.
Per esempio, uno stesso leadframe QFN 12 (ideato per un'applicazione a tre canali CH#1, CH#2, CH#3) pu? essere impiegato anche per applicazioni a canale singolo o a due canali.
Si apprezzer? che lo stesso concetto qui esemplificato facendo riferimento per semplicit? a tre nastri 16A, 16B e 16C pu? essere applicato a qualsiasi numero plurale di tali nastri o percorsi di flusso di corrente.
Il bridging di due o pi? dei canali (nastri) 16A, 16B e 16C in corrispondenza delle loro estremit? distali 160A, 160B e 160C (opposti al/ai chip a semiconduttore 14) facilita tale processo di collegamento a nastro.
Si apprezzer? altres? che il collegamento di due conduttori adiacenti pu? avvenire anche in altre posizioni del nastro, per esempio, in corrispondenza delle loro estremit? "prossimali" adiacenti alla circuiteria 14 e/o in corrispondenza di punti intermedi lungo la lunghezza dei nastri.
In modo simile, mentre negli esempi qui illustrati i contatti 162, 162A e 162B sono formati sopra le formazioni di trasporto di corrente (nastri) 16A, 16B e 16C, in altri esempi ? possibile adottare una disposizione complementare. In tale disposizione complementare, i contatti 162, 162A e 162B sono formati per primi e le formazioni di trasporto di corrente (nastri) 16A, 16B e 16C sono applicate (formate) successivamente su di essi.
Senza pregiudizio per i principi sottostanti, i dettagli e le forme di attuazione possono variare, anche significativamente, rispetto a ci? che ? stato descritto solo a titolo di esempio, senza allontanarsi dall'estensione di protezione.
L'ambito di protezione ? determinata dalle rivendicazioni allegate.
Claims (12)
1. Procedimento comprendente:
disporre su un substrato (12) almeno un chip a semiconduttore (14) e una pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C) accoppiate allo almeno un chip a semiconduttore (14), in cui il substrato (12) ? esente da formazioni elettricamente conduttive che accoppiano le formazioni di trasporto di corrente (16A, 16B, 16C) nella pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C), e
formare almeno un contatto elettrico (162; 162A, 162B) tra formazioni adiacenti di trasporto di corrente (16A, 16B, 16C) nella pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C), in cui le formazioni di trasporto di corrente adiacenti (16A, 16B, 16C) che presentano almeno un contatto (162; 162A, 162B) formato tra di esse sono accoppiate in un canale di trasporto di corrente multiformazione (CH#1).
2. Procedimento secondo la rivendicazione 1, comprendente:
disporre sul substrato (12) una coppia di una prima formazione di trasporto di corrente (16A) e una seconda formazione di trasporto di corrente (16B), la seconda formazione di trasporto di corrente (16B) adiacente alla prima formazione di trasporto di corrente (16A),
disporre sul substrato (12) una terza formazione di trasporto di corrente (16C) adiacente alla coppia della prima (16A) e seconda (16B) formazione di trasporto di corrente (16A, 16B), e
formare un contatto elettrico (162) tra la coppia della prima (16A) e seconda (16B) formazione di trasporto di corrente, in cui la coppia della prima (16A) e seconda (16B) formazione di trasporto di corrente che presenta detto contatto (162) formato tra di esse sono accoppiate a un primo canale di trasporto di corrente multi-formazione (CH#1) e la terza formazione di trasporto di corrente (16C) fornisce un secondo canale di trasporto di corrente a formazione singola (CH#2).
3. Procedimento secondo la rivendicazione 1, comprendente:
disporre sul substrato (12) una prima formazione di trasporto di corrente (16A) e una seconda formazione di trasporto di corrente (16B), la seconda formazione di trasporto di corrente (16B) adiacente alla prima formazione di trasporto di corrente (16A), come pure una terza formazione (16C) di trasporto di corrente adiacente alla seconda formazione di trasporto di corrente (16B),
formare un primo contatto elettrico (162A) tra la prima (16A) e la seconda (16B) formazione di trasporto di corrente, e
formare un secondo contatto elettrico (162B) tra la seconda (16B) e la terza (16C) formazione di trasporto di corrente,
in cui la prima (16A), la seconda (16B) e la terza (16C) formazione di trasporto di corrente che presentano detti primo (162A) e secondo (162B) contatti formati tra di esse sono accoppiate ad un unico canale di trasporto di corrente multi-formazione (CH#1).
4. Procedimento secondo una qualsiasi delle precedenti rivendicazioni, comprendente formare detto almeno un contatto elettrico (162; 162A, 162B) tra formazioni di trasporto di corrente adiacenti (16A, 16B, 16C) nella pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C) in corrispondenza delle estremit? distali (160A, 160B, 160C) delle formazioni di trasporto di corrente (16A, 16B, 16C) opposte allo almeno un chip a semiconduttore (14).
5. Procedimento secondo una qualsiasi delle precedenti rivendicazioni, in cui le formazioni di trasporto di corrente (16A, 16B, 16C) comprendono nastri elettricamente conduttivi disposti sul substrato (12).
6. Procedimento secondo una qualsiasi delle precedenti rivendicazioni comprendente formare detto almeno un contatto elettrico (162; 162A, 162B) mediante wedge bonding in dette formazioni di trasporto di corrente (16A, 16B, 16C).
7. Dispositivo (10), comprendente:
un substrato (12) che presenta disposto su di esso almeno un chip a semiconduttore (14) e una pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C) accoppiate allo almeno un chip a semiconduttore (14), in cui il substrato (12) ? esente da formazioni elettricamente conduttive che accoppiano le formazioni di trasporto di corrente (16A, 16B, 16C) nella pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C), e
almeno un contatto elettrico (162; 162A, 162B) tra formazioni adiacenti di trasporto di corrente (16A, 16B, 16C) nella pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C), in cui le formazioni di trasporto di corrente adiacenti (16A, 16B, 16C) che presentano lo almeno un contatto (162; 162A, 162B) tra di esse sono accoppiate in un canale di trasporto di corrente multi-formazione (CH#1).
8. Dispositivo (10) secondo la rivendicazione 7, comprendente:
una coppia di una prima formazione di trasporto di corrente (16A) e una seconda formazione di trasporto di corrente (16B) disposte sopra il substrato (12), la seconda formazione di trasporto di corrente (16B) adiacente alla prima formazione di trasporto di corrente (16A),
una terza (16C) formazione di trasporto di corrente disposta sopra il substrato (12) adiacente alla coppia della prima (16A) e seconda (16B) formazione di trasporto di corrente (16A, 16B), e
un contatto elettrico (162) tra la coppia della prima (16A) e seconda (16B) formazione di trasporto di corrente, in cui la coppia della prima (16A) e seconda (16B) formazione di trasporto di corrente che presenta detto contatto (162) tra di esse ? accoppiata a un primo canale di trasporto di corrente multi-formazione (CH#1) e la terza formazione di trasporto di corrente (16C) fornisce un secondo canale di trasporto di corrente a formazione singola (CH#2).
9. Dispositivo (10) secondo la rivendicazione 7, comprendente:
una prima formazione di trasporto di corrente (16A) e una seconda formazione di trasporto di corrente (16B) disposte sopra il substrato (12), la seconda formazione di trasporto di corrente (16B) adiacente alla prima formazione di trasporto di corrente (16A),
una terza formazione di trasporto di corrente (16C) disposta sopra il substrato (12) adiacente alla seconda formazione di trasporto di corrente (16B),
un primo contatto elettrico (162A) tra la prima (16A) e la seconda (16B) formazione di trasporto di corrente, e un secondo contatto elettrico (162B) tra la seconda (16B) e la terza (16C) formazione di trasporto di corrente, in cui la prima (16A), la seconda (16B) e la terza (16C) formazione di trasporto di corrente che presentano detti primo (162A) e secondo (162B) contatto tra di esse sono accoppiate a un singolo canale di trasporto di corrente multi-formazione (CH#1).
10. Dispositivo (10) secondo una qualsiasi delle rivendicazioni 7 a 9, in cui detto almeno un contatto elettrico (162; 162A, 162B) tra formazioni di trasporto di corrente adiacenti (16A, 16B, 16C) nella pluralit? di formazioni di trasporto di corrente (16A, 16B, 16C) si trova in corrispondenza delle estremit? distali (160A, 160B, 160C) delle formazioni di trasporto di corrente (16A, 16B, 16C) opposte allo almeno un chip a semiconduttore (14).
11. Dispositivo (10) secondo una qualsiasi delle rivendicazioni 7 a 10, in cui le formazioni di trasporto di corrente (16A, 16B, 16C) comprendono nastri elettricamente conduttivi disposti sul substrato (12).
12. Dispositivo (10) secondo una qualsiasi delle rivendicazioni 7 a 11, detto almeno un contatto elettrico (162; 162A, 162B) comprende un wedge bonding di dette formazioni di trasporto di corrente (16A, 16B, 16C).
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT102021000017207A IT202100017207A1 (it) | 2021-06-30 | 2021-06-30 | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente |
US17/848,958 US20230005826A1 (en) | 2021-06-30 | 2022-06-24 | Method of manufacturing semiconductor devices and corresponding semiconductor device |
EP22181327.2A EP4113600B1 (en) | 2021-06-30 | 2022-06-27 | Method of manufacturing semiconductor devices and corresponding semiconductor device |
CN202210758261.4A CN115547841A (zh) | 2021-06-30 | 2022-06-29 | 制造半导体器件的方法和对应的半导体器件 |
CN202221662153.9U CN218123353U (zh) | 2021-06-30 | 2022-06-29 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT102021000017207A IT202100017207A1 (it) | 2021-06-30 | 2021-06-30 | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente |
Publications (1)
Publication Number | Publication Date |
---|---|
IT202100017207A1 true IT202100017207A1 (it) | 2022-12-30 |
Family
ID=77802132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
IT102021000017207A IT202100017207A1 (it) | 2021-06-30 | 2021-06-30 | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230005826A1 (it) |
EP (1) | EP4113600B1 (it) |
IT (1) | IT202100017207A1 (it) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070108601A1 (en) * | 2005-11-09 | 2007-05-17 | Stats Chippac Ltd. | Integrated circuit package system including ribbon bond interconnect |
US20150187684A1 (en) * | 2013-12-26 | 2015-07-02 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package |
US20200176371A1 (en) * | 2018-11-30 | 2020-06-04 | Rohm Co., Ltd. | Semiconductor device |
-
2021
- 2021-06-30 IT IT102021000017207A patent/IT202100017207A1/it unknown
-
2022
- 2022-06-24 US US17/848,958 patent/US20230005826A1/en active Pending
- 2022-06-27 EP EP22181327.2A patent/EP4113600B1/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070108601A1 (en) * | 2005-11-09 | 2007-05-17 | Stats Chippac Ltd. | Integrated circuit package system including ribbon bond interconnect |
US20150187684A1 (en) * | 2013-12-26 | 2015-07-02 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package |
US20200176371A1 (en) * | 2018-11-30 | 2020-06-04 | Rohm Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP4113600A1 (en) | 2023-01-04 |
US20230005826A1 (en) | 2023-01-05 |
EP4113600B1 (en) | 2024-04-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8704342B2 (en) | Resin sealing type semiconductor device and method of manufacturing the same, and lead frame | |
US20130302945A1 (en) | Singulation of ic packages | |
CN103295979B (zh) | 封装结构及其制造方法 | |
US9184142B2 (en) | Semiconductor device and manufacturing method of the same | |
JP2008186891A (ja) | モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造 | |
IT202000032267A1 (it) | Dispositivo elettronico incapsulato ad elevata dissipazione termica e relativo procedimento di fabbricazione | |
IT202100017207A1 (it) | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente | |
CN218123353U (zh) | 半导体器件 | |
JP2010258366A (ja) | 半導体装置 | |
JP2007103792A (ja) | 半導体装置 | |
CN218957727U (zh) | 半导体器件 | |
CN218957725U (zh) | 半导体器件和半导体器件的组件 | |
US20230005824A1 (en) | Method of manufacturing substrates for semiconductor devices, corresponding substrate and semiconductor device | |
JP4207133B2 (ja) | 樹脂封止形半導体装置 | |
JP2005209899A (ja) | 中継部材、及び中継部材を用いたマルチチップパッケージ | |
JP2009135256A (ja) | 半導体装置及びその製造方法 | |
KR101095527B1 (ko) | 리드 프레임 및 그 제조 방법 | |
JP2005175512A (ja) | 半導体装置 | |
JP2006203039A (ja) | 半導体装置 | |
JP2002164496A (ja) | 半導体装置およびその製造方法 | |
IT202100017213A1 (it) | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente | |
CN115547840A (zh) | 制造半导体器件的衬底的方法、对应衬底和半导体器件 | |
JP2008311551A (ja) | 半導体装置 | |
IT202000016840A1 (it) | Dispositivo mosfet incapsulato ad alta tensione e dotato di clip di connessione e relativo procedimento di fabbricazione | |
JP2007294637A (ja) | 半導体装置の製造方法 |