FR3113976A1 - Mémoire type mémoire morte électriquement programmable et effaçable - Google Patents

Mémoire type mémoire morte électriquement programmable et effaçable Download PDF

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Abstract

Mémoire de type mémoire morte électriquement programmable et effaçable, et procédé d’écriture. La mémoire est formée dans et sur un substrat semi-conducteur (SUB) et comprend une pluralité de cellules-mémoires (CELL1 à CELL8) organisées dans un plan-mémoire(PM) arrangé matriciellement en rangées (RW0, RW1) et en colonnes (COL0, COL1, COL2, COL3) de cellules-mémoires (CELL1 à CELL8), chaque cellule-mémoire (CELL) comprenant un transistor d’état (TE) comprenant une région de source (TEs), une région de drain (TEd), une fenêtre d’injection (INJT) située du côté du drain (TEd), une grille de commande (CG) et une grille flottante (FG), et un transistor d’isolation (TI) ayant une région de source (TIs), une région de drain (TId) et une grille (CGI), la région de drain (TId) du transistor d'isolation (TI) et la région de source (TEs) du transistor d'état (TE) étant communes. Figure pour l’abrégé : Fig. 2

Description

Mémoire type mémoire morte électriquement programmable et effaçable
DOMAINE DE L'INVENTION
La présente divulgation concerne des mémoires non-volatiles du type mémoire morte électriquement effaçables et programmables (EEPROM pour Electrically-Erasable Programmable Read-Only Memory en terminologie anglaise).
ETAT DE LA TECHNIQUE
Une mémoire EEPROM (aussi appelée E2PROM ou E²PROM) est un type de mémoire morte qui peut être effacée et reprogrammée plusieurs fois (de 100 000 à 1 000 000 fois) et lue un nombre illimité de fois. Une mémoire EEPROM est généralement constituée d’une pluralité de cellules-mémoires.
La illustre de façon schématique une cellule-mémoire telle que décrite dans l’état de la technique.
Plus particulièrement, la cellule CELL’ représente un exemple d'architecture d’une telle cellule-mémoire d’une mémoire EEPROM issue du brevet FR3071355. Cette cellule-mémoire comprend un transistor d'état TE, un transistor d'isolation TI et des connexions à une ligne de source SL et à une ligne de bit BL (aussi connu par le terme « ligne binaire » ou « bitline » en anglais).
Le transistor d’état TE comprend une source TEs, un drain TEd, une grille de commande CG et une grille flottante FG. Le transistor d’état TE permet de stocker de façon non-volatile dans sa grille flottante FG une charge représentative d'une donnée logique. Les injections et extractions de charges se font via une fenêtre d’injection INJT située ici du côté de la source TEs du transistor d’état TE, permettant la mise en œuvre l’effet Fowler-Nordheim.
Le transistor d’isolation TI comprend une source TIs, un drain TId et une grille de commande CGI. Le transistor d'isolation TI permet de coupler, par l'intermédiaire de ses bornes de conduction, le transistor d'état TE à la ligne de source SL, et ainsi de l’isoler ou pas.
En générale, de façon connue, une mémoire de type EEPROM est apte à stocker des mots-mémoires appartenant à un plan-mémoire comprenant des lignes et des colonnes. Un mot-mémoire comprend conventionnellement huit cellules-mémoires CELL’ situées sur une même ligne. Une ligne (aussi connue comme « page » en anglais) comprend alors une succession de mots-mémoires organisés dans le sens d'une première direction X, et une colonne COL comprend une succession de mots-mémoires organisés dans le sens d'une deuxième direction Y perpendiculaire à la première direction X. L’intersection d’une ligne et d’une colonne forme un mot-mémoire (aussi connu comme « byte » en anglais).
Dans le cadre de l’utilisation de ce type de cellule-mémoire, l’écriture comprend habituellement une étape d’effacement suivie d'une étape de programmation. Ces tensions appliquées sur le transistor d’état TE durant l’écriture (+/- 15 V) sont élevées. Ceci entraine une forte consommation électrique et un encombrement sur le substrat de la puce afin de placer en particulier la pompe de charge permettant d’obtenir une telle tension.
Il y a donc un besoin d’améliorer les mémoires connues afin de limiter la tension nécessaire à l’écriture dans la mémoire.
L’invention permet de pallier les inconvénients précités en proposant une mémoire EEPROM et un procédé d’écriture de cette mémoire permettant de limiter les tensions nécessaires à cette écriture.
Selon un aspect, l’invention propose une mémoire de type mémoire morte électriquement programmable et effaçable formée dans et sur un substrat semi-conducteur et comprenant une pluralité de cellules-mémoires organisées dans un plan-mémoire arrangé matriciellement en rangées et en colonnes de cellules-mémoires, chaque cellule-mémoire comprenant un transistor d’état comprenant une région de source, une région de drain, une fenêtre d’injection (INJT) située du côté du drain (Ted), une grille de commande et une grille flottante, et un transistor d’isolation ayant une région de source, une région de drain et une grille (CGI), la région de drain du transistor d'isolation et la région de source du transistor d'état étant communes. La mémoire est caractérisée en ce qu’elle comprend également une barrière d’isolation comprenant une couche enterrée, et au moins une paroi s’étendant depuis la couche enterrée vers la surface du substrat et perpendiculairement à la couche enterrée, la barrière isolant formant un substrat intérieur qui entoure au moins une des cellules-mémoires et l’isole du reste du substrat.
La mémoire peut être mis en œuvre de la manière suivante.
Dans un mode de réalisation, la grille de commande du transistor d’état est reliée à une ligne de grille de commande de la mémoire. La région de source du transistor d’isolation est reliée à une ligne de source de la mémoire. La grille du transistor d’isolation est reliée à une ligne de mots de la mémoire. La région de drain du transistor d'état est reliée à une ligne de bit.
Dans un mode de réalisation, la barrière d’isolation est configurée pour isoler ensemble toutes les cellules-mémoires du plan-mémoire.
Dans un mode de réalisation, la mémoire comprend un dispositif d'effacement d’un mot-mémoire configuré pour laisser flottante les lignes de bit, appliquer une première tension positive sur les lignes de grille de commande associées aux cellules-mémoires du mot-mémoire à effacer, connecter à la masse les lignes de grille de commande des cellules-mémoires qui ne sont pas associées au mot-mémoire à effacer, connecter à la masse les lignes de mots, connecter à la masse les lignes de source et- connecter à la masse le substrat intérieur.
Dans un mode de réalisation la différence entre la première tension et la masse permet un effet Fowler-Nordheim par injection d’une charge d'électrons dans la grille flottant du transistor d’état.
Dans un mode de réalisation la barrière d’isolation est configurée pour isoler ensemble toutes les cellules-mémoires appartenant à une colonne du plan-mémoire.
Dans un mode de réalisation, la mémoire comprend un dispositif d'effacement d’un mot-mémoire configuré pour laisser flottante les lignes de bit, appliquer une deuxième tension positive sur les lignes de grille de commande associées aux cellules-mémoires du mot-mémoire à effacer, connecter à la masse les lignes de grille de commande des cellules-mémoires qui ne sont pas associées au mot-mémoire à effacer, connecter à la masse les lignes de mots, appliquer une première tension négative aux lignes de source et appliquer la première tension négative sur le substrat intérieur.
Dans un mode de réalisation la différence de tensions entre la deuxième tension positive et la première tension négative tension permet un effet Fowler-Nordheim par injection d’une charge d'électrons dans la grille flottante du transistor d’état.
Dans un mode de réalisation, la mémoire comprend un dispositif de programmation configuré pour appliquer une tension positive sur les lignes de bit des cellules-mémoires à programmer du mot-mémoire à programmer, appliquer une tension positive sur les lignes de bit des cellules-mémoires qui ne sont pas à programmer, la tension positive appliquée sur les lignes de bit des cellules-mémoires qui ne sont pas à programmer étant inférieure à la tension positive appliquée sur les lignes de bit des cellules-mémoires à programmer, appliquer une tension négative sur les lignes de grille de commande des cellules-mémoires associées au mot-mémoire à programmer, appliquer une tension positive sur les lignes de grille de commande des cellules-mémoires situées sur la même colonne que le mot-mémoire à programmer, connecter à la masse les lignes de grille de commande des cellules-mémoires qui ne sont pas associées au mot-mémoire à programmer, connecter à la masse les lignes de mots, appliquer une tension positive aux lignes de source et connecter à la masse le substrat intérieur.
Dans un mode de réalisation, la tension positive appliquée sur les lignes de bit des cellules-mémoires à programmer du mot-mémoire à programmer est d’environ 9,5V, la tension positive appliquée sur les lignes de bit des cellules-mémoires qui ne sont pas à programmer est d’environ 3,3V, la tension négative appliquée sur les lignes de grille de commande des cellules-mémoires associées au mot-mémoire à programmer est d’environ -3,3V, la tension positive appliquée sur les lignes de grille de commande des cellules-mémoires situées sur la même colonne que le mot-mémoire à programmer est d’environ 6V et la tension positive appliquée lignes de source est d’environ 3,3V.
Dans un mode de réalisation, la mémoire comprend un dispositif de lecture configuré pour appliquer une tension positive sur les lignes de bit des cellules-mémoires du mot-mémoire à lire, appliquer une tension positive sur les lignes de grille de commande des cellules-mémoires du mot-mémoire à lire, connecter à la masse les lignes de grille de commande des cellules-mémoires qui ne sont pas associées au mot-mémoire à lire, appliquer une tension positive sur les lignes de mots des cellules-mémoires de la rangée associée au mot-mémoire à lire, connecter à la masse les lignes de mots des cellules-mémoires qui ne sont pas situées sur la rangée associée au mot-mémoire à lire, connecter à la masse les lignes de source et connecter le substrat intérieur à la masse.
Dans un mode de réalisation la tension positive appliquée sur les lignes de bit des cellules-mémoires du mot-mémoire à lire est de 1V et la tension positive appliquée sur les lignes de grille de commande des cellules-mémoires du mot-mémoire à lire est de 0,5V et la tension positive appliquée sur les lignes de mots des cellules-mémoires de la rangée associée au mot-mémoire à lire est de VDD.
Un autre aspect de l’invention propose un procédé d’écriture d’au moins une cellule-mémoire d’un mot-mémoire d’une mémoire, le procédé comprenant une phase d’effacement du mot-mémoire, par une étape d’application d’une tension positive sur les lignes de grille de commande associées aux cellules-mémoires du mot-mémoire à écrire, une étape de connexion à la masse des lignes de grille de commande des cellules-mémoires qui ne sont pas associées au mot-mémoire à écrire, une étape de connexion à la masse des lignes de mots, une étape d’application d’une tension négative aux lignes de source et une étape d’application sur le substrat intérieur d’une deuxième tension négative. Le procédé comprend aussi une phase de programmation du mot-mémoire, par une étape d’application d’une tension positive sur les lignes de bit des cellules-mémoires à écrire du mot-mémoire à écrire, une étape d’application d’une tension positive sur les lignes de bit des cellules-mémoires qui ne sont pas à écrire, une étape d’application d’une tension négative sur les lignes de grille de commande des cellules-mémoires associées au mot-mémoire à écrire, une étape d’application d’une tension positive sur les lignes de grille de commande des cellules-mémoires situées sur la même colonne que le mot-mémoire à écrire, une étape de connexion à la masse des lignes de grille de commande des cellules-mémoires qui ne sont pas associées au mot-mémoire à écrire, une étape de connexion à la masse des lignes de mots, une étape d’application d’une tension positive sur les lignes de source et une étape de connexion à la masse du substrat intérieur.
Le procédé peut être mis en œuvre de la manière suivante.
Dans un mode de réalisation la tension positive appliquée sur les lignes de grille de commande associées aux cellules-mémoires du mot-mémoire à écrire est de 11V et la tension négative appliquée sur les lignes de source est de -3,3V et la tension négative appliquée sur le substrat intérieur est de -3,3V et la tension positive appliquée sur les lignes de bit des cellules-mémoires à écrire du mot-mémoire à écrire est de 9,5V et la tension positive sur les lignes de bit des cellules-mémoires qui ne sont pas à écrire est de 3,3V et la tension négative appliquée sur les lignes de grille de commande des cellules-mémoires associées au mot-mémoire à écrire est de -3,3V et la tension positive appliquée sur les lignes de grille de commande des cellules-mémoires situées sur la même colonne que le mot-mémoire à écrire est de 6V et la tension positive appliquée sur les lignes de source est de 3,3V.
DESCRIPTION DES FIGURES
D’autres caractéristiques, buts et avantages de l’invention ressortiront de la description qui suit, qui est purement illustrative et non limitative, et qui doit être lue en regard des dessins annexés sur lesquels :
La illustre de façon schématique une cellule-mémoire telle que décrite dans l’état de la technique.
La illustre de façon schématique une cellule-mémoire selon un mode de réalisation.
La illustre une vue en coupe de la cellule-mémoire selon la .
La illustre de façon schématique une mémoire selon un premier mode de réalisation.
La est un organigramme d’une procédure d’écriture d’un mot-mémoire, selon un mode de réalisation.
La illustre de façon schématique une mémoire selon un deuxième mode de réalisation.
La illustre de façon schématique une mémoire selon un troisième mode de réalisation.
DESCRIPTION DETAILLEE DE L'INVENTION
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans élément intermédiaire autre que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
La illustre de façon schématique une cellule-mémoire selon un mode de réalisation.
La cellule-mémoire CELL comprend un transistor d'état TE, un transistor d'isolation TI, et des connexions à une ligne de source SL et à une ligne de bit BL.
Le transistor TE comprend une source TEs, un drain TEd, une grille de commande CG et une grille flottante FG. Ce transistor d’état TE permet de stocker de façon non-volatile dans sa grille flottante une charge représentative d'une donnée logique. Le transistor d’isolation TI comprend une source TIs, un drain TId et une grille de commande CGI. Le transistor d'isolation TI permet de coupler, par l'intermédiaire de ses bornes de conduction, le transistor d'état TE à la ligne de source SL.
Au contraire de la cellule CELL’ illustrée à la , les injections et extractions de charges se font via une fenêtre d’injection (INJT) située du côté du drain TEd du transistor d’état TE.
La illustre une vue en coupe de la cellule-mémoire selon la .
La cellule-mémoire CELL comprend le transistor d'isolation TI et le transistor d'état TE en série, formés dans et sur un substrat SUB semi-conducteur d'un premier type de conductivité, par exemple de type P.
Le transistor d'état TE comprend une région de source TEs et une région de drain TEd semi-conductrices d'un deuxième type de conductivité opposé au premier type de conductivité implantées en surface du substrat SUB. Si le premier type de conductivité est de type P, le deuxième type de conductivité sera de type N et vice versa. Le transistor d'état TE comprend une grille de commande CG surmontant une grille flottante FG.
Le transistor d’isolation TI comprend une région de source TIs, une région de drain TId et une grille de commande CGI. Ces régions de sources TIs et de drain TId sont également implantées en surface du substrat SUB, semi-conductrices et du même type de conductivité que les régions de source TEs et de drain TEd du transistor d’état TE. La grille de commande CGI peut reposer sur une couche diélectrique OXHV (200 Angströms) la séparant du substrat.
Le transistor d'isolation TI est couplé sur sa région de source TIs à une ligne de source SL, et le transistor d'état TE est couplé sur sa région de drain TEd à une ligne de bit BL (non montrées). La source TEs du transistor d'état et le drain TId du transistor d'isolation sont formés par une région implantée commune aux deux transistors TI, TE.
Dans le transistor d'état TE, la grille de commande CG et la grille flottante FG sont mutuellement électriquement isolées par une couche de diélectrique de grille de commande ONO. La couche ONO (140 Angströms) comprend par exemple une alternance de couches de nitrure de silicium et d'oxyde de silicium. La grille flottante FG peut reposer sur une couche diélectrique OXTN (76 Angströms) la séparant du substrat.
La cellule-mémoire CELL est formée dans une zone de substrat entièrement isolée du reste du substrat par la combinaison des éléments suivants formant une barrière d’isolation BI semi-conductrice comprenant :
  • Une couche enterrée CEnt, et
  • Une paroi Par s’étendant depuis la couche enterrée vers la surface du substrat, perpendiculaire à la couche enterrée et suivant le pourtour de la couche enterrée CEnt.
Les dimensions (épaisseur, largeur, etc.) de ces éléments dépendent de la technologie utilisée.
Ces éléments peuvent être réalisés dans un substrat dopé N et permettant l’isolation (communément connu par le terme « région NISO »).
La combinaison de la couche enterrée CEnt et de la paroi Par permet d’isoler complètement le substrat entourant la cellule, appelé substrat intérieur SUBint, du reste du substrat SUB. Ceci permet de placer le potentiel du substrat intérieur SUBint à une tension différente de celle du substrat SUB.
Cette isolation peut être réalisée de plusieurs manières différentes :
- en isolant ensemble toutes les cellules-mémoire de la mémoire (WD1 à WD8 comme montré à la ).
- en isolant ensemble les cellules de plusieurs colonnes (WD1 à WD4, W5 à W8 comme montré à la ), ou
- en isolant indépendamment et ensemble les cellules de chaque colonne (WD1 et WD2, WD3 et WD4, WD5 et WD6, WD7 et WD8, comme montré à la ).
Chacune de ces solutions offre des avantages et des inconvénients.
L’isolation par colonne permet de réduire la consommation de la mémoire EEPROM durant l’écriture (en appliquant les tensions uniquement sur le mot-mémoire à écrire) au détriment de la surface du plan mémoire PM.
La illustre de façon schématique une mémoire MEM1 selon un premier mode de réalisation.
Pour des raisons de simplicité de la description, la mémoire MEM1 comprend des cellules mémoires réparties en seulement deux lignes RWi (i étant un indice de 0 à I, ici RW0, RW1) et en quatre colonnes COLj (j étant un indice de 0 à J, ici COL0, COL1, COL2, COL3) pour un total de 64 cellules mémoires, formant huit mots WD1 à WD8. Chaque ligne RWi comprend alors 32 cellules-mémoires répartis en quatre mots-mémoires, chaque mot-mémoire comprenant donc huit cellules-mémoires. Ainsi donc la mémoire représentée comprend huit mots-mémoires (WD1 à WD8).
Dans le mode de réalisation de la le plan mémoire PM est muni de :
- trente-deux lignes de bits BLk (k étant un indice de 0 à K, ici BL0 à BL31) reliées respectivement aux régions de drain TEd de tous les transistors d’état TE,
- huit lignes de grille de commande CGLij (CGL00, CGL01, CGL 02, CGL03, CGL10, CGL11, CGL12, CGL13) reliées aux grilles de commande CG des transistors d'état TE d’un des huit mots-mémoires par l'intermédiaire d'un commutateur de grille de commande dédié à chaque mot-mémoire WD1 à WD8, non représenté sur la ,
- deux lignes de mots WLi (WL0 et WL1), chaque ligne est reliée aux grilles CGI des transistors d'isolation TI de chaque rangée RWi (RW0, RW1), et
- une ligne de source SL reliée aux régions de source TIs de tous les transistors d’isolation TI.
La mémoire représentée à la comprend en outre un dispositif de commande DCOM comprenant un dispositif d’effacement DEFF, un dispositif de programmation DPROG et un dispositif de lecture de la mémoire DLEC.
Le dispositif d'effacement DEFF est destiné à mettre en œuvre un procédé d’effacement d’une cellule-mémoire CELL, en appliquant des tensions sur les lignes de grille de commande CGLij, les lignes de bits BLk, les lignes de mots WLi et la ligne de source SL.
En référence aux mots-mémoires WD1 à WD8 représentés sur la , si le mot-mémoire WD1 est à effacer et les mots-mémoires WD2 à WD8 sont à conserver (i.e. ne pas effacer), le dispositif d'effacement DEFF est configuré pour :
- laisser flottante toutes les lignes de bit BLk (BL0 à BL31),
- appliquer une haute tension positive, par exemple de 10,5 V, sur la ligne de grille de commande CLGij associée au mot-mémoire à effacer (ici CGL00),
- placer à la masse (GND) les lignes de grille de commande CGLij (CGL01, CGL02, CGL03, CGL10, CGL11, CGL12, CGL13) associées aux mots-mémoires à conserver (WD2 à WD8),
- placer à la masse (GND) toutes les lignes de mots WLi (WL0, WL1),
- appliquer une tension négative, par exemple de -3,3 V, à la ligne de source SL, et
- placer le substrat intérieur SUBint à une tension négative, par exemple -3,3 V.
La différence entre la haute tension positive et la tension négative permet l’injection par effet Fowler-Nordheim d’une charge d'électrons dans la grille flottante. Ces tensions alors peuvent varier selon l’architecture de la mémoire et la technologie utilisé pour la fabrication.
Le tableau 1 suivant résume les tensions à appliquer pour effacer le mot-mémoire WD1 et conserver les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot BL CGL WL SL SUBint
OUI OUI WD1 Flottant 10,5 V GND -3,3 V -3,3 V
OUI NON WD3, WD5, WD7 Flottant GND GND -3,3 V -3,3 V
NON OUI WD2 Flottant GND GND -3,3 V -3,3 V
NON NON WD4, WD6, WD8 Flottant GND GND -3,3 V -3,3 V
Tableau 1 : Tensions d’effacement du plan mémoire ( )
En référence aux mots-mémoires WD1 à WD8 représentés sur la , si l’on souhaite programmer au moins certaines cellules mémoires d’au moins un mot-mémoire WD1, le dispositif de programmation DPROG est configuré pour, lors d'une programmation :
- appliquer une haute tension positive, par exemple 9,5 V, sur les lignes de bit BLk couplées aux cellules à programmer (par exemple, BL1, BL3, BL5, BL7),
- appliquer une faible tension positive, par exemple 3,3 V, sur les autres lignes de bit BLk couplées aux cellules à ne pas programmer (par exemple, BL0, BL2, BL4, BL6 et BL8 à BL31),
- appliquer une tension négative, par exemple de -3,3 V, sur la ligne de grille de commande (CGL00) associée au mot-mémoire à programmer (WD1),
- appliquer une tension positive, par exemple de 6 V, sur la ligne de grille de commande (CGL10) associée au mot-mémoire (WD2) situé sur la même colonne (COL0) que le mot-mémoire à programmer (WD1),
- placer à la masse (GND) les lignes de grille de commande (CGL01, CGL02, CGL03, CGL11, CGL12, CGL13) associées aux autres mots-mémoires (WD3 à WD8),
- placer à la masse (GND) toutes les lignes de mots (WL0, WL1),
- appliquer une tension positive, par exemple de 3,3 V à la ligne de source (SL), et
- placer le substrat intérieur SUBint à la masse (GND).
Le tableau 2 suivant résume les tensions à appliquer pour programmer le mot-mémoire WD1 sans affecter les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot BL CGL WL SL SUBint
OUI OUI WD1 9,5 V / 3,3 V -3,3 V GND 3,3 V GND
OUI NON WD3, WD5, WD7 3,3 V GND GND 3,3 V GND
NON OUI WD2 9,5 V / 3,3 V 6 V GND 3,3 V GND
NON NON WD4, WD6, WD8 3,3 V GND GND 3,3 V GND
Tableau 2 : Tensions de programmation du plan mémoire ( )
Pour rappel, Pour le mot-mémoire à programmer (WD1), les lignes de bits BLk des cellules-mémoires à programmer sont mises à 9,5 V et les lignes de bits BL des cellules-mémoires à ne pas programmer sont mises à 3,3 V. Les lignes de bits BLk d’une colonne donnée étant en commun pour tous les mots de la colonne, ces tensions sont également appliquées aux cellules-mémoires à ne pas programmer d’un mot (WD2) de la même colonne (COL0). Néanmoins, la tension appliquée sur la ligne de grille de commande (CGL10) du mot à ne pas programmer empêche tout réécriture de ces cellules-mémoires.
En référence aux mots-mémoires WD1 à WD8 représentés sur la , pour lire au moins certaines cellules mémoires (par exemple une seule cellule, plusieurs cellules ou toutes les cellules d’un mot). Le dispositif de lecture DLEC est configuré pour, lors d'une lecture :
- appliquer une faible tension positive, par exemple 1 V, sur les lignes de bit BLk appartenant aux colonnes COLj qui contiennent des cellules-mémoires à lire,
- laisser flottante les lignes de bit BLk appartenant aux colonnes qui contiennent des cellules-mémoires à ne pas lire,
- appliquer une tension positive, par exemple de 0,5 V, sur la ligne de grille de commande CGLij associée au mot-mémoire à lire. Dans une alternative il est possible de connecter à la masse la ligne de grille de commande CGLij associée au mot-mémoire à lire. Appliquer une tension positive (0,5 V) permet d’accélérer la lecture, tandis que connecter à la masse les lignes de grille de commande CGLij permet de limiter la consommation.
- placer à la masse les lignes de grille de commande (CGL01, CGL02, CGL03, CGL10, CGL11, CGL12, CGL13) associées aux mots-mémoires à ne pas lire,
- appliquer une tension positive, par exemple VDD (dont la valeur dépend de la technologie) sur la ligne de mots WLi (WL0) de la rangée du mot-mémoire à lire,
- placer à la masse la ligne de mots WLi (WL1) de la rangée ne contenant pas le mot-mémoire à lire,
- placer à la masse la ligne de source SL, et
- placer le substrat intérieur SUBint à la masse.
Le tableau 3 suivant indique les tensions à appliquer pour lire le mot-mémoire WD1 sans affecter les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot BL CGL WL SL SUBint
OUI OUI WD1 Tension de précharge 0,5 V VDD GND GND
OUI NON WD3, WD5, WD7 Flottant GND VDD GND GND
NON OUI WD2 Tension de précharge GND GND GND GND
NON NON WD4, WD6, WD8 Flottant GND GND GND GND
Tableau 3 : Tensions de lecture du plan mémoire ( )
La tension de pré-charge PRE (1V) permet de polariser les lignes de bit BLk du mot-mémoire à lire à la tension de 0,5 V avant la lecture. Pendant la phase de lecture, un courant d’environ 100 nA est injecté dans chaque ligne de bit BLk.
La représente un organigramme comprenant des étapes d’une procédure d’écriture d’un mot-mémoire.
Plus particulièrement, le mot WD1 est d’abord effacé dans une première phase (comme décrit en relation avec le tableau 1) et ensuite programmé (comme décrit en relation avec le tableau 2). Ce mot mémoire est stocké dans une mémoire telle que décrite dans la .
Le procédé 500 comprenant des étapes 501 à 513 est mis en œuvre par une unité de traitement de donnée apte à commander le dispositif d’effacement DEFF et le dispositif de programmation DPROG.
Le procédé 500 comprend :
une phase P1 d’effacement du mot-mémoire, réalisée par le dispositif d’effacement DEFF, par :
- une étape 501 d’application d’une tension positive, par exemple de 10,5 V, sur les lignes de grille de commande CGL00 associées au mot-mémoire à effacer et laisser flottante les lignes de bits BLk,
- une étape 502 de connexion à la masse des lignes de grille de commande CGL01, CGL02, CGL03, CGL10, CGL11, CGL12, CGL13 associées aux mots-mémoires à ne pas effacer,
- une étape 503 de connexion à la masse des lignes de mots WL0 et WL1,
- une étape 504 d’application d’une tension négative, par exemple de -3,3 V à la ligne de source SL , et
- une étape 505 de connexion du substrat intérieur à une tension négative par exemple -3,3 V.
Une phase P2 de programmation du mot-mémoire réalisée par le dispositif de programmation DPROG, par :
- une étape 506 d’application d’une tension positive, par exemple 3,3 V sur les lignes de bit BL des cellules à ne pas programmer,
- une étape 507 d’application d’une tension positive, par exemple 9,5 V sur les lignes de bit BLk des cellules à programmer,
- une étape 508 d’application d’une tension négative, par exemple de -3,3 V, sur les lignes de grille de commande CGL00 associées au mot-mémoire à programmer,
- une étape 509 d’application d’une tension positive, par exemple de 6 V, sur les lignes de grille de commande CGL10 associées aux mots-mémoires situés sur la même colonne que le mot-mémoire à programmer,
- une étape 510 de connexion à la masse de la ligne de grille de commande CGL01, CGL02, CGL03, CGL11, CGL12, CGL13 associées aux autres mots-mémoires,
- une étape 511 de connexion à la masse des lignes de mots WL0 et WL1 associées aux mots-mémoires,
- une étape 512 d’application d’une tension positive, par exemple de 3,3 V à la ligne de source SL, et
- une étape 513 de connexion à la masse du substrat intérieur SUBint.
La illustre de façon schématique une mémoire MEM2 selon un deuxième mode de réalisation.
L’organisation de la mémoire MEM2 est essentiellement identique à celle décrite en relation avec la , avec l’exception que la barrière d’isolation entoure non pas toutes les cellules, mais plusieurs colonnes de mots-mémoires. Ici, une barrière BI01 entoure les colonnes COL0, COL1, et une barrière BI23 entoure les colonnes COL2, COL3. En outre, des lignes de source SL01, SL23 propre à chaque groupe de colonnes (COL0 et COL1, et COL2 et COL3) sont mises en œuvre.
Les étapes de la procédure d’effacement mise en œuvre par le dispositif d’effacement DEFF sont essentiellement identiques à celles décrites en relation avec la , mais les tensions appliquées sont différentes.
En référence aux mots-mémoires WD1 à WD8 représentés sur la , le tableau 4 suivant indique les tensions à appliquer pour effacer le mot-mémoire WD1 et conserver les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot-mémoire BL CGL WL SL SUBint
OUI OUI WD1 Flottant 10.5V GND -3,3 V -3,3 V
OUI NON WD3 Flottant GND GND -3,3 V -3,3 V
OUI NON WD5, WD7 Flottant GND GND GND GND
NON OUI WD2 Flottant GND GND -3,3 V -3,3 V
NON NON WD4 Flottant GND GND -3,3 V -3,3 V
NON NON WD6, WD8 Flottant GND GND GND GND
Tableau 4 : Tensions d’effacement du plan mémoire ( )
De même, les étapes de la procédure de programmation mise en œuvre par le dispositif de programmation DPROG sont essentiellement identiques à celles décrites en relation avec la , mais les tensions appliquées sont différentes.
Par rapport au tableau 1, on peut remarquer que les tensions appliquées pour les mots (WD3, WD5, WD7 et WD4, WD6, WD8) diffèrent en ce que le mot se trouve dans la même barrière d’isolation du mot à programmer (WD1) ou pas.
C’est-à-dire que les tensions pour les mots WD3 et WD4, dans la barrière BI01, et les tensions pour les mots WD5, WD6, WD7, WD8, dans la barrière BI23, sont différentes ici, tandis que pour la mode de réalisation expliqué en relation avec le tableau 1, il n’y avait pas de différence.
En référence aux mots-mémoires WD1 à WD8 représentés sur la , le tableau 5 suivant indique les tensions à appliquer pour programmer le mot-mémoire WD1 sans affecter les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot BL CGL WL SL SUBint
OUI OUI WD1 9,5V/3,3V -3,3 V GND 3,3 V GND
OUI NON WD3 3,3 V GND GND 3,3 V GND
OUI NON WD5, WD7 GND GND GND GND GND
NON OUI WD2 9,5V/3,3V 6 V GND 3,3 V GND
NON NON WD4 3,3V GND GND 3,3 V GND
NON NON WD6, WD8 GND GND GND GND GND
Tableau 5 : Tensions de programmation du plan mémoire ( )
Par rapport au tableau 2, on peut remarquer que les tensions appliquées pour les mots (WD4, WD6, WD8) diffèrent en ce que le mot se trouve dans la même barrière d’isolation du mot à programmer (WD1) ou pas. C’est-à-dire que les tensions pour le mot WD4, dans la barrière BI01, et les tensions pour les mots WD6, WD8, dans la barrière BI23, sont différentes ici, tandis que pour la mode de réalisation expliqué en relation avec le tableau 2, il n’y avait pas de différence.
Enfin, les étapes de la procédure de lecture mises en œuvre par le dispositif de lecture DLEC sont essentiellement identiques à celles mise en œuvre en relation avec la .
La illustre de façon schématique une mémoire selon un troisième mode de réalisation.
L’organisation de la mémoire MEM2 est essentiellement identique à celle décrite en relation avec la , avec l’exception que la barrière d’isolation entoure non pas toutes les cellules, mais chaque colonne de mots-mémoires. Ici, des barrières BI0, BI1, BI2, BI3 entourent les colonnes COL0, COL1, COL2, COL3 respectivement. En outre, des lignes de source SL0, SL1, SL2, SL3, propre à chaque colonne (COL0, COL1, COL2, COL3) sont mises en œuvre.
Les étapes de la procédure d’effacement mise en œuvre par le dispositif d’effacement DEFF sont essentiellement identiques à celles décrites en relation avec la , mais les tensions appliquées sont différentes.
En référence aux mots-mémoires WD1 à WD8 représentés sur la , le tableau 6 suivant indique les tensions à appliquer pour effacer le mot-mémoire WD1 et conserver les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot BL CGL WL SL SUBint
OUI OUI WD1 Flottant 10,5 V GND -3,3 V -3,3 V
OUI NON WD3, WD5, WD7 Flottant GND GND GND GND
NON OUI WD2 Flottant GND GND -3,3 V -3,3 V
NON NON WD4, WD6, WD8 Flottant GND GND GND GND
Tableau 6 : Tensions d’effacement du plan mémoire ( )
Par rapport au tableau 1, on peut remarquer que les tensions appliquées pour les mots (WD3, WD5, WD7 et WD4, WD6, WD8) diffèrent. En particulier, les lignes de source SL et les substrats intérieurs SUBint sont à la masse (GND) et non pas à -3,3 V. Chaque colonne étant isolée, il n’est plus nécessaire de les mettre à la même tension.
De même, les étapes de la procédure de programmation mise en œuvre par le dispositif de programmation 6V sont essentiellement identiques à celles décrite en relation avec la , mais les tensions appliquées sont différentes.
En référence aux mots-mémoires WD1 à WD8 représentés sur la , le tableau 7 suivant indique les tensions à appliquer pour programmer le mot-mémoire WD1 sans affecter les mots-mémoires WD2 à WD8.
Ligne
Select. 		Colonne
Select. 		Mot BL CGL WL SL SUBint
OUI OUI WD1 9,5V/3,3V -3,3 V GND 3,3 V GND
OUI NON WD3, WD5, WD7 GND GND GND GND GND
NON OUI WD2 9,5V/3,3 V 6 V GND 3,3 V GND
NON NON WD4, WD6, WD8 GND GND GND GND GND
Tableau 7 : Tensions de programmation du plan mémoire ( )
Par rapport au tableau 2, on peut remarquer que les tensions appliquées pour les mots (WD3, WD5, WD7 et WD4, WD6, WD8) diffèrent. En particulier, les lignes de bit BLk et les lignes de source SL sont à la masse (GND) et non pas à 3,3 V. Chaque colonne étant isolée, il n’est plus nécessaire de les mettre à la même tension.
La procédure de lecture mise en œuvre par le dispositif de lecture DLEC est essentiellement identique à celle mise en œuvre en relation avec la .
L’isolation par colonne permet de réduire la consommation de la mémoire EEPROM durant l’écriture (en appliquant les tensions uniquement sur le mot-mémoire à écrire) au détriment de la surface du plan mémoire PM.
En résumé, les modes de réalisation de la mémoire présentent les avantages suivants :
- Permet l’utilisation de tensions positives plus faibles (en valeurs absolues) à savoir 10.5V durant l’étape d’effacement et 9.5V durant l’étape de programmation.
- Permet de réduire la consommation de la mémoire EEPROM durant l’écriture.
- Permet de réduire de 30% la tension que la pompe de charge doit générer.
- Permet de réduire les exigences sur les dispositifs haute tension des circuits périphériques.
DESCRIPTION DES TENSIONS D’ECRITURE DE L’INVENTION
Les deux pompes de charges qui délivrent – 3,3 V +/- 5% et +3,3 V +/- 5% sont développées en utilisant des transistors dits GO2 (« Gate Oxyde 2 » en anglais de 65 Angströms).
Dans le dispositif d’effacement DEFF, un circuit analogique permet l’ajustement de la tension positive appliquée sur la ligne de grille de commande CGLij associée au mot-mémoire à effacer de 10,5 V à 11,5 V.
Au cours de l’étape d’effacement, la différence de potentiel (aussi connue comme « VPP Erase » en anglais) entre la grille de commande CG et la source TEs du transistor d’état TE permet d’injecter par effet Fowler-Nordheim une charge d'électrons dans la grille flottante.
  • VPP Erase = VCG (Byte Sel.)– VTEs
Code d’ajustement 000 001 010 011 100
VCG (Byte Sel.) 10,50 V 10,75 V 11,00 V 11,25 V 11,50 V
VPP Erase 13,80 V 14,05 V 14,30 V 14,55 V 14,80 V
Tableau 8 : Valeurs d’effacement
Dans le dispositif de programmation DPROG, un circuit analogique permet l’ajustement de la tension positive appliquée sur la ligne de bit BLk associée au mot-mémoire à programmer de 9,5 V à 10,5 V
Au cours de l’étape de programmation, la différence de potentiel (aussi connue comme « VPP Prog » en anglais) entre le drain TEd, via la ligne de bit et la grille de commande CG du transistor d’état TE permet d’extraire par effet Fowler-Nordheim la charge d'électrons potentiellement stockée dans la grille flottante.
  • VPP Prog = VBL (Sel)– VCG (Byte Sel.)
Code d’ajustement 000 001 010 011 100
VBL (Sel.) 9,50 9,75 V 10,00 V 10,25 V 10,50 V
VPP Prog 12,80 V 13,05 V 13,30 V 13,55 V 13,80 V
Tableau 9 : Valeurs de programmation
Afin de ne pas perturber les autres mots-mémoires situés sur la même colonne du mot-mémoire à programmer, il faut respecter la condition suivante :
  • VCG(Byte Unsel. dans la même colonne)= VBL(Sel)– 3.5V

Claims (14)

  1. Une mémoire de type mémoire morte électriquement programmable et effaçable formée dans et sur un substrat semi-conducteur (SUB) et comprenant :
    - une pluralité de cellules-mémoires (CELL1 à CELL8) organisées dans un plan-mémoire (PM) arrangé matriciellement en rangées (RW0, RW1) et en colonnes (COL0, COL1, COL2, COL3) de cellules-mémoires (CELL1 à CELL8), chaque cellule-mémoire (CELL) comprenant :
    - un transistor d’état (TE) comprenant une région de source (TEs), une région de drain (TEd), une fenêtre d’injection (INJT) située du côté du drain (TEd), une grille de commande (CG) et une grille flottante (FG), et
    - un transistor d’isolation (TI) ayant une région de source (TIs), une région de drain (TId) et une grille (CGI), la région de drain (TId) du transistor d'isolation (TI) et la région de source (TEs) du transistor d'état (TE) étant communes,
    la mémoire étant caractérisée en ce qu’elle comprend également une barrière d’isolation (BI) comprenant :
    - une couche enterrée (CEnt), et
    - au moins une paroi (Par) s’étendant depuis la couche enterrée (CEnt) vers la surface du substrat et perpendiculairement à la couche enterrée (CEnt),
    la barrière isolant (BI) formant un substrat intérieur (SUBint) qui entoure au moins une des cellules-mémoires et l’ isole du reste du substrat (SUB).
  2. La mémoire selon la revendication 1, dans laquelle
    - la grille de commande (CG) du transistor d’état (TE) est reliée à une ligne de grille de commande (CGL) de la mémoire, et
    - la région de source (TIs) du transistor d’isolation (TI) est reliée à une ligne de source (SL) de la mémoire,
    - la grille (CGI) du transistor d’isolation (TI) est reliée à une ligne de mots (WL) de la mémoire,
    - la région de drain (TEd) du transistor d'état (TE) est reliée à une ligne de bit (BL).
  3. Mémoire selon la revendication 1 ou 2, dans laquelle la barrière d’isolation (BI) est configurée pour isoler ensemble toutes les cellules-mémoires du plan-mémoire (PM).
  4. Mémoire selon la revendication 3, comprenant un dispositif d'effacement (DEFF) d’un mot-mémoire configuré pour :
    - laisser flottante les lignes de bit (BL),
    - appliquer une première tension positive sur les lignes de grille de commande (CGL) associées aux cellules-mémoires du mot-mémoire à effacer,
    - connecter à la masse les lignes de grille de commande (CGL) des cellules-mémoires qui ne sont pas associées au mot-mémoire à effacer,
    - connecter à la masse les lignes de mots (WL)
    - connecter à la masse les lignes de source (SL) et
    - connecter à la masse le substrat intérieur (SUB).
  5. Mémoire selon la revendication 4, dans laquelle la différence entre la première tension et la masse permet un effet Fowler-Nordheim par injection d’une charge d'électrons dans la grille flottant (FG) du transistor d’état (TE).
  6. Mémoire selon la revendication 1 ou 2, dans lequel la barrière d’isolation (BI) est configurée pour isoler ensemble toutes les cellules-mémoires appartenant à une colonne du plan-mémoire (PM).
  7. Mémoire selon la revendication 6, comprenant un dispositif d'effacement (DEFF) d’un mot-mémoire configuré pour :
    - laisser flottante les lignes de bit (BL),
    - appliquer une deuxième tension positive sur les lignes de grille de commande (CGL) associées aux cellules-mémoires du mot-mémoire à effacer,
    - connecter à la masse les lignes de grille de commande (CGL) des cellules-mémoires qui ne sont pas associées au mot-mémoire à effacer,
    - connecter à la masse les lignes de mots (WL),
    - appliquer une première tension négative aux lignes de source (SL) et
    - appliquer la première tension négative sur le substrat intérieur (SUB).
  8. Mémoire selon la revendication 7, dans laquelle la différence de tensions entre la deuxième tension positive et la première tension négative tension permet un effet Fowler-Nordheim par injection d’une charge d'électrons dans la grille flottante (FG) du transistor d’état (TE).
  9. Mémoire selon l’une des revendications 1 à 8, comprenant un dispositif de programmation (DPROG) configuré pour :
    - appliquer une tension positive sur les lignes de bit (BL) des cellules-mémoires à programmer du mot-mémoire à programmer,
    - appliquer une tension positive sur les lignes de bit (BL) des cellules-mémoires qui ne sont pas à programmer, la tension positive appliquée sur les lignes de bit (BL) des cellules-mémoires qui ne sont pas à programmer étant inférieure à la tension positive appliquée sur les lignes de bit (BL) des cellules-mémoires à programmer,
    - appliquer une tension négative sur les lignes de grille de commande (CGL) des cellules-mémoires associées au mot-mémoire à programmer,
    - appliquer une tension positive sur les lignes de grille de commande (CGL) des cellules-mémoires situées sur la même colonne que le mot-mémoire à programmer,
    - connecter à la masse des lignes de grille de commande (CGL) des cellules-mémoires qui ne sont pas associées au mot-mémoire à programmer,
    - connecter à la masse les lignes de mots (WL),
    - appliquer une tension positive aux lignes de source (SL) et
    - connecter à la masse le substrat intérieur (SUB).
  10. Mémoire selon la revendication 9 dans laquelle :
    - la tension positive appliquée sur les lignes de bit (BL) des cellules-mémoires à programmer du mot-mémoire à programmer est comprise entre 9,5V et 10,5V,
    - la tension positive appliquée sur les lignes de bit (BL) des cellules-mémoires qui ne sont pas à programmer est de 3,3V +/- 5%,
    - la tension négative appliquée sur les lignes de grille de commande (CGL) des cellules-mémoires associées au mot-mémoire à programmer est de -3,3V +/-5%,
    - la tension positive appliquée sur les lignes de grille de commande (CGL) des cellules-mémoires situées sur la même colonne que le mot-mémoire à programmer est comprise entre 6V et 7V et
    - la tension positive appliquée sur les lignes de source (SL) est de 3,3V +/- 5%.
  11. Mémoire selon l’une des revendications 1 à 10, comprenant un dispositif de lecture (DLEC) configuré pour :
    - appliquer une tension positive sur les lignes de bit (BL) des cellules-mémoires du mot-mémoire à lire,
    - appliquer une tension positive sur les lignes de grille de commande (CGL) des cellules-mémoires du mot-mémoire à lire (CGL),
    - connecter à la masse les lignes de grille de commande (CGL) des cellules-mémoires qui ne sont pas associées au mot-mémoire à lire,
    - appliquer une tension positive sur les lignes de mots (WL) des cellules-mémoires de la rangée associée au mot-mémoire à lire,
    - connecter à la masse les lignes de mots (WL) des cellules-mémoires qui ne sont pas situées sur la rangée associée au mot-mémoire à lire,
    - connecter à la masse les lignes de source (SL) et
    - connecter le substrat intérieur à la masse.
  12. Mémoire selon la revendication 11 dans laquelle :
    - la tension positive appliquée sur les lignes de bit (BL) des cellules-mémoires du mot-mémoire à lire est de 1V et
    - la tension positive appliquée sur les lignes de grille de commande (CGL) des cellules-mémoires du mot-mémoire à lire est de 0,5V et
    - la tension positive appliquée sur les lignes de mots (WL) des cellules-mémoires de la rangée associée au mot-mémoire à lire est de VDD.
  13. Procédé d’écriture d’au moins une cellule-mémoire d’un mot-mémoire de la mémoire selon la revendication 4 à 10, le procédé comprenant
    Une phase (P1) d’effacement du mot-mémoire, par :
    • une étape (501) d’application d’une tension positive sur les lignes de grille de commande (CGL) associées aux cellules-mémoires du mot-mémoire à écrire,
    • une étape (502) de connexion à la masse des lignes de grille de commande (CGL) des cellules-mémoires qui ne sont pas associées au mot-mémoire à écrire,
    • une étape (503) de connexion à la masse les lignes de mots (WL),
    • une étape (504) d’application d’une tension négative aux lignes de source (SL) et
    • une étape (505) d’application sur le substrat intérieur d’une deuxième tension négative
    Une phase (P2) de programmation du mot-mémoire, par :
    • une étape (506) d’application d’une tension positive sur les lignes de bit (BL) des cellules-mémoires à écrire du mot-mémoire à écrire,
    • une étape (507) d’application d’une tension positive sur les lignes de bit (BL) des cellules-mémoires qui ne sont pas à écrire,
    • une étape (508) d’application d’une tension négative sur les lignes de grille de commande (CGL) des cellules-mémoires associées au mot-mémoire à écrire,
    • une étape (509) d’application d’une tension positive sur les lignes de grille de commande (CGL) des cellules-mémoires situées sur la même colonne que le mot-mémoire à écrire,
    • une étape (510) de connexion à la masse des lignes de grille de commande (CGL) des cellules-mémoires qui ne sont pas associées au mot-mémoire à écrire,
    • une étape (511) de connexion à la masse des lignes de mots (WL),
    • une étape (512) d’application d’une tension positive sur les lignes de source (SL) et
    • une étape (513) de connexion à la masse du substrat intérieur.
  14. Procédé selon la revendication 13 dans lequel :
    • la tension positive appliquée sur les lignes de grille de commande (CGL) associées aux cellules-mémoires du mot-mémoire à écrire est de 11V et
    • la tension négative appliquée sur les lignes de source (SL) est de -3,3V et
    • la tension négative appliquée sur le substrat intérieur est de -3,3Vet
    • la tension positive appliquée sur les lignes de bit (BL) des cellules-mémoires à écrire du mot-mémoire à écrire est de 9,5V et
    • la tension positive sur les lignes de bit (BL) des cellules-mémoires qui ne sont pas à écrire est de 3,3V et
    • la tension négative appliquée sur les lignes de grille de commande (CGL) des cellules-mémoires associées au mot-mémoire à écrire est de -3,3V et
    • la tension positive appliquée sur les lignes de grille de commande (CGL) des cellules-mémoires situées sur la même colonne que le mot-mémoire à écrire est de 6V et
    • la tension positive appliquée sur les lignes de source (SL) est de 3,3V.
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