WO2004021361A2 - Memoire eeprom comprenant un registre non volatile integre dans son plan memoire - Google Patents

Memoire eeprom comprenant un registre non volatile integre dans son plan memoire Download PDF

Info

Publication number
WO2004021361A2
WO2004021361A2 PCT/FR2003/002559 FR0302559W WO2004021361A2 WO 2004021361 A2 WO2004021361 A2 WO 2004021361A2 FR 0302559 W FR0302559 W FR 0302559W WO 2004021361 A2 WO2004021361 A2 WO 2004021361A2
Authority
WO
WIPO (PCT)
Prior art keywords
memory
transistor
special
floating gate
normal
Prior art date
Application number
PCT/FR2003/002559
Other languages
English (en)
Other versions
WO2004021361A3 (fr
Inventor
Francesco La Rosa
Original Assignee
Stmicroelectronics Sa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stmicroelectronics Sa filed Critical Stmicroelectronics Sa
Publication of WO2004021361A2 publication Critical patent/WO2004021361A2/fr
Publication of WO2004021361A3 publication Critical patent/WO2004021361A3/fr
Priority to US11/067,345 priority Critical patent/US7139195B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to an erasable and programmable memory electrically integrated on a silicon substrate, comprising a memory plane, a line decoder, a column decoder, a read circuit, the memory plane comprising normal bit lines and memory cells. normal connected to normal bit lines, each normal memory cell comprising a floating gate transistor having a tunnel window, and a selection transistor.
  • non-volatile memory cells are used to store special bits of an integrated circuit, such as configuration bits, status bits, memory redundancy programming bits, bits for protecting a memory plan, etc.
  • These special bits are generally arranged in a non-volatile register, the content of which is read as a priority by a specific read circuit and is transferred into a dynamic register as soon as the supply voltage is applied to the integrated circuit, or before the first operation by the integrated circuit, for example in response to a command "Start" applied to the integrated circuit.
  • a non-volatile register of the aforementioned type comprises one or more non-volatile memory elements, each memory element making it possible to store a special bit.
  • Each memory element is associated with a specific read circuit, making it possible to read the bit stored in the memory element to transfer it to the dynamic register.
  • a differential reading is generally provided to reduce the reading time of the non-volatile register.
  • FIG. 1 represents an exemplary embodiment of a memory element NVME1 of such a non-volatile register, as well as an exemplary embodiment of a circuit SA1 for reading the memory element.
  • the memory element NVME1 is of the differential type and comprises two memory points Mil, M12. Each Mil memory point,
  • M12 includes a selection input E0, a gate control input E1, a programming input E2, an input of
  • the reading circuit SA1 comprises for example two inverting doors II, 12 supplied with a voltage Vcc, generally the supply voltage of the integrated circuit in which the assembly is arranged. Doors II, 12 are connected head-
  • the input of gate II is connected to the reading input E3 of the memory point Mil by means of a cascode transistor TN1.
  • the input of gate 12 is connected to the reading input E3 of the memory point M12 via a cascode transistor
  • the output OUT of the read circuit SAl is taken from the output of one of the doors II, 12, here the output of the gate II.
  • the memory points Mil., - M12 are generally configured before the marketing of the integrated circuit, for example during the test phase before the marketing of the circuit
  • This configuration consists in placing the memory points Mil, M12 in complementary states, one being erased and the other programmed or vice versa, depending on the data to be recorded in the memory element NVME1.
  • the memory point Mil is electrically conductive between its read input E3 and the node SLC, while the memory point M12 is not conductive.
  • the input of the inverting gate II output of the gate 12
  • the output OUT goes to 1
  • FIG. 2 represents a conventional structure of memory point M1, usable for producing each of the memory points Mil, M12.
  • the memory point ML comprises a first transistor with floating gate FGTl for erasing and programming the memory point, and at least one second floating gate transistor PGT2 for reading the memory point.
  • Each floating gate transistor is equipped with a selection transistor so that the memory point here comprises two selection transistors ST1, ST2.
  • Each floating gate transistor and its selection transistor form an EEPROM memory cell, respectively C1, C2.
  • the floating gate transistors FGT1, FGT2 have their control gates connected to the gate control input El.
  • the selection transistors ST1, ST2 have their gates connected to the selection input E0.
  • the drain of the transistor FGTl is connected to the programming input E2 via the selection transistor ST1, while its source is connected to the node SLC.
  • the drain of the transistor FGT2 is connected to the read input E3 via the selection transistor ST2, while its source is connected to the node SLC.
  • the SLC node is usually an SL source line.
  • the floating gates of the transistors FGTl, FGT2 are interconnected and each comprise a tunnel window TW.
  • This tunnel window corresponds to a region where the oxide layer between the floating grid and the silicon substrate is very thin (some atomic layers) in order to allow the extraction or the injection of charge in the floating grid by tunnel effect ( Fowler Nordheim effect).
  • the erasing and programming operations of the memory point M1 consist in extracting or injecting electric charges into the floating gates of the transistors FGTl, FGT2, by tunnel effect.
  • This extraction or injection is applied to the transistor FGTl only, via the inputs E0, El, E2.
  • a high voltage Vpp of the order of 8 to 15 V is applied to the transistor FGTl, according to an erasing or programming method to be chosen from various methods known to those skilled in the art. art.
  • the transistor FGT2 having its floating gate connected to that of the transistor FGTl, extraction or injection of electric charges in the floating gate of the transistor FGTl is reflected on the floating gate of the transistor FGT2.
  • the . reading of the memory point Ml is carried out by means of the. transistor FGT2.
  • a read voltage Vread is applied to the control gate of the transistor FGT2 via the input El. This voltage is for example equal to 0 (ground), a programmed transistor generally having a negative threshold voltage and a transistor cleared a positive threshold voltage.
  • the voltage Vcc is applied to the selection input E0 so that the selection transistor ST2 is on.
  • the cascode transistors TN1, TN2 (FIG. 1) receive on their grid a bias voltage Vcasc equal to VD + Vt, Vt being the threshold voltage of the transistors TN1, TN2.
  • Vt being the threshold voltage of the transistors TN1, TN2.
  • This voltage VD is controlled by cascode transistors in order to avoid parasitic programming of the transistor FGT2 by the effect of "drain stress” (drain stress), when the latter is in the erased state (the parasitic programming of the transistor FGT2 causing parasitic programming of the transistor FGTl).
  • the voltage VD should generally not exceed 1 Volt, i.e. a voltage Vcasc of the order of 2 Volt.
  • the data read on the input E3 depends on the programmed or erased state of the transistor FGT2, this one being blocked in the erased state (data corresponding by convention to a logic 1) or passing in the programmed state (corresponding data by convention to a logical 0).
  • An idea of the present invention is to integrate such a non-volatile register memory element into a conventional EEPROM memory comprising a memory plane, a line decoder, • a column decoder, a read circuit, the memory plane comprising lines normal bit cells and normal memory cells connected to the normal bit lines, each normal memory cell comprising a floating gate transistor having a tunnel window and a selection transistor.
  • a memory element for a non-volatile register has various drawbacks.
  • a first drawback of the memory element is that it requires a control of the drain voltage VD of the floating gate transistors, which requires the provision of the cascode transistors and of the bias circuit delivering the voltage Vcasc.
  • This bias circuit must deliver the voltage Vcasc as soon as the supply voltage Vcc appears, to allow rapid reading of the memory element before the effective start of the integrated circuit. Whether it is a simple voltage divider bridge or a more complex bias circuit such as a charge pump, this bias circuit has the drawback of consuming current. It also has a certain commissioning time, so that the memory element cannot be read instantly when the supply voltage appears. Another drawback of the memory element is that its reading requires applying the voltage Vcc to the selection input E0 of each memory point Mil, M12, so that the selection transistor ST2 is on. A circuit for selecting the memory points Mil, M12 must therefore be provided to ensure the transfer to a dynamic register of the data contained in the memory element.
  • Another disadvantage of the memory element is that its reading requires applying the reading voltage Vread to the gate control input El. If the voltage Vread is zero as indicated above, means for connecting the input El to the mass must intervene during the transfer in a dynamic register of the data contained in the memory element.
  • the present invention relates to a non-volatile register memory element which does not require a control of the drain voltage of its floating gate transistors, which therefore does not require cascode transistors and of bias circuit of cascode transistors, which is either of a fast reading and which can be easily integrated in an EEPROM memory plan.
  • the present invention also relates to means making it possible to integrate a non-volatile register memory element into a memory plane.
  • the objective of the present invention is to provide an EEPROM memory comprising a non-volatile register memory element integrated in the memory plane of the EEPROM memory.
  • an erasable and programmable memory electrically integrated on a silicon substrate comprising a memory plane, a line decoder, a column decoder, a read circuit, the memory plane comprising bit lines normal and normal memory cells connected to the normal bit lines, each normal memory cell comprising a floating gate transistor comprising a tunnel window, and a selection transistor, in which the memory plane comprises at least one memory point of a register non-volatile, having a normal memory cell connected to a normal bit line of the memory plane and accessible • erase and programming through the decoders of the memory array, and a special memory cell comprising a floating gate transistor devoid of tunnel window , the floating gate of the floating gate transistor of the special memory cell being connected to the floating gate of the floating gate transistor of the normal memory cell, and includes a special bit line for connecting the special memory cell of the memory point to a specific circuit for reading the memory point.
  • the special memory cell comprises a selection transistor having its source and its drain short-circuited.
  • the selection transistor comprises a doped region forming a short circuit between the source and the drain.
  • the memory comprises two memory points each comprising a normal memory cell and a special memory cell, each special memory cell being connected to a special bit line.
  • the memory comprises two memory points each comprising two redundant normal memory cells and two redundant special memory cells each redundant special memory cell being connected to a special bit line, the two memory points forming a memory element of a non-volatile register integrated in the memory plane, accessible in programming by means of the memory plane decoders and accessible in reading without going through the memory plane decoders, thanks to the special bit lines.
  • the two memory points are located in a dedicated area of the memory plane, located at the edge of the memory plane, the edge of the memory plane also comprising dummy memory cells.
  • the memory comprises a differential read circuit of the two memory points, connected to the special bit lines.
  • the memory comprises means for inhibiting the differential reading circuit during periods of erasing and programming the memory points, and means for storing, during the inhibition of the reading means, a data item read in the memory points before inhibiting the reading means.
  • the differential reading circuit comprises a reversing latch with two inputs, each input of the latch being connected to a memory point by means of an isolation transistor.
  • the differential reading circuit comprises two conductive branches each comprising a PMOS transistor whose drain is connected to one of the memory points, a first logic gate connected at the input to one of the conductive branches, and to the at least a second logic gate to form with the first logic gate a volatile type lock during periods of erasure or programming of the memory points.
  • the present invention also relates to a method of manufacturing on a silicon substrate a memory point of a non-volatile register, in which the manufacturing of the point memory is made simultaneously with the production of an EEPROM memory plane so that the memory point is integrated into the memory plane, the memory plane comprising normal bit lines and normal memory cells connected to the normal bit lines, each memory cell normal comprising a floating gate transistor comprising a tunnel window, and a selection transistor, the method comprising the manufacture of a first floating gate transistor comprising a tunnel window, intended for programming and erasing the memory point, manufacturing a transistor 'selection -flottante first transistor gate, making a second floating gate transistor without tunnel window, provided for reading the memory cell, the interconnection of the floating gates of the two transistors' floating gate , and the manufacture of a special bit line to connect the second transistor to its reading means ns go through memory plan decoders.
  • the method comprises the fabrication of a selection transistor for the second floating gate transistor, and the implantation of a doped region ensuring the short-circuiting of the source and the drain of the selection transistor of the second floating gate transistor.
  • the method comprises the production of two memory points each comprising a normal memory cell and a special memory cell, each special memory cell being connected to a special bit line, the two memory points forming a memory element of a non-volatile register integrated into the memory plan.
  • the method comprises the production of two memory points each comprising two redundant normal memory cells and two redundant special memory cells, each redundant special memory cell being connected to a special bit line, the two memory points forming an element memory of a non-volatile register integrated in the memory plan.
  • the two memory points are located in a dedicated area of the memory plane, located in edge of the memory plane, near dummy memory cells of the memory plane.
  • FIG. 1 previously described represents a conventional memory element
  • FIG. 2 previously described represents a conventional memory point present in the memory element of FIG. 1,
  • FIG. 3 represents a memory point according to the invention
  • FIG. 4A represents the topography, on the surface of a silicon substrate, of a memory point according to the invention
  • FIG. 4B is a sectional view of the memory point along an axis AA ′ shown in FIG. 4A,
  • FIG. 4C is a sectional view of the memory point along an axis BB ′ represented in FIG. 4A
  • FIG. 5 schematically represents an EEPROM memory plane comprising memory points according to the invention
  • FIG. 6 is the electric diagram of the area of the memory plane receiving memory points
  • FIG. 7 is the electrical diagram of a first embodiment of a memory element according to the invention.
  • FIG. 8 is the electrical diagram of a second embodiment of a memory element according to the invention.
  • FIG. 3 represents a memory point structure M2 according to the invention, used to make memory elements of non-volatile register.
  • the memory point M2 has a conventional architecture per se, and comprises a floating gate transistor FGT3 for erasing and programming the memory point, and at least one floating gate transistor FGT4 for reading the memory point.
  • Each floating gate transistor is connected to a selection transistor, so that the point memory here includes two selection transistors ST3, ST4.
  • Each floating gate transistor and its selection transistor form an EEPROM memory cell, respectively C3, C4.
  • the floating gate transistors FGT3, FGT4 have their control gates connected to a gate control input El of the memory point M2. Their floating grids are interconnected.
  • the selection transistors ST3, ST4 have their gates connected to a selection input E0 of the cell.
  • the drain of the transistor FGT3 is connected to a programming input E2 of the cell via the selection transistor ST3, while its source is connected to a source node SLC or source line SL.
  • the drain of the transistor FGT4 is connected to a read input E3 of the cell via the selection transistor ST4, while its source is connected to the source line SL.
  • the floating gate of the transistor FGT3 comprises a tunnel window TW while the floating gate of the transistor FGT4 does not include such a tunnel window.
  • the erasing and programming operations of the memory point M2 consist in extracting or injecting electrical charges into the floating gates, by tunnel effect, by acting on the transistor FGT3.
  • the transistor FGT4 having its floating gate connected to that of the transistor FGT3, the extraction or the injection of electric charges in the transistor FGT3 is reflected on the floating gate of the transistor FGT4.
  • a high voltage Vpp of the order of 8 to 15 V is applied to the transistor FGT3, as indicated in table 1 below.
  • the reading of the memory point is also described by table 1.
  • This reading is carried out on the transistor FGT4 via the input E3.
  • the main advantage of the point memory M2 is that the transistor FGT4, devoid of a tunnel window, is insensitive to drain stress ("drain stress").
  • drain stress In a conventional floating gate transistor comprising a tunnel window, the drain stress causes a slow extraction of negative electrical charges (“electrons") trapped in the floating gate when the transistor is in the erased state.
  • this involuntary extraction of electrical charges cannot occur, even in the presence of a high drain voltage, since the transistor FGT4 does not have a tunnel window. It is therefore not necessary to control the drain voltage VD applied to the transistor FGT4 during the reading of the memory point. It is therefore not necessary to provide the cascode transistors TN1, TN2 shown in FIG. 1 and the biasing means delivering the voltage Vcasc.
  • Vcc supply voltage of the integrated circuit
  • Vread read voltage
  • the selection transistor ST4 is suppressed or has a short circuit between its drain and its source, as shown by an arrow in FIG. 3.
  • the suppression or the short circuiting of the transistor ST4 then makes it possible to read the memory point M2 without the need to apply a selection signal to the selection input E0.
  • the input E0 can be earthed or left floating as indicated in brackets in table 1, instead of receiving the voltage Vcc.
  • FIG. 4A illustrates the topography (layout) of the memory point M2 on the surface of a silicon substrate.
  • Figure 4B is a sectional view of the transistors ST4 and FGT4 along an axis AA '.
  • Figure 4C is a sectional view of the transistors ST3 and FGT3 along an axis BB '.
  • the silicon substrate 1, here of type p the silicon substrate 1, here of type p,
  • a metal contact 8 implanted in the drain region of the transistor ST4 forming the reading input E3 - a metal contact 9 implanted in the region of the drain of the transistor ST3, forming the programming input E2,
  • tunnel oxide layer 11 interposed between a small area of the floating gate of the transistor FGT3 and the substrate 1, forming the tunnel window TW, and
  • a thick oxide layer 12 interposed between the polycrystalline silicon lines 5 and 6 to form the gate oxide separating the floating gates from the control gates of the transistors FGT3, FGT4.
  • the tunnel window of the FGT3 transistor thus corresponds to a tunnel oxide region where the oxide layer between the floating gate and the silicon substrate is very thin (a few atomic layers) in order to allow charge extraction or injection. in the floating grid by tunnel effect.
  • This tunnel window is conventionally obtained by etching a window in the thick oxide layer 10, then by growing on the substrate the tunnel oxide layer 11, which is thus deposited in the window formed in the thick oxide 10 to form the window tunnel, before the whole is covered by the polycrystalline silicon lines 5 and 6 (so-called "double poly" technology).
  • the absence of a tunnel gate in the transistor FGT4 simply requires not to etch the thick oxide layer 10 in the region intended to form the floating gate oxide of this transistor before the growth of the tunnel oxide. For this, it is sufficient to modify the etching mask of the thick oxide.
  • the drain-source short-circuit of the selection transistor ST4, proposed above, can also be obtained in a simple manner by implanting n-type dopants under the polycrystalline silicon line 7, in a region 13 intended to form the channel of the transistor. ST4.
  • This doped region 13, which appears in FIG. 4B, connects the drain and source regions 2. It is implanted before the deposition of the polycrystalline silicon line 7, when the regions 2 'are implanted.
  • memory points according to the invention require only a simple modification of certain implantation or engraving masks (compared to those which are used for the manufacture of conventional EEPROM memory cells).
  • memory points according to the invention are easy to install in an EEPROM memory area to form a non-volatile register, as will now be described.
  • FIG. 5 represents the general architecture of an EEPROM memory according to the invention.
  • a MA memory plane an RDEC line decoder, a CDEC column decoder, LTC programming locks, and a SAC read circuit
  • the memory plane comprises bit lines BLj and word lines WLi, i being: a word line index and j a bit line index.
  • a memory zone comprising one or more word lines is reserved for the manufacture of memory cells according to the invention, for the production of a non-volatile register NVREG intended to receive special bits in front of be read when the integrated circuit is powered up or before it is activated ("start" signal).
  • This zone is preferably a free location located opposite to the LTC and SAC circuit manufacturing area, here the lower part of the memory plane.
  • FIG. 6 represents an exemplary embodiment of the zone forming the NVREG register.
  • WLi the last four word lines of the memory plane, referenced WLi, WLi + 1, Li + 2, WLi + 3.
  • BLj bit lines
  • the word line WLi comprises memory cells C (i, j), C (i, j + l), the word line WLi + 1 comprises memory cells C (i + 1, j), C (i + 1 , j + l), the word line WLi + 2 comprises memory cells C (i + 2, j), C (i + 2, j + l) and the word line WLi + 3 comprises memory cells C ( i + 3, j), C (i + 3, j + l).
  • Each memory cell comprises a floating gate transistor FGT and a selection transistor ST.
  • the memory cells are conventionally arranged in symmetrical pairs, the memory cells belonging to two adjacent word lines WLi / WLi + 1, respectively WLi + 2 / WLi + 3 being connected to a common source line, respectively SL (i, i + 1), SL (i + 2, i + 3).
  • the cells C (i, j), C (i, j + l) are "normal" cells which means that they comprise FGT floating gate transistors each provided with a tunnel window, and that they are each connected to a corresponding bit line of the memory plane, respectively BLj, BLj + 1.
  • Cell C (i + 1, j) is a normal cell while cell C (i + 1, j + 1) comprises an FGT transistor without tunnel window and, preferably, a selection transistor ST having its source, and its drain short-circuited. Together, these two cells form a memory point M2 according to the invention.
  • the cell C (i + 1, j) is connected to the bit line BLj of the memory plane and is therefore accessible for erasure and programming via the RDEC and CDEC decoders of the memory plane.
  • Cell C (i + 1, j + l) is not connected to the bit line BLj + 1 but is connected to a special bit line RBLj + 1 which allows to connect this cell to a specific reading circuit, as described below.
  • Cell C (i + 2, j) is a normal cell, while cell C (i + 2, j + 1) comprises an FGT transistor without tunnel window and, preferably, a selection transistor ST having its source and its drain short-circuited. Together, the two cells C (i + 2, j), C (i + 2, j + 1) also form a memory point M2 according to the invention.
  • Cell C (i + 2, j) is connected to the bit line BLj of the memory plane and is therefore accessible for erasure and programming by means of the RDEC and -CDEC decoders of the memory plane.
  • Cell C (i + 2, j + 1) is not connected to the bit line BLj + 1 but is connected to the special bit line RBLj + 1.
  • Cells (i + 3, j), C (i + 3, j + 1) are unused dummy cells. Because of the edge effects in areas with a high density of components, it is conventional to provide components at the edge of the area which are not used, these components often having defects.
  • Two word lines WLi + 1, WLi + 2 have therefore been produced here comprising alternating normal memory cells connected to bit lines of the memory plane and memory cells without tunnel window connected to special bit lines, forming in pairs memory points according to the invention.
  • the NVME21 memory element shown in FIG. 7 comprises two memory points M21, M22.
  • the memory point M21 comprises the normal memory cell C (i + 1, j), which is erasable and programmable via the decoders of the memory plane, and the memory cell C (i + 1, j + l) according to the invention, which is connected to the special bit line RBLj + 1.
  • the memory point M22 comprises a memory cell C (i + 1, j + 2) according to the invention and a normal memory cell C (i + 1, j + 3).
  • the memory cell C (i + 1, j + 3) is connected to a bit line BLj + 3 of the memory plane and is therefore erasable and programmable via memory card decoders.
  • the memory cell C (i + 1, j + 2) is connected to a special bit line RBLj + 2.
  • bit lines RBLj + 1 and RBLj + 2 are connected to the two inputs of a conventional read circuit SAl of the type described above (fig. 1).
  • the bit line RBLj + 1 is connected to the input of the reversing gate II and the bit line RBLj + 2 connected to the input of the reversing gate 12.
  • the selection transistors TS of cells C (i + 1, j + l), C (i + 1, j + 2) are short-circuited between their drains and their sources, these cells are permanently read by the circuit SAl .
  • isolation transistors IT1, IT2 controlled by a signal / PROGERASE are provided. This signal goes to 0 during the erasure or the programming of the memory cells C (i + 1, j), C (i + 1, j + 3) (which is carried out via the decoders of the memory plane) and prevents these cells , to be read, during the injection or extraction of charges.
  • the signal / PROGERASE goes to 0, the initial value read in the memory element NVME21 is maintained at the output OUT of the circuit SAl. by the two reversing doors II, 12, which together form a lock.
  • the element • NVME22 memory shown in Figure 8 comprises two memory points M23, M24 to redundant structure. Each memory point comprises two pairs of memory cells of the memory plane, as described in table 2 below.
  • Cells (i + 1, j + l), C (i + 2, j + l), C (i + 1, j + 2), C (i + 2, j + 2) (identified by the sign "*" in Table 2) include floating gate transistors without a tunnel window and are therefore intended to be read. Their transistors ST selection here have drain-source short-circuits (identified by arrows in Figure 8). Cells (i + 1, j + l), C (i + 2, j + l) are connected to the special bit line RBLj + 1 and cells C (i + 1, j + 2), C ( i + 2, j + 2) are connected to the special bit line RBLj + 2.
  • FIG. 9 represents a reading circuit SA2 according to the invention, usable in place of the conventional reading circuit SAl.
  • the circuit SA2 is shown connected to the memory element NVME21 (fig. 7) but can also be used with the memory element NVME22 (fig. 8) or any other memory element comprising memory points according to the invention.
  • the SA2 circuit includes two PMOS transistors TPI, TP2.
  • the transistor TPI has its drain connected to the bit line RBLj + 1 which is itself connected to the memory point M21.
  • the transistor TP2 has its drain connected to the special bit line RBLj + 2 which is itself connected to the memory point M22.
  • Each transistor TPI, TP2 receives the voltage Vcc on its source.
  • the gate of transistor TP2 is connected to the drain of transistor TPI, and the gate of transistor TPI is connected to the drain of transistor TP2.
  • the drain of transistor TP2 (or, in a variant, the drain of transistor TPI) is connected to the input of an inverting gate 13 via a transistor IT3 of NMOS type and a transistor IT4 of type PMOS, the transistors IT3, IT4 being arranged in parallel.
  • the output of gate 13 forms the output OUT of circuit SA2.
  • the output of gate 13 is brought back to the input of an inverting gate 14.
  • the output of gate 14 is brought back to the input of gate 13 by means of an IT5 transistor of the NMOS type and of an IT6 PMOS type transistor, the IT5, IT6 transistors being arranged in parallel.
  • the transistors IT4, IT5 are controlled by the signal / PROGERASE.
  • Transistors IT3, IT6 . are controlled by a PROGERASE signal delivered by an inverting gate 15 receiving the input signal / PROGERASE. When the signal / PROGERASE is at 1, the output OUT delivers a logic signal which is the inverse of the voltage present on the drain D of the transistor TP2.
  • the drain D of the transistor TP2 goes to 0 (ground) and the output OUT goes to 1 when the memory point M22 is programmed and the memory point M21 is erased. Conversely, the drain D of the transistor TP2 goes to 1 (Vcc) and the output OUT goes to 0 when the memory point M22 is erased and the memory point M21 programmed.
  • the signal / PROGERASE is at 0, that is to say during the erasing periods for programming the memory points M21, M22
  • the input of gate 13 is isolated from the drain of transistor TP2 and the output of gate 13 is brought back to the entrance to door 13 through door 14. In this. In this case, the doors 13, 14 form a lock which maintains the data read in the NVME21 memory element on the output OUT before the erasing process of programming the memory points M21, M22 begins.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

L'invention concerne une mémoire effaçable et programmable électriquement intégrée sur un substrat de silicium, comprenant un plan mémoire comprenant des lignes de bit normales (BLj) et des cellules mémoire normales (C (i, j)) reliées aux lignes de bit normales (BLj), chaque cellule mémoire normale comprenant un transistor à grille flottante (FGT) comportant une fenêtre tunnel (TW), et un transistor de sélection (ST). Selon l'invention, le plan mémoire (MA) comprend au moins un point mémoire d'un registre non volatile (NVREG), comprenant une cellule mémoire normale (C(i+1, j) reliée à une ligne de bit normale (BLj) du plan mémoire et accessible en effacement et programmation par l'intermédiaire des décodeurs (RDEC, CDEC) du plan mémoire, une cellule mémoire spéciale C(i+1, j+1) comprenant un transistor à grille flottante (FGT) dépourvu de fenêtre tunnel, la grille flottante du transistor à grille flottante de la cellule mémoire spéciale étant connectée à la grille flottante du transistor à grille flottante de la cellule mémoire normale, et une ligne de bit spéciale (RBL+1) pour relier la cellule mémoire spéciale du point mémoire à un circuit spécifique de lecture du point mémoire.

Description

MEMOIRE EEPROM COMPRENANT UN REGISTRE NON VOLATILE INTEGRE DANS
SON PLAN MEMOIRE
La présente invention concerne une mémoire effaçable et programmable électriquement intégrée sur un substrat de silicium, comprenant un plan mémoire, un décodeur de ligne, un décodeur de colonne, un circuit de lecture, le plan mémoire comprenant des lignes de bit normales et des cellules mémoire normales reliées aux lignes de bit normales, chaque cellule mémoire normale comprenant un transistor à grille flottante comportant une fenêtre tunnel, et un transistor de sélection.
Il est fréquent que des cellules mémoire non volatiles soient utilisées pour stocker des bits spéciaux d'un circuit intégré, comme des bits de configuration, des bits d'état (status bits) , des bits de programmation redondante (memory redundancy programmation) , des bits de protection d'un plan mémoire, etc..
Ces bits spéciaux sont généralement agencés dans un registre non volatile dont le contenu est lu prioritairement par un circuit de lecture spécifique et est transféré dans un registre dynamique dès que la tension d'alimentation est appliquée au circuit intégré, ou avant la réalisation de la première opération par le circuit intégré, par exemple en réponse à une commande' "Start" appliquée au circuit intégré.
Un registre non volatile du type précité comprend un ou plusieurs éléments mémoire non volatiles, chaque élément mémoire permettant de stocker un bit spécial. A chaque élément mémoire est associé un circuit de lecture spécifique, permettant de lire le bit stocké dans l'élément mémoire pour le transférer dans le registre dynamique. Une lecture différentielle est généralement prévue pour diminuer le temps de lecture du registre non volatile.
La figure 1 représente un exemple de réalisation d'un élément mémoire NVME1 d'un tel registre non volatile, ainsi qu'un exemple de réalisation d'un circuit SA1 de lecture de l'élément mémoire. L'élément mémoire NVME1 est de type différentiel et comprend deux points mémoire Mil, M12. Chaque point mémoire Mil,
M12 comprend une entrée de sélection E0, une entrée de contrôle de grille El, une entrée de programmation E2, une entrée de
5 lecture E3 et un nœud de source SLC.
Le circuit de lecture SAl comprend par exemple deux portes inverseuses II, 12 alimentées par une tension Vcc, généralement la tension d'alimentation du circuit intégré dans lequel l'ensemble est agencé. Les portes II, 12 sont connectées tête-
10 bêche et forment un verrou inverseur ou bascule flip-flop. L'entrée de la porte II est reliée à l'entrée de lecture E3 du point mémoire Mil par l'intermédiaire d'un- transistor cascode TN1. L'entrée de la porte 12 est reliée à l'entrée de lecture E3 du point mémoire M12 par l'intermédiaire d'un transistor cascode
15. TN2.. La sortie OUT du circuit de lecture SAl est prélevée sur la sortie de l'une des portes II, 12, ici la sortie de la porte II.
Les points mémoire Mil.,- M12 sont généralement configurés avant la commercialisation du circuit intégré, par exemple lors de la phase de test précédant la commercialisation du circuit
20 intégré. Cette configuration consiste à placer les points mémoire Mil, M12 dans des états complémentaires, l'un étant effacé et l'autre programmé ou vice-versa, en fonction de la donnée à enregistrer dans l'élément mémoire NVME1.
Si le point mémoire Mil est programmé et le point mémoire
25 M12 est effacé, le point mémoire Mil est électriquement conducteur entre son entrée de lecture E3 et le nœud SLC, tandis que le point mémoire M12 n'est pas conducteur. Ainsi, lorsque la tension Vcc apparaît, l'entrée de la porte inverseuse II (sortie de la porte 12) est tirée à 0 (masse) et la sortie OUT passe à 1
30 (Vcc) .
Inversement, si le point mémoire M12 est programmé et le point mémoire Mil effacé, l'entrée de la porte inverseuse 12 (sortie de la porte II) est tirée à 0 (masse) et la sortie OUT passe à 0 lorsque la tension Vcc apparaît.
35 La figure 2 représente une structure classique de point mémoire Ml, utilisable pour réaliser chacun des points mémoire Mil, M12. Le point mémoire ML comprend un premier transistor à grille flottante FGTl pour l'effacement et la programmation du point mémoire, et au moins un second transistor à grille flottante PGT2 pour la lecture du point mémoire. Chaque transistor à grille flottante est équipé d'un transistor de sélection de sorte que le point mémoire comprend ici deux transistors de sélection ST1, ST2. Chaque transistor à grille flottante et son transistor de sélection forment une cellule mémoire EEPROM, respectivement Cl, C2.
Les transistors à grille flottante FGTl, FGT2 ont leurs grilles de contrôle connectées à l'entrée de contrôle de grille El. Les transistors de sélection ST1, ST2 ont leurs grilles connectées à l'entrée de sélection E0. Le drain du transistor FGTl est relié à l'entrée de programmation E2 par l'intermédiaire du transistor de sélection ST1, tandis que sa source est reliée au nœud SLC. Le drain du transistor FGT2 est relié à l'entrée de lecture E3 par l'intermédiaire du transistor de sélection ST2, tandis que sa source est reliée au nœud SLC. Le nœud SLC est généralement une ligne de source SL.
Les grilles flottantes des transistors FGTl, FGT2 sont interconnectées et comprennent chacune une fenêtre tunnel TW. Cette fenêtre tunnel correspond à une région où la couche d'oxyde entre la grille flottante et le substrat de silicium est très fine (quelques couches atomiques) afin de permettre l'extraction ou l'injection de charge dans la grille flottante par effet tunnel (effet Fowler Nordheim) .
Les opérations d'effacement et de programmation du point mémoire Ml consistent en une extraction ou une injection de charges électriques dans les grilles flottantes des transistors FGTl, FGT2, par effet tunnel. Cette extraction ou injection est appliquée sur le transistor FGTl uniquement, par l'intermédiaire des entrées E0, El, E2. A cet effet, une haute tension Vpp de l'ordre de 8 à 15 V (selon filière technologique) est appliquée au transistor FGTl, selon une méthode d'effacement ou de programmation à choisir parmi diverses méthodes connues de l'homme de l'art. Le transistor FGT2 ayant sa grille flottante connectée à celle du transistor FGTl, l'extraction ou l'injection de charges électriques dans la grille flottante du transistor FGTl se répercute sur la grille flottante du transistor FGT2.
La . lecture du point mémoire Ml est effectuée au moyen du. transistor FGT2. Une tension de lecture Vread est appliquée sur la grille de contrôle du transistor FGT2 par l'intermédiaire de l'entrée El. Cette tension est par exemple égale à 0 (masse), un transistor programmé ayant généralement une tension de seuil négative et un transistor effacé une tension de seuil positive. Simultanément, la tension Vcc est appliquée sur l'entrée de sélection E0 afin que le transistor de sélection ST2 soit passant. Les transistors cascode TN1, TN2 (figure 1) reçoivent sur leur grille une tension de polarisation Vcasc égale à VD+Vt, Vt étant la tension de seuil des transistors TN1, TN2. Ainsi, la tension reçue par le drain du transistor FGT2 pendant la lecture du point mémoire est égale à Vu. Cette tension VD est contrôlée grâce , aux transistors cascode afin d'éviter une programmation parasite du transistor FGT2 par effet de "stress de drain" (drain stress), lorsque celui-ci est dans l'état effacé (la programmation parasite du transistor FGT2 entraînant la programmation parasite du transistor FGTl) . La tension VD ne doit généralement pas dépasser 1 Volt, soit une tension Vcasc de l'ordre de 2 Volt. La donnée lue sur l'entrée E3 dépend de l'état programmé ou effacé du transistor FGT2, celui-ci étant bloqué dans 1 ' état effacé (donnée correspondant par convention à un 1 logique) ou passant dans l'état programmé (donnée correspondant par convention à un 0 logique) .
Une idée de la présente invention est d'intégrer un tel élément mémoire de registre non volatile dans une mémoire EEPROM classique comprenant un plan mémoire, un décodeur de ligne, • un décodeur de colonne, un circuit de lecture, le plan mémoire comprenant des lignes de bit normales et des cellules mémoire normales reliées aux lignes de bit normales, chaque cellule mémoire normale comprenant un transistor à grille flottante comportant une fenêtre tunnel et un transistor de sélection. Toutefois, un tel élément mémoire pour registre non volatile présente divers inconvénients. Un premier inconvénient de l'élément mémoire est qu'il nécessite un contrôle de la tension de drain VD des transistors à grille flottante, ce qui nécessite la prévision des transistors cascode et du circuit de polarisation délivrant la tension Vcasc. Ce circuit de polarisation doit délivrer la tension Vcasc dès l'apparition de la tension d'alimentation Vcc, pour permettre la lecture rapide de l'élément mémoire avant le démarrage effectif du circuit intégré. Qu'il s'agisse d'un simple pont diviseur de tension ou d'un circuit de polarisation plus complexe comme une pompe de charge, ce circuit de polarisation présente l'inconvénient de consommer du courant. Il présente également un certain temps de mise en service, de sorte que l'élément mémoire ne peut être lu instantanément lors de l'apparition de la tension d'alimentation. Un autre inconvénient de l'élément mémoire est que sa lecture nécessite d'appliquer la tension Vcc sur l'entrée de sélection E0 de chaque point mémoire Mil, M12, afin que le transistor de sélection ST2 soit passant. Un circuit de sélection des points mémoire Mil, M12 doit donc être prévu pour assurer le transfert dans un registre dynamique de la donnée contenue dans l'élément mémoire.
Un autre inconvénient de l'élément mémoire est que sa lecture nécessite d'appliquer la tension de lecture Vread sur l'entrée de contrôlé de grille El. Si la tension Vread est nulle comme indiqué plus haut, des moyens pour connecter l'entrée El à la masse doivent intervenir lors du transfert dans un registre dynamique de la donnée contenue dans l'élément mémoire.
De tous ces inconvénients, il découle que l'élément mémoire ne peut pas être aisément intégré dans un plan mémoire EEPROM. Ainsi, la présente invention vise un élément mémoire de registre non volatile qui ne nécessite pas un contrôle de la tension de drain de ses transistors à grille flottante, qui ne nécessite donc pas de transistors cascode et de circuit de polarisation des transistors cascode, qui soit d'une lecture rapide et qui puisse être aisément intégré dans un plan mémoire EEPROM. La présente invention vise également des moyens permettant d'intégrer dans un plan mémoire un élément mémoire de registre non volatile.-
Ainsi, l'objectif de la présente invention est de prévoir une mémoire EEPROM comprenant un élément mémoire de registre non volatile intégré dans le plan mémoire de la mémoire EEPROM.
Cet objectif est atteint par la prévision d'une mémoire effaçable et programmable électriquement intégrée sur un substrat de silicium, comprenant un plan mémoire, un décodeur de ligne, un décodeur de colonne, un circuit de lecture, le plan mémoire comprenant des lignes de bit normales et des cellules mémoire normales reliées aux lignes de bit normales, chaque cellule mémoire normale comprenant un transistor à grille flottante comportant une fenêtre tunnel, et' un transistor de sélection, dans lequel le plan mémoire comprend au moins un point mémoire d'un registre non volatile, comprenant une cellule mémoire normale reliée à une ligne de bit normale du • plan mémoire et accessible en effacement et programmation par l'intermédiaire des décodeurs du plan mémoire, et une cellule mémoire spéciale comprenant un transistor à grille flottante dépourvu de fenêtre tunnel, la grille flottante du transistor à grille flottante de la cellule mémoire spéciale étant connectée à la grille flottante du transistor à grille flottante de la cellule mémoire normale, et comprend une ligne de bit spéciale pour relier la cellule mémoire spéciale du point mémoire à un circuit spécifique de lecture du point mémoire.
Selon un mode de réalisation, la cellule mémoire spéciale comprend un transistor de sélection ayant sa source et son drain en court-circuit . Selon un mode de réalisation, le transistor de sélection comprend une région dopée formant court-circuit entre la source et le drain.
Selon un mode de réalisation, la mémoire comprend deux points mémoire comportant chacun une cellule mémoire normale et une cellule mémoire spéciale, chaque cellule mémoire spéciale étant reliée à une ligne de bit spéciale. Selon un mode de réalisation, la mémoire comprend deux points mémoire comportant chacun deux cellules mémoire normales redondantes et deux cellules mémoire spéciales redondantes chaque cellule mémoire spéciale redondante étant reliée à une ligne de bit spéciale, les deux points mémoire formant un élément mémoire d'un registre non volatile intégré dans le plan mémoire, accessible en programmation par l'intermédiaire des décodeurs du plan mémoire et accessible en lecture sans passer par les décodeurs du plan mémoire, grâce aux lignes de bit spéciales. Selon un mode de réalisation, les deux points mémoire sont implantés dans une zone dédiée du plan mémoire, se situant en bordure du plan mémoire, la bordure du plan mémoire comprenant également des cellules mémoire factices.
Selon un mode de réalisation, la mémoire comprend un circuit de lecture différentielle des deux points mémoire, relié aux lignes de bit spéciales.
Selon un mode de réalisation, la mémoire comprend des moyens d'inhibition du circuit de lecture différentielle pendant des périodes d'effacement et de programmation des points mémoire, et des moyens pour mémoriser, pendant l'inhibition des moyens de lecture, une donnée lue dans les points mémoire avant l'inhibition des moyens de lecture.
Selon un mode de réalisation, le circuit de lecture différentielle comprend un verrou inverseur à deux entrées, chaque entrée du verrou étant reliée à un point mémoire par l'intermédiaire d'un transistor d'isolement.
Selon un mode de réalisation, le circuit de lecture différentielle comprend deux branches conductrices comprenant chacune un transistor PMOS dont le drain est relié à l'un des points mémoire, une première porte logique reliée en entrée à l'une des branches conductrices, et au moins une seconde porte logique pour former avec la première porte logique un verrou de type volatile pendant des périodes d'effacement ou programmation des points mémoire. La présente invention concerne également un procédé de fabrication sur un substrat de silicium d'un point mémoire d'un registre non volatile, dans lequel la fabrication du point mémoire est faite simultanément à la fabrication d'un plan mémoire EEPROM de manière que le point mémoire soit intégré dans le plan mémoire, le plan mémoire comprenant des lignes de bit normales et des cellules mémoire normales reliées aux lignes de bit normales, chaque cellule mémoire normale comprenant un transistor à grille flottante comportant une fenêtre tunnel, et un transistor de sélection, le procédé comprenant la fabrication d'un premier transistor à grille flottante comprenant une fenêtre tunnel, prévu pour la programmation et l'effacement du point mémoire, la fabrication d'un transistor ' de sélection du premier transistor à grille -flottante, la fabrication d'un second transistor à grille flottante sans fenêtre tunnel, prévu pour la lecture du point mémoire, l'interconnexion des grilles flottantes des deux transistors' à grille flottante, et la fabrication d'une ligne de bit spéciale pour relier le second transistor à des moyens de lecture sans passer par des décodeurs du plan mémoire.
Selon un mode de réalisation, le procédé comprend la fabrication d'un transistor de sélection du second transistor à grille flottante, et 1 ' implantation d'une région dopée assurant la mise en court-circuit de la source et du drain du transistor de sélection du second transistor à grille flottante.
Selon un mode de réalisation, le procédé comprend la fabrication de deux points mémoire comportant chacun une cellule mémoire normale et une cellule mémoire spéciale, chaque cellule mémoire spéciale étant reliée à une ligne de bit spéciale, les deux points mémoire formant un élément mémoire d'un registre non volatile intégré dans le plan mémoire.
Selon un mode de réalisation, le procédé comprend la fabrication de deux points mémoire comportant chacun deux cellules mémoire normales redondantes et deux cellules mémoires spéciales redondantes, chaque cellule mémoire spéciale redondante étant reliée à une ligne de bit spéciale, les deux points mémoire formant un élément mémoire d'un registre non volatile intégré dans le plan mémoire. Selon un mode de réalisation, les deux points mémoire sont implantés dans une zone dédiée du plan mémoire, se situant en bordure du plan mémoire, à proximité de cellules mémoire factices du plan mémoire.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un point mémoire selon l'invention et de divers modes de réalisation d'éléments mémoire selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
- la figure 1 précédemment décrite représente un élément mémoire classique,
- la figure 2 précédemment décrite représente un point mémoire classique présent dans l'élément mémoire de la figure 1,
- la figure 3 représente un point mémoire selon l'invention,
- la figure 4A représente la topographie, à la surface d'un substrat de silicium, d'un point mémoire selon l'invention,
- la figure 4B est une vue en coupe du point mémoire selon un axe AA' représenté en figure 4A,
- la figure 4C est une vue en coupe du point mémoire selon un axe BB' représenté en figure 4A, - la figure 5 représente schématiquement un plan mémoire EEPROM comprenant des points mémoire selon l'invention,
- la figure 6 est le schéma électrique de la zone du plan mémoire recevant des points mémoire,
- la figure 7 est le schéma électrique d'un premier mode de réalisation d'un élément mémoire selon l'invention,
- la figure 8 est le schéma électrique d'un second mode de réalisation d'un élément mémoire selon l'invention,
- la figure 9 est le schéma électrique d'un troisième mode de réalisation d'un élément mémoire selon l'invention. La figure 3 représente une structure de point mémoire M2 selon l'invention, utilisée pour réaliser des éléments mémoire de registre non volatile. Le point mémoire M2 présente une architecture en soi classique, et comprend un transistor à grille flottante FGT3 pour l'effacement et la programmation du point mémoire, et au moins un transistor à grille flottante FGT4 pour la lecture du point mémoire. Chaque transistor à grille flottante est relié à un transistor de sélection, de sorte que le point mémoire comprend ici deux transistors de sélection ST3, ST4. Chaque transistor à grille flottante et son transistor de sélection forment une cellule mémoire EEPROM, respectivement C3, C4. Les transistors à grille flottante FGT3, FGT4 ont leurs grilles de contrôle connectées à une entrée de contrôle de grille El du point mémoire M2. Leurs grilles flottantes sont interconnectées. Les transistors de sélection ST3, ST4 ont leurs grilles connectées à une entrée de sélection E0 de la cellule. Le drain du transistor FGT3 est relié à une entrée de programmation E2 de la cellule par l'intermédiaire du- transistor de sélection ST3, tandis que sa source est reliée à un nœud de source SLC ou ligne de source SL. Le drain du transistor FGT4 est relié à une entrée de lecture E3 de la cellule par l'intermédiaire du transistor de sélection ST4, tandis que sa source est reliée à la ligne de source SL.
Plusieurs transistors FGT4, FGT4 ' , FGT4" peuvent être agencés en parallèle, s'il est nécessaire de drainer un courant important pour tirer rapidement à zéro l'entrée d'un circuit de lecture ayant une forte capacité d'entrée.
La grille flottante du transistor FGT3 comprend une fenêtre tunnel TW tandis que la grille flottante du transistor FGT4 ne comprend pas une telle fenêtre tunnel.
Les opérations d'effacement et de programmation du point mémoire M2 consistent en une extraction ou injection de charges électriques dans les grilles flottantes, par effet tunnel, en agissant sur le transistor FGT3. Le transistor FGT4 ayant sa grille flottante connectée à celle du transistor FGT3, l'extraction ou l'injection de charges électriques dans le transistor FGT3 se répercute sur la grille flottante du transistor FGT4.
A cet effet, une haute tension Vpp de l'ordre de 8 à 15 V est appliquée au transistor FGT3, comme indiqué dans le tableau 1 ci-après. La lecture du point mémoire est également décrite par le tableau 1. Cette lecture est effectuée sur le transistor FGT4 par l'intermédiaire de l'entrée E3. L'avantage principal du point mémoire M2 est que le transistor FGT4, dépourvu de fenêtre tunnel, est insensible au stress de drain ("drain stress") . Dans un transistor à grille flottante classique comprenant une fenêtre tunnel, le stress de drain entraîne une extraction lente de charges électriques négatives ("électrons") prisonnières de la grille flottante lorsque le transistor se trouve dans l'état effacé. Ici, cette extraction involontaire de charges électriques ne peut pas se produire, même en présence d'une tension de drain élevée, car le transistor FGT4 ne comporte pas de fenêtre tunnel. Il n'est donc pas nécessaire de contrôler la tension de drain VD appliquée sur le transistor FGT4 pendant la lecture du point mémoire. Il n'est donc pas nécessaire de prévoir les transistors cascode TN1, TN2 représentés en figure 1 et les moyens de polarisation délivrant la tension Vcasc.
Tableau 1
Figure imgf000013_0001
EO : entrée de sélection,
El : entrée de contrôle de grille, E2 : entrée de programmation,
E3 : entrée de lecture,
SL : ligne de source SL,
GND = masse,
ELT = Potentiel flottant, Vcc : tension d'alimentation du circuit intégré,
Vread : tension de lecture.
Selon un aspect optionnel de l'invention, on admet que le fait d'effectuer une lecture différentielle des deux points mémoire Mil, M12, permet de s'affranchir de l'application de la tension de lecture Vread sur l'entrée de contrôle de grille El, de sorte que l'entrée El peut être mise à la masse ou laissée flottante comme indiqué dans le tableau 1 entre parenthèse. En effet, la tension aléatoire apparaissant sur une grille de' contrôle laissée flottante ne peut devenir inférieure "à 0,6 V en raison de l'existence d'une diode parasite entre la grille de contrôle et le substrat. Un transistor programmé ayant une tension de seuil négative généralement inférieure à -1 V et un transistor effacé ayant une tension de seuil positive, les fluctuations de la tension flottante sur l'entrée El n'affectent pas le processus de lecture différentielle.
Selon un autre aspect de la présente invention, le transistor de sélection ST4 est supprimé ou présente un court- circuit entre son drain et sa source, comme représenté par une flèche sur la figure 3. La suppression ou la mise en court- circuit du transistor ST4 permet alors de lire le point mémoire M2 sans qu'il soit nécessaire d'appliquer un signal de sélection sur l'entrée de sélection E0. Dans ces conditions l'entrée E0 peut être mise à la masse ou être laissée flottante comme indiqué entre parenthèses dans le tableau 1, au lieu de recevoir la tension Vcc.
La figure 4A illustre la topographie (layout) du point mémoire M2 à la surface d'un substrat de silicium. La figure 4B est une vue en coupe des transistors ST4 et FGT4 selon un axe AA' . La figure 4C est une vue en coupe des transistors ST3 et FGT3 selon un axe BB' .
On distingue les éléments suivants :
- le substrat de silicium 1, ici de type p,
- une ligne de silicium polycristallin 5 gravée en forme de rectangle, formant à la fois la grille flottante 5-1, 5-2 de chacun des transistors FGT3, FGT4 et une piste conductrice reliant les deux grilles flottantes,
- une ligne de silicium polycristallin 6 recouvrant la ligne 5 et formant à la fois les grilles de contrôle 6-1, 6-2 des transistors FGT3, FGT4 et une piste conductrice d'interconnexion de ces grilles (conduisant à l'entrée de contrôle de grille El), - une ligne de silicium .polycristallin 7 formant à la fois les grilles 7-1, 7-2 des transistors ST3, ST4 et une piste conductrice d'interconnexion de ces grilles (conduisant à l'entrée de sélection E0) , - des régions dopées 2 de type n implantées par auto-alignement sur les lignes de silicium polycristallin 6, 7, formant de part et d'autre de celles-ci des régions de drain et de source des transistors ST3, ST4, FGT3, FGT4,
- des régions dopées 2' de type n implantées au moyen d'un masque d'implantation avant le dépôt du silicium polycristallin, formant des prolongements des régions 2 qui s'étendent sous les grilles flottantes,
- un contact métallique 8 implanté dans la région de drain du transistor ST4, formant l'entrée de lecture E3 - un contact métallique 9 implanté dans la région, de drain du transistor ST3, formant l'entrée de programmation E2,
- une couche d'oxyde épais 10 interposée entre les lignes de silicium polycristallin 5, 7 et le' substrat 1, pour former l'oxyde de grille des transistors ST3, ST4 et l'oxyde de grille flottante des transistors FGT3, FGT4,
- une couche d'oxyde tunnel 11 interposée entre une zone de faible surface de la grille flottante du transistor FGT3 et le substrat 1, formant la fenêtre tunnel TW, et
- une couche d'oxyde épais 12 interposée entre les lignes dé silicium polycristallin 5 et 6 pour former l'oxyde de grille séparant les grilles flottantes des grilles de contrôle des transistors FGT3, FGT4.
La fenêtre tunnel du transistor FGT3 correspond ainsi à une région d'oxyde tunnel où la couche d'oxyde entre la grille flottante et le substrat de silicium est très fine (quelques couches atomiques) afin de permettre l'extraction ou l'injection de charge dans la grille flottante par effet tunnel. Cette fenêtre tunnel est obtenue classiquement en gravant une fenêtre dans la couche d'oxyde épais 10, puis en faisant croître sur le substrat la couche d'oxyde tunnel 11, qui se dépose ainsi dans la fenêtre pratiquée dans l'oxyde épais 10 pour former la fenêtre tunnel, avant que l'ensemble ne soit recouvert par les lignes de silicium polycristallin 5 et 6 (technologie dite "double poly ") .
Ainsi, l'absence de grille tunnel dans le transistor FGT4 nécessite simplement de ne pas graver la couche d'oxyde épais 10 dans la région destinée à former l'oxyde de grille flottante de ce transistor avant la croissance de l'oxyde tunnel. Pour cela, il suffit de modifier le masque de gravure de l'oxyde épais.
Le court-circuit drain-source du transistor de sélection ST4, proposé plus haut, peut également être obtenu de façon simple en implantant des dopants de type n sous la ligne de silicium polycristallin 7, dans une région 13 destinée à former le canal du transistor ST4. Cette région dopée 13, qui apparaît en figure 4B, relie les régions 2 de drain et de source. Elle est implantée avant le dépôt de la ligne de silicium polycristallin 7, au moment où les régions 2' sont implantées.
En définitive la mise en œuvre du point mémoire selon l'invention ne nécessite qu'une simple modification de certains masques d'implantation ou de gravure (par rapport à ceux qui sont utilisés pour la fabrication de cellules mémoire EEPROM classique) . Ainsi, des points mémoire selon l'invention sont aisés à implanter dans une zone mémoire EEPROM pour former un registre non volatile, comme cela sera maintenant décrit.
La figure 5 représente l'architecture générale d'une mémoire EEPROM selon l'invention. On distingue un- plan mémoire MA, un décodeur de ligne RDEC, un décodeur de colonne CDEC, des verrous de programmation LTC, et un circuit de lecture SAC
("sensé amplifiers circuit") . Le plan mémoire comprend des lignes de bit BLj et des lignes de mot WLi, i étant: un indice de ligne de mot et j un indice de ligne de bit. A un emplacement déterminé du plan mémoire MA, une zone mémoire comprenant une ou plusieurs lignes de mot est réservée à la fabrication de cellules mémoire selon' l'invention, pour la réalisation d'un registre non volatile NVREG destiné à recevoir des bits spéciaux devant être lus à la mise sous tension du circuit intégré ou avant son activation (signal "start") . Cette zone est de préférence un emplacement libre situé à l'opposé de la zone de fabrication des verrous LTC et du circuit SAC, ici la partie inférieure du plan mémoire.
De cette zone sont extraites des lignes de bit spéciales RBLj+1, RBLj+2, RBLj+5, RBLj+6... ("Read Bit Lines) permettant la lecture des cellules mémoire selon l'invention au moyen de circuits de lecture spécifiques.
La figure 6 représente un exemple de réalisation de la zone formant registre NVREG. On distingue sur cette figure les quatre dernières lignes de mot du plan mémoire, référencées WLi, WLi+1, Li+2, WLi+3. Dans un. souci de simplification du schéma, seulement deux lignes de bit BLj , BLj+1 sont représentées .
La ligne de mot WLi comprend des cellules mémoire C(i, j), C(i, j+l), la ligne de mot WLi+1 comprend des cellules mémoire C(i+1, j), C(i+1, j+l), la ligne de mot WLi+2 comprend des cellules mémoire C(i+2, j), C(i+2, j+l) et la ligne de mot WLi+3 comprend des cellules mémoire C(i+3, j), C(i+3, j+l). Chaque cellule mémoire comprend un transistor à grille flottante FGT et un transistor de sélection ST.
Les cellules mémoire sont classiquement agencées par paires symétriques, les cellules mémoire appartenant à deux lignes de mot adjacentes WLi/WLi+1, respectivement WLi+2/WLi+3 étant reliées à une ligne de source commune, respectivement SL(i, i+1) , SL(i+2, i+3) . Les cellules C(i, j), C(i, j+l) sont des cellules "normales" ce qui signifie qu'elles comportent des transistors à grille flottante FGT pourvus chacun d'une fenêtre tunnel, et qu'elles sont chacune connectées à une ligne de bit correspondante du plan mémoire, respectivement BLj, BLj+1.
La cellule C(i+1, j) est une cellule normale tandis que la cellule C(i+1, j+l) comprend un transistor FGT dépourvu de fenêtre tunnel et, de préférence, un transistor de sélection ST ayant sa source, et son drain en court-circuit. Ensemble, ces deux cellules forment un point mémoire M2 selon l'invention. La cellule C(i+1, j) est reliée à la ligne de bit BLj du plan mémoire et est donc accessible en effacement et programmation par l'intermédiaire des décodeurs RDEC et CDEC du plan mémoire. La cellule C(i+1, j+l) n'est pas connectée à la ligne de bit BLj+1 mais est connectée à une ligne de bit spéciale RBLj+1 qui permet de connecter cette cellule à un circuit de lecture spécifique, comme décrit plus loin.
La cellule C(i+2, j) est une cellule normale tandis que la cellule C(i+2, j+l) comprend un transistor FGT dépourvu de fenêtre tunnel et, de préférence, un transistor de sélection ST ayant sa source et son drain en court-circuit. Ensemble, les deux cellules C(i+2, j), C(i+2, j+l) forment également un point mémoire M2 selon l'invention. La cellule C(i+2, j) est reliée à la ligne de bit BLj du plan mémoire et est donc accessible en effacement et programmation par l'intermédiaire des décodeurs RDEC et -CDEC du plan mémoire. La cellule C(i+2, j+l) n'est pas connectée à la ligne de bit BLj+1 mais est connectée à la ligne de bit spéciale RBLj+1.
Les cellules C(i+3, j), C(i+3, j+l) sont des cellules factices non utilisées. En raison des effets de bords dans les zones à grande densité de composants, il est classique de prévoir des composants en bordure de zone qui ne sont pas utilisés, ces composants présentant souvent des défauts.
On a donc réalisé ici deux lignes de mot WLi+1, WLi+2 comprenant en alternance des cellules mémoire normales reliées à des lignes de bit du plan mémoire et des cellules mémoire sans fenêtre tunnel reliées à des lignes de bit spéciales, formant par paires des points mémoire selon l'invention.
En utilisant d'autres lignes de bit du plan mémoire, on peut réaliser à partir des lignes de mot WLi+1, WLi+2 des éléments mémoire différentiels comme celui représenté en figure 7 ou des éléments mémoire différentiels redondants comme celui représenté en figure 8.
L'élément mémoire NVME21 représenté en figure 7 comprend deux points mémoire M21, M22. Le point mémoire M21 comprend la cellule mémoire normale C(i+1, j), qui est effaçable et programmable via les décodeurs du plan mémoire, et la cellule mémoire C(i+1, j+l) selon l'invention, qui est reliée à la ligne de bit spéciale RBLj+1. Le point mémoire M22 comprend une cellule mémoire C(i+1, j+2) selon l'invention et une cellule mémoire normale C(i+1, j+3) . La cellule mémoire C(i+1, j+3) est reliée à une ligne de bit BLj+3 du plan mémoire et est donc effaçable et programmable via les décodeurs du plan mémoire. a cellule mémoire C(i+1, j+2) est reliée à une ligne de bit spéciale RBLj+2.
Les lignes de bit RBLj+1 et RBLj+2 sont reliées aux deux entrées d'un circuit de lecture classique SAl du type décrit plus haut (fig. 1) . La ligne de bit RBLj+1 est connectée à l'entrée de la porte inverseuse II et la ligne de bit RBLj+2 connectée à l'entrée de la porte inverseuse 12.
Si les transistors de sélection TS des cellules C(i+1, j+l), C(i+1, j+2) sont court-circuites entre leurs drains et leurs sources, ces cellules sont lues en permanence par le circuit SAl. Dans ce cas, on prévoit le long des lignes de bit RBLj+1, RBLj+2 des transistors ' d'isolement IT1, IT2 pilotés par un signal /PROGERASE. Ce signal passe à 0 pendant l'effacement ou la programmation des cellules mémoire C(i+1, j), C(i+1, j+3) (qui s'effectue via les décodeurs du plan mémoire) et empêche ces cellules, d'être lues, pendant l'injection ou l'extraction de charges. Au moment où le signal /PROGERASE passe à 0, la valeur initiale lue dans l'élément mémoire NVME21 est maintenue à la sortie OUT du circuit SAl. par les deux portes inverseuses II, 12, qui forment ensemble un verrou.
L'élément • mémoire NVME22 représenté en figure 8 comprend deux points mémoire M23, M24 à structure redondante. Chaque point mémoire comprend deux paires de cellules mémoire du plan mémoire, comme décrit dans le tableau 2 ci-après.
Tableau 2
Figure imgf000019_0001
Les cellules C(i+1, j+l), C(i+2, j+l), C(i+1, j+2), C(i+2, j+2) (repérées par le signe "*" dans le tableau 2) comprennent des transistors à grille flottante sans fenêtre tunnel et sont donc destinées à être lues. Leurs transistors de sélection ST ont ici des courts-circuits drain-source (repérés par des flèches sur la figure 8). Les cellules C(i+1, j+l), C(i+2, j+l) sont connectées à la ligne de bit spéciale RBLj+1 et les cellules C(i+1, j+2), C(i+2, j+2) sont connectées à la ligne de bit spéciale RBLj+2. Ces deux lignes de bit sont reliées, comme précédemment, au circuit de lecture SAl par l'intermédiaire des transistors d'isolement IT1, IT2 pilotés par le signal /PROGERASE. Les paires de cellules redondantes sont lues simultanément, car les transistors de sélection de ces cellules sont en court-circuit. On bénéficie des avantages de la redondance, en termes de sécurité de stockage des bits spéciaux, dans l'hypothèse où l'une des cellules mémoire serait défectueuse.
La figure 9 représente un circuit de lecture SA2 selon l'invention, utilisable en lieu et place du circuit de lecture classique SAl. Le circuit SA2 est représenté connecté à l'élément mémoire NVME21 (fig. 7) mais peut également être utilisé avec l'élément mémoire NVME22 (fig. 8) ou tout autre élément mémoire comprenant des points mémoire selon l'invention. Le circuit SA2 comprend deux transistors PMOS TPI, TP2.
Le transistor TPI a son drain connecté à la ligne de bit RBLj+1 qui est elle-même connectée au point mémoire M21. Le transistor TP2 a son drain connecté à la ligne de bit spéciale RBLj+2 qui est elle-même connectée au point mémoire M22. Chaque transistor TPI, TP2 reçoit la tension Vcc sur sa source. La grille du transistor TP2 est connectée au drain du transistor TPI, et la grille du transistor TPI est connectée au drain du transistor TP2. Le drain du transistor TP2 (ou, dans une variante, le drain du transistor TPI) est connecté à l'entrée d'une porte inverseuse 13 par l'intermédiaire d'un transistor IT3 de type NMOS et d'un transistor IT4 de type PMOS, les transistors IT3, IT4 étant agencés en parallèle. La sortie de la porte 13 forme la sortie OUT du circuit SA2. La sortie de la porte 13 est ramenée sur l'entrée d'une porte inverseuse 14. La sortie de la porte 14 est ramenée sur l'entrée de la porte 13 par l'intermédiaire d'un transistor IT5 de type NMOS et d'un transistor IT6 de type PMOS, les transistors IT5, IT6 étant agencés en parallèle. Les transistors IT4, IT5 sont pilotés par le signal /PROGERASE. Les transistors IT3, IT6. sont pilotés par -un signal PROGERASE délivré par une porte inverseuse 15 recevant le signal /PROGERASE en entrée. Quand le signal /PROGERASE est à 1, la sortie OUT délivre un signal logique qui est l'inverse de la tension présente sur le drain D du transistor TP2. Ainsi, le drain D du transistor TP2 passe à 0 (masse) et la sortie OUT passe à 1 quand le point mémoire M22 est programmé et le point mémoire M21 est effacé. Inversement, le drain D du transistor TP2 passe à 1 (Vcc) et la sortie OUT passe à 0 quand le point mémoire M22 est effacé et le point mémoire M21 programmé. Quand le signal /PROGERASE est à 0, soit pendant les périodes d'effacement programmation des points mémoire M21, M22, l'entrée de la porte 13 est isolée du drain du transistor TP2 et la sortie de la porte 13 est ramenée sur l'entrée de la porte 13 par l'intermédiaire de la porte 14. Dans ce. cas, les portes 13, 14 forment un verrou .qui maintient sur la sortie OUT la donnée lue dans, l'élément mémoire NVME21 avant le commencement du processus d'effacement programmation des points mémoire M21, M22.

Claims

REVENDICATIONS
' 1. Mémoire effaçable et programmable électriquement intégrée sur un substrat de silicium (1) , comprenant un plan mémoire (MA) , un décodeur de ligne (RDEC) , un décodeur de colonne
(CDEC) , un circuit de lecture (SAC) , le plan mémoire comprenant • des lignes de bit normales (BLj ) et des cellules mémoire normales
(C(i, j)) reliées aux lignes de bit normales (BLj), chaque cellule mémoire normale comprenant un transistor à grille flottante (FGT) comportant une fenêtre tunnel (TW) , et un transistor de sélection (ST) , caractérisé en ce que le plan mémoire (MA) comprend :
- au moins un point mémoire d'un registre non volatile (NVREG) , comprenant :
- une cellule mémoire normale (C(i+1, ' j)) reliée à une ligne de bit normale (BLj) du plan mémoire et accessible en effacement et programmation par l'.intermédiaire des décodeurs (RDEC, CDEC) du plan mémoire, et
- une cellule mémoire spéciale (C(i+1, j+l)) comprenant un transistor à grille flottante (FGT) dépourvu de fenêtre tunnel, la grille flottante du transistor à grille flottante de la cellule mémoire spéciale étant connectée à la grille flottante du transistor à grille flottante de la cellule mémoire normale, et
- une ligne de bit spéciale (RBLj+1) pour relier la cellule mémoire spéciale du point mémoire à un circuit spécifique (SAl, SA2) de lecture du point mémoire.
2. Mémoire selon la revendication 1, dans laquelle la cellule mémoire spéciale (C(i+1, j+l)) comprend un transistor de sélection (ST) ayant sa source et son drain en court-circuit.
3. Mémoire selon la revendication 2, dans laquelle le transistor de sélection comprend une région dopée (13) formant court-circuit entre la source et le drain.
4. Mémoire selon l'une des revendications 1 à 3, comprenant deux points mémoire (M21, M22) comportant chacun une cellule mémoire normale (C(i+l,j), C(i+l,j+3)) et une cellule mémoire spéciale (C(i+1, j+l), C(i+l,j+2)), chaque cellule mémoire spéciale étant reliée à une ligne de bit spéciale (RBLj+1, RBLj+2) .'
5. Mémoire selon l'une des revendications 1 à 3, comprenant deux points mémoire (M23, M24) comportant chacun deux cellules mémoire normales redondantes (C(i+l,j), C(i+2,j), C(i+l,j+3),
C(i+2,j+3)) et deux cellules mémoire spéciales redondantes
(C(i+l,j+l), C(i+2,j+l), C(i+l,j+2), C(i+2,j+2)), chaque cellule mémoire spéciale redondante étant reliée à une ligne de bit spéciale (RBLj+1, RBLj+2) , les deux points mémoire formant un élément mémoire d'un registre non volatile (NVREG) intégré dans le plan mémoire, accessible en programmation par l'intermédiaire des décodeurs du plan mémoire et accessible en lecture sans passer par les décodeurs du plan mémoire, grâce aux lignes de bit spéciales .
6. Mémoire selon l'une des revendications 4 et 5, dans laquelle les deux points mémoire sont implantés dans une zone dédiée du plan mémoire (MA.) , se situant en bordure du plan mémoire, la bordure du plan mémoire comprenant également des cellules mémoire factices (C(i+3,j), C(i+3, j+l)).
7. Mémoire selon l'une des revendications 4 à 6, comprenant un circuit (SAl, SA2) de lecture différentielle des deux points mémoire, relié aux lignes de bit spéciales.
8. Mémoire selon la revendication 7, comprenant des moyens (IT1, IT2, IT3, IT4) d'inhibition du circuit de lecture différentielle (SAl, SA2) pendant des périodes d'effacement et de programmation des points mémoire, et des moyens (II, 12, 13, 14) pour mémoriser, pendant l'inhibition des moyens de lecture, une donnée lue dans les points mémoire avant l'inhibition des moyens de lecture.
9. Mémoire selon la revendication 8, dans laquelle le circuit de lecture différentielle (SAl) comprend un verrou inverseur (II, 12) à deux entrées, chaque entrée du verrou étant reliée à un point mémoire (M21, M22) par l'intermédiaire d'un transistor (IT1, IT2) d'isolement.
10. Mémoire selon la revendication 8, dans laquelle le circuit de lecture différentielle (SA2) comprend deux branches conductrices comprenant chacune un transistor PMOS (TPI, TP2) dont le drain est relié à l'un des points mémoire, une première porte logique (13) reliée en entrée à l'une des branches conductrices, et au moins une seconde porte logique (14) pour former avec la première porté logique un verrou de type volatile pendant des périodes d'effacement ou programmation des points mémoire.
11. Procédé de fabrication sur un substrat de silicium (1) d'un point mémoire (M2, M21, M23) d'un registre non volatile, caractérisé en ce que la fabrication du point mémoire est faite simultanément à la fabrication d'un plan mémoire EEPROM de manière que le point mémoire soit intégré dans le plan mémoire, le plan mémoire comprenant des lignes de bit normales (BLj) et des cellules mémoire normales (C(i, j)) reliées aux lignes de bit normales (BLj ) , chaque cellule mémoire normale comprenant un transistor à grille flottante (FGT) comportant une fenêtre tunnel (TW) , et un transistor de sélection (ST) , et en ce qu'il comprend :
- la fabrication d'un premier transistor à grille flottante (FGT3) comprenant une fenêtre tunnel, prévu pour la programmation et l'effacement du point mémoire,
- la fabrication d'un transistor (ST3) de sélection du premier transistor à grille flottante (FGT3) ,
- la fabrication d'un second transistor à grille flottante (FGT4) sans fenêtre tunnel, prévu pour la lecture du point mémoire,
- l'interconnexion des grilles flottantes (5-1, 5-2) des deux transistors à grille flottante, et - la fabrication d'une ligne de bit spéciale (RBLj+1, RBLj+2) pour relier le second transistor à des moyens de lecture sans passer par des décodeurs (RDEC, CDEC) du plan mémoire.
12. Procédé selon la revendication 11, comprenant la fabrication d'un transistor (ST4) de sélection du second transistor à grille flottante (FGT4) , et l'implantation d'une région dopée (13) assurant la mise en court-circuit de la source et du drain du transistor de sélection du second transistor à grille flottante.
13. Procédé selon l'une des revendications 11 et 12, comprenant la fabrication de deux points mémoire (M21, M22) comportant chacun une cellule mémoire normale (C(i+l,j), C(i+l,j+3)) et une cellule mémoire spéciale (C(i+1, j+l), C(i+l,j+2)), chaque cellule mémoire spéciale étant reliée à une ligne de bit spéciale (RBLj+1, RBLj+2) , les deux points mémoire formant un. élément mémoire d'un registre non volatile (NVREG) intégré dans le plan mémoire.
14. Procédé selon l'une des revendications 11 et 12, comprenant la fabrication de deux points mémoire (M23, M24) comportant chacun deux cellules mémoire normales redondantes (C(i+l,j), C(i+2,j), C(i+l,j+3), C(i+2,j+3)) et deux cellules mémoires spéciales redondantes (C(i+l,j+l), C(i+2,j+l), C(i+l,j+2), C(i+2,j+2)), chaque cellule mémoire spéciale redondante étant reliée à une ligne de bit spéciale (RBLj+1, RBLj+2) , les deux points mémoire formant un élément mémoire d'un registre non volatile (NVREG) intégré dans le plan mémoire.
15. Procédé selon l'une des revendications 13 et 14, dans laquelle les deux points mémoire sont implantés dans une zone dédiée du plan mémoire (MA) , se situant en bordure du plan mémoire, à proximité de cellules mémoire factices (C(i+3,j), Ci (+3, j+D) du plan mémoire.
PCT/FR2003/002559 2002-08-27 2003-08-21 Memoire eeprom comprenant un registre non volatile integre dans son plan memoire WO2004021361A2 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/067,345 US7139195B2 (en) 2002-08-27 2005-02-25 EEPROM memory comprising a non-volatile register integrated into the memory array thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR02/10611 2002-08-27
FR0210611A FR2844090A1 (fr) 2002-08-27 2002-08-27 Cellule memoire pour registre non volatile a lecture rapide

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/067,345 Continuation US7139195B2 (en) 2002-08-27 2005-02-25 EEPROM memory comprising a non-volatile register integrated into the memory array thereof

Publications (2)

Publication Number Publication Date
WO2004021361A2 true WO2004021361A2 (fr) 2004-03-11
WO2004021361A3 WO2004021361A3 (fr) 2004-07-29

Family

ID=31502922

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2003/002559 WO2004021361A2 (fr) 2002-08-27 2003-08-21 Memoire eeprom comprenant un registre non volatile integre dans son plan memoire

Country Status (3)

Country Link
US (1) US7139195B2 (fr)
FR (1) FR2844090A1 (fr)
WO (1) WO2004021361A2 (fr)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2904464A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Circuit eeprom de retention de charges pour mesure temporelle
FR2904463A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Programmation d'un circuit de retention de charges pour mesure temporelle
US8331203B2 (en) * 2006-07-27 2012-12-11 Stmicroelectronics S.A. Charge retention circuit for a time measurement
FR3021804B1 (fr) 2014-05-28 2017-09-01 Stmicroelectronics Rousset Cellule memoire non volatile duale comprenant un transistor d'effacement
FR3021803B1 (fr) * 2014-05-28 2017-10-13 Stmicroelectronics Rousset Cellules memoire jumelles accessibles individuellement en lecture
FR3025353B1 (fr) 2014-09-03 2016-09-09 Stmicroelectronics Rousset Memoire non volatile composite a effacement par page ou par mot
FR3084521B1 (fr) 2018-07-25 2020-08-14 Stmicroelectronics Rousset Procede de protection d'un module de circuit integre et dispositif correspondant
FR3084520B1 (fr) 2018-07-25 2020-08-14 Stmicroelectronics Rousset Procede de protection d'un circuit integre, et dispositif correspondant
FR3084492A1 (fr) 2018-07-30 2020-01-31 Stmicroelectronics (Rousset) Sas Procede de detection d'une attaque par un faisceau de particules electriquement chargees sur un circuit integre, et circuit integre correspondant
FR3099259B1 (fr) 2019-07-24 2021-08-13 St Microelectronics Rousset Procédé de protection de données stockées dans une mémoire, et circuit intégré correspondant
FR3099640A1 (fr) * 2019-07-31 2021-02-05 Stmicroelectronics (Rousset) Sas Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0085550A2 (fr) * 1982-01-29 1983-08-10 Seeq Technology, Incorporated Dispositif de mémoire de type MOS électriquement programmable et effaçable
US4788663A (en) * 1987-04-24 1988-11-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with a lightly-doped drain structure
US4912534A (en) * 1987-03-16 1990-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
EP0443775A2 (fr) * 1990-02-19 1991-08-28 Fujitsu Limited Circuit de signature pour un dispositif de mémoire non-volatile
EP0778581A2 (fr) * 1995-12-07 1997-06-11 Samsung Electronics Co., Ltd. Dispositif de mémoire non-volatile
US5862091A (en) * 1996-07-23 1999-01-19 Sgs-Thomson Microelectronics S.A. Memory accessible in read mode only
EP1085521A1 (fr) * 1999-09-17 2001-03-21 Fujitsu Limited Mémoire non volatile à semi-conducteurs
FR2831315A1 (fr) * 2001-10-22 2003-04-25 St Microelectronics Sa Memoire eeprom comprenant des moyens de lecture simultanee de bits speciaux d'un premier et d'un second type

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177705A (en) * 1989-09-05 1993-01-05 Texas Instruments Incorporated Programming of an electrically-erasable, electrically-programmable, read-only memory array
US5187683A (en) * 1990-08-31 1993-02-16 Texas Instruments Incorporated Method for programming EEPROM memory arrays

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0085550A2 (fr) * 1982-01-29 1983-08-10 Seeq Technology, Incorporated Dispositif de mémoire de type MOS électriquement programmable et effaçable
US4912534A (en) * 1987-03-16 1990-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US4788663A (en) * 1987-04-24 1988-11-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with a lightly-doped drain structure
EP0443775A2 (fr) * 1990-02-19 1991-08-28 Fujitsu Limited Circuit de signature pour un dispositif de mémoire non-volatile
EP0778581A2 (fr) * 1995-12-07 1997-06-11 Samsung Electronics Co., Ltd. Dispositif de mémoire non-volatile
US5862091A (en) * 1996-07-23 1999-01-19 Sgs-Thomson Microelectronics S.A. Memory accessible in read mode only
EP1085521A1 (fr) * 1999-09-17 2001-03-21 Fujitsu Limited Mémoire non volatile à semi-conducteurs
FR2831315A1 (fr) * 2001-10-22 2003-04-25 St Microelectronics Sa Memoire eeprom comprenant des moyens de lecture simultanee de bits speciaux d'un premier et d'un second type

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ANIL GUPTA ET AL: "5V-only EEPROM - springboard for autoprogrammable systems" ELECTRONICS., vol. 55, no. 3, 10 février 1982 (1982-02-10), pages 121-125, XP002242083 VNU BUSINESS PUBLICATIONS, NEW YORK., US ISSN: 0883-4989 *
DUMITRU CIOACA ET AL: "A million-cycle CMOS 256K EEPROM" IEEE JOURNAL OF SOLID-STATE CIRCUITS, IEEE INC. NEW YORK, US, vol. 22, no. 5, octobre 1987 (1987-10), pages 684-692, XP002189322 ISSN: 0018-9200 *

Also Published As

Publication number Publication date
US20050201158A1 (en) 2005-09-15
FR2844090A1 (fr) 2004-03-05
WO2004021361A3 (fr) 2004-07-29
US7139195B2 (en) 2006-11-21

Similar Documents

Publication Publication Date Title
EP1342244B1 (fr) Memoire flash effacable par page
EP1727152B1 (fr) Architecture de mémoire EEPROM
FR2726935A1 (fr) Dispositif a memoire non-volatile electriquement effacable et procede de realisation d'un tel dispositif
FR3029343A1 (fr) Dispositif compact de memoire de type electriquement effacable et programmable
FR2987696A1 (fr) Procede de lecture ecriture de cellules memoire non volatiles
FR3021804A1 (fr) Cellule memoire non volatile duale comprenant un transistor d'effacement
WO2004021361A2 (fr) Memoire eeprom comprenant un registre non volatile integre dans son plan memoire
FR3021803A1 (fr) Cellules memoire jumelles accessibles individuellement en lecture
FR2826496A1 (fr) Memoire eeprom protegee contre les effets d'un claquage de transistor d'acces
FR2987700A1 (fr) Memoire non volatile comprenant des mini caissons a potentiel flottant
EP0516516B1 (fr) Mémoire avec cellule mémoire EEPROM à effet capacitif et procédé de lecture d'une telle cellule mémoire
FR3049380A1 (fr) Amelioration des performances en lecture d'un dispositif de memoire non volatile, en particulier un dispositif de memoire non volatile avec transistor de selection enterre
FR2976115A1 (fr) Memoire non volatile a compensation de couplage capacitif entre lignes de bit
EP2286450B1 (fr) Memoire a structure du type eeprom et a lecture seule
FR3071355B1 (fr) Cellule-memoire eeprom compacte
EP0750313B1 (fr) Mémoire EEPROM programmable et effaçable par effet de Fowler-Nordheim
FR3006491A1 (fr) Procede d’ecriture dans une memoire de type eeprom incluant un rafraichissement de cellules memoire
EP1863035B1 (fr) Mémoire EEPROM ayant une résistance contre le claquage de transistors améliorée
EP1486987B1 (fr) Memoire flash comprenant des moyens de contrôle et de rafraîchissement de cellules mémoire dans l'état effacé
EP3896695B1 (fr) Procédé d'écriture dans une mémoire non-volatile suivant le vieillissement des cellules mémoires et circuit intégré correspondant
FR3070537A1 (fr) Memoire non-volatile a encombrement restreint
FR3054723A1 (fr) Cellule-memoire eeprom compacte avec zone d'injection tunnel reduite
FR2776820A1 (fr) Memoire a grille flottante electriquement effacable organisee en mots
FR2769747A1 (fr) Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel
EP1256961B1 (fr) Architecture de mémoire non volatile et circuit intégré comportant une mémoire correspondante

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11067345

Country of ref document: US

122 Ep: pct application non-entry in european phase