FR3050739A1 - Procede de fabrication de cellules-memoires resistives - Google Patents

Procede de fabrication de cellules-memoires resistives Download PDF

Info

Publication number
FR3050739A1
FR3050739A1 FR1653940A FR1653940A FR3050739A1 FR 3050739 A1 FR3050739 A1 FR 3050739A1 FR 1653940 A FR1653940 A FR 1653940A FR 1653940 A FR1653940 A FR 1653940A FR 3050739 A1 FR3050739 A1 FR 3050739A1
Authority
FR
France
Prior art keywords
memory
electrodes
conductive layer
electrode
mox
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1653940A
Other languages
English (en)
Other versions
FR3050739B1 (fr
Inventor
Philippe Boivin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR1653940A priority Critical patent/FR3050739B1/fr
Priority to US15/352,985 priority patent/US10319906B2/en
Priority to CN201621458476.0U priority patent/CN206541826U/zh
Priority to CN201611240245.7A priority patent/CN107342303B/zh
Priority to DE102016123445.1A priority patent/DE102016123445A1/de
Publication of FR3050739A1 publication Critical patent/FR3050739A1/fr
Application granted granted Critical
Publication of FR3050739B1 publication Critical patent/FR3050739B1/fr
Priority to US16/400,649 priority patent/US11114614B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

La mémoire non-volatile du type mémoire résistive à accès direct à base d'oxyde comprend, au sein de la partie d'interconnexion du circuit intégré, un plan-mémoire comportant des cellules-mémoires capacitives (CEL) s'étendant selon une première direction (X) et une deuxième direction (Y) orthogonales et comportant chacune une première électrode (BE), une région diélectrique (MOX) et une deuxième électrode (TE). Le plan mémoire (PM) comprend des plots conducteurs de forme carrée ou rectangulaire formant lesdites premières électrodes, ledit empilement de la couche diélectrique (MOX) et de la deuxième couche conductrice (CC2) recouvre lesdits plots dans la première direction (X) et forme dans la deuxième direction (Y) des bandes conductrices (BDY) s'étendant sur et entre lesdits plots, les deuxièmes électrodes (TE) étant formées par des zones desdites deuxièmes bandes (BDY) en regard desdits plots.

Description

Procédé de fabrication de cellules-mémoires résistives
Des modes de réalisation et de mise en œuvre de l’invention concernent des mémoires non-volatiles du type mémoire résistive.
Les mémoires résistives (RRAM), telles que les mémoires à accès direct à base d’oxyde (OxRAM), les mémoires électrolytiques (CBRAM) ou encore les mémoires ferromagnétiques (FRAM), présentent de nombreux avantages et performances, notamment des temps de lecture et d’écriture très faibles, des tensions de fonctionnement basses, une faible consommation d’énergie, une intégration facile, une endurance quasiment infinie et une densité potentiellement très importante.
Les mémoires résistives RRAM comportent habituellement des points-mémoires capables de stocker un bit, répartis matriciellement selon des rangées et des colonnes dans un plan-mémoire. L’accès à un point-mémoire se fait via des lignes de mots parcourant les rangées du plan-mémoire et des lignes de bits parcourant les colonnes du plan-mémoire.
Dans les mémoires résistives RRAM, chaque point-mémoire comporte usuellement une structure, ou cellule-mémoire, capacitive du type métal-oxyde-métal (MOM). Les couches métalliques de la structure capacitive MOM forment des électrodes dites basse et haute, disposées de part et d’autre d’une couche diélectrique, par exemple du type oxyde métallique.
Etant composées d’oxyde et de métaux, les cellules-mémoires capacitives peuvent être avantageusement fabriquées dans la partie d’interconnexion d’un circuit intégré, située au-dessus du substrat et usuellement désignés par l’homme du métier sous l’acronyme anglosaxon « BEOL » pour « Back-End Of Line ».
Les procédés de fabrication de mémoire résistive RRAM mettent en œuvre des étapes de photolithographie classiques, au cours desquelles on irradie selon un motif voulu une couche de résine photosensible déposée sur la structure en cours de formation. On retire ensuite la résine ayant subi l’irradiation (ou n’ayant pas subi l’irradiation), de façon à former un masque de résine, afin de graver la partie découverte de ladite structure à travers le masque de résine.
La figure 1 illustre un masque de résine classique déposé sur un plan-mémoire PM de mémoire résistive en formation, en vue du dessus. Le masque de résine comporte des « plots » 1 de forme carré, périodiquement répétés dans les directions des rangées X et des colonnes Y du plan-mémoire PM. Ces plots 1 définissent à terme les dimensions des cellules capacitives CEL.
Lors des étapes de photolithographie, les images projetées apparaissent avec des irrégularités, telles que des coins arrondis. Et malgré la mise en œuvre de traitements de correction optique de proximité (OPC : Optical Proximity Correction), les parties carrés de la résine ont tendance à s’arrondir sur leurs angles et finissent par devenir circulaires, comme représenté par les pointillés 2. Par conséquent la surface sur laquelle reposent les plots de résine diminue.
Plus la surface diminue, plus l’adhérence de la résine devient problématique et des décollements risquent de générer de graves défauts de fabrication.
Ainsi la densification des mémoires de type RRAM est limitée par ce problème d’adhérence de la résine photosensible.
Par conséquent il est proposé, selon des modes de mise en œuvre, un procédé de formation d’une cellule-mémoire ou d’un plan-mémoire de mémoire résistive RRAM permettant de réduire la taille des points-mémoire sans subir ledit problème d’adhérence.
Cela permet d’augmenter la densité de la mémoire RRAM et également de maîtriser le facteur de forme des cellules produites.
Selon un aspect, il est proposé un procédé de réalisation d’au moins une cellule-mémoire capacitive possédant une première électrode et une deuxième électrode séparée par une région diélectrique, au sein d’une partie d’interconnexion d’un circuit intégré.
Selon une caractéristique générale de cet aspect, le procédé comprend une première étape de gravure au cours de laquelle on forme dans une première couche conductrice, une première bande s’étendant dans une première direction, une formation sur la première couche conductrice gravée, d’une couche diélectrique et d’une deuxième couche conductrice, et une seconde étape de gravure au cours de laquelle on forme dans la deuxième couche conductrice, la couche diélectrique et la première couche conductrice gravée, une deuxième bande s’étendant dans une deuxième direction orthogonale à la première direction, la première électrode étant formée par l’intersection, dans la première couche conductrice, de la première bande et de la deuxième bande et la deuxième électrode étant formée par la zone de la deuxième couche conductrice en regard de la première électrode.
Selon un mode de mise en œuvre, applicable à la réalisation d’un plan-mémoire de mémoire résistive comportant, au sein de ladite partie d’interconnexion du circuit intégré, plusieurs cellules-mémoires capacitives, la formation des premières électrodes des cellules-mémoires comprend la première étape de gravure au cours de laquelle on grave dans la première couche conductrice des premières bandes s’étendant dans la première direction et la seconde étape de gravure au cours de laquelle on grave dans la deuxième couche conductrice, la couche diélectrique et la première couche conductrice gravée, des deuxièmes bandes s’étendant dans la deuxième direction, les deuxièmes électrodes des cellules-mémoires étant formées par des zones desdites deuxièmes bandes en regard des premières électrodes (BE).
Ce procédé, qui utilise des bandes pour former une ou plusieurs cellule(s)-mémoire(s), permet de conserver le facteur de forme de la ou des cellule(s)-mémoire(s), généralement carré ou rectangulaire.
Selon un mode de mise en œuvre, les premières bandes et les deuxièmes bandes sont réparties périodiquement dans le plan mémoire selon un pas régulier dans chacune des deux directions.
Selon un mode de mise en œuvre, la première et la seconde étapes de gravure comprennent le dépôt d’une couche de résine photosensible suivi d’une étape de photolithographie.
Les masques de résine reposent dans ces modes de mise en œuvre sur des surfaces plus grandes que dans les modes de mise en œuvre classiques. Ainsi cet aspect répond au problème d’adhérence de la résine et permet d’augmenter avantageusement la densité des mémoires résistives RRAM.
Le procédé peut comprendre en outre une formation de lignes de mots parcourant le plan-mémoire dans la première direction et de lignes de bits parcourant le plan-mémoire dans la deuxième direction, une formation de premiers contacts électriquement conducteurs reliant les lignes de mots aux premières électrodes, et une formation de deuxièmes contacts électriquement conducteurs reliant les lignes de bits aux deuxièmes électrodes.
Selon un autre aspect, il est proposé un dispositif de mémoire comportant, au sein d’une partie d’interconnexion d’un circuit intégré, au moins une cellule-mémoire capacitive possédant une première électrode et une deuxième électrode séparées par une région diélectrique.
Selon une caractéristique générale de cet autre aspect, la première électrode comprend un plot conducteur de forme carrée ou rectangulaire, et le dispositif comprend un empilement d’une couche diélectrique et d’une couche conductrice formant une bande s’étendant sur et de chaque côté dudit plot, la deuxième électrode étant formée par la zone de ladite deuxième couche conductrice en regard dudit plot.
Selon un mode de réalisation, le dispositif de mémoire comporte au sein de la partie d’interconnexion du circuit intégré, un plan-mémoire comportant des cellules-mémoires capacitives s’étendant selon une première direction et une deuxième direction orthogonales et comportant chacune une première électrode, une région diélectrique et une deuxième électrode, le plan mémoire comprenant des plots conducteurs de forme carrée ou rectangulaire formant lesdites premières électrodes, ledit empilement de la couche diélectrique (MOX) et de la deuxième couche conductrice recouvrant lesdits plots dans la première direction et formant dans la deuxième direction des bandes conductrices s’étendant sur et entre lesdits plots, les deuxièmes électrodes étant formées par des zones desdites deuxièmes bandes en regard desdits plots.
Selon un mode de réalisation la mémoire comprend en outre des lignes de mots parcourant le plan-mémoire dans la première direction et des lignes de bits parcourant le plan-mémoire dans la deuxième direction, des premiers contacts électriquement conducteurs reliant les lignes de mots aux premières électrodes, et des deuxièmes contacts électriquement conducteurs reliant les lignes de bits aux deuxièmes électrodes. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen détaillé de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1, précédemment décrite, illustre un masque de résine utilisé dans les procédés classiques de formation de mémoire résistive ; - les figures 2 à 7 représentent différentes structures obtenues ou utilisées lors de la mise en œuvre d’un procédé de formation de mémoire résistive selon l’invention.
Les figures 2, 4, 6 et 7 représentent des vues en coupe X et Y de structures obtenues lors de différentes étapes de formation d’un plan-mémoire de mémoire résistive RRAM, selon des plans parallèles à une première direction X et à une deuxième direction Y, par exemple respectivement longitudinale et transversale. Ces directions X, Y correspondent par exemple respectivement aux futures rangées et colonnes du plan-mémoire PM.
Les figures 3 et 5 représentent, en vue du dessus, des masques de résine déposés sur un plan-mémoire en cours de formation de mémoire résistive RRAM sur lesquelles on a représenté les première et deuxième directions X et Y.
Les vues en coupes X et Y de la figure 2 montrent une structure classique d’interconnexions BEOL comportant un niveau de métallisation Mi à partir duquel on va former des cellules-mémoires capacitives du plan-mémoire.
La partie d’interconnexions BEOL est généralement formée au-dessus d’un circuit électronique fabriqué dans et sur un substrat semiconducteur et comportent plusieurs niveaux de métallisation successifs. Les cellules-mémoires résistives sont par exemple formées entre deux niveaux de métallisation Mi et Mi+1.
Le niveau de métallisation Mi est représenté très schématiquement et comporte notamment des pistes métalliques formant des lignes de mots WL s’étendant selon la première direction X.
Lors d’une étape préliminaire, on a formé de façon classique et connue en soi des premiers contacts électriquement conducteurs CWL reliés aux lignes de mots, dans une couche de diélectrique OX déposée au-dessus du niveau de métallisation Mi.
De manière préférentielle et classique, la surface S de diélectrique OX comportant les contacts CWL est aplanie grâce par exemple à une planarisation mécano-chimique en voie humide.
Dans une première étape d’un procédé avantageux de formation d’un plan-mémoire de mémoire résistive RRAM, on dépose sur la surface S une première couche conductrice CCI, qui servira à terme à la formation des premières électrodes BE des structures capacitives MOM.
Ces premières électrodes BE sont les électrodes inférieures de la structure capacitive MOM, c’est-à-dire les électrodes les plus proches du substrat du circuit intégré.
Le métal utilisé pour former les électrodes basses BE peut être par exemple choisi parmi du titane Ti, du nitrure de titane TiN, ou un métal dit noble tel que du platine Pt ou de l’iridium Ir.
Lors d’une étape suivante du procédé de formation, on dépose sur la première couche CCI une couche de résine photosensible subissant une phase de photolithographie et de gravure classique et connue en soi, afin de former des bandes de résine longitudinales RX.
La figure 3 représente lesdites bandes de résine RX s’étendant parallèlement à la direction X, et réparties périodiquement dans une direction perpendiculaire à la direction X. Les bandes de résines sont de même largeur entre elles, sont répétées selon un pas régulier et sont disposées en regard des contacts CWL.
On grave ensuite la partie découverte de la première couche conductrice CCI, de manière sélective par rapport à la résine RX et jusqu’à la surface de diélectrique OX, afin d’obtenir, après retrait de la résine, des bandes BDX s’étendant dans la première direction X du futur plan-mémoire (figure 4).
Au cours de cette étape, aucun problème d’adhérence de la résine n’est rencontré, en effet, le motif de résine a une forme de bandes dont la surface de contact est plus grande que pour un motif de plots, et ne comportant pas de coins risquant de s’arrondir.
La résine est ensuite sélectivement retirée afin de dégager la structure obtenue pour mettre en œuvre les prochaines étapes du procédé.
La figure 4 représente une étape suivante du procédé, dans laquelle on a déposé sur la structure obtenue une couche diélectrique MOX puis une deuxième couche conductrice CC2.
La deuxième couche conductrice CC2 comportera à terme des deuxièmes électrodes TE des cellules capacitives CEL, et peut être également formée en Ti, TiN ou Pt. Ces deuxièmes électrodes TE sont les électrodes supérieures des cellules capacitives CEL, c’est-à-dire les électrodes les plus éloignées du substrat.
La couche diélectrique MOX est avantageusement un oxyde métallique, par exemple composé d’un oxyde de titane TiOx ou de dioxyde d’hafnium HfOi.
Lors d’une étape suivante du procédé de formation, on dépose de nouveau une couche de résine photosensible subissant une phase de photolithographie et de gravure, afin de former des bandes de résine transversales RY, perpendiculaires aux bandes longitudinales RX précédemment obtenues.
La figure 5 représente lesdites bandes de résine RY sur la surface la structure précédemment obtenue, comportant un empilement de la couche diélectrique MOX et de la seconde couche conductrice CC2 sur la première couche conductrice CCI et sur la surface S de la couche de diélectrique OX.
Les bandes de résine RY s’étendent parallèlement à l’axe Y, et sont réparties périodiquement dans la direction X. Les bandes de résines RY sont également de même largeur entre elles, répétées selon un pas régulier et disposées en regard des contacts CWL.
Dans une étape suivante, dont le résultat est représenté par la figure 6, on grave sélectivement par rapport à la résine et successivement la deuxième couche conductrice CC2, la couche diélectrique MOX et la première couche conductrice CCI jusqu’à la surface S de la couche d’oxyde OX.
Ainsi les gravures de la première couche conductrice CCI selon deux masques perpendiculaires RX, RY engendre des premières électrodes BE de forme carrée ou rectangulaire, sans subir un arrondissement des angles.
La couche de diélectrique MOX et la seconde couche conductrice CC2 ont quant à elles une configuration en bandes BDY, correspondante au motif du masque RY, et présentant une allure de chevrons dont les dents en regard des premières électrodes BE forment les deuxièmes électrodes (ou électrodes supérieures) TE des cellules-mémoires.
Comme précisé ci-après en relation avec la figure 7, les deuxièmes électrodes TE des cellules-mémoire appartenant à une même colonne seront à terme reliées entre elles par une ligne de bits.
Le facteur de forme des cellules capacitives MOM est ainsi principalement défini par la forme des plots formant les premières électrodes BE. Lesdits plots étant obtenus par la gravure de bandes perpendiculaires, ce procédé permet de conserver un tel facteur de forme pour des dimensions réduites.
Comme le montre la figure 7, on forme de manière classique et connu en soi des lignes de bits BL s’étendant dans la direction transversale Y, formant les colonnes du plan-mémoire PM, et reliées à chaque électrode haute TE d’une colonne du plan-mémoire PM par des deuxièmes contacts CBL.
Les lignes de bits BL sont par exemple réalisées dans le niveau de métallisation supérieur Mi+1. Les deuxièmes contacts CBL sont ainsi réalisés entre le niveau de métallisation Mi+1 et les deuxièmes électrodes des cellules capacitives CEL.
Dans un but de clarté, il n’a pas été représenté de couche de matériau isolant habituellement disposée notamment entre les structures capacitives CEL et entre les contacts CBL.
On a ainsi obtenu un plan mémoire comprenant des plots conducteurs de forme carrée ou rectangulaire formant lesdites premières électrodes BL.
Un empilement d’une couche diélectrique MOX et d’une deuxième couche conductrice recouvre lesdits plots BL dans la première direction X et forme dans la deuxième direction Y des bandes conductrices BDY s’étendant sur les plots et entre les plots. Les deuxièmes électrodes TE sont ainsi formées par des zones desdites deuxièmes bandes BDY, verticalement en regard desdits plots.
Bien entendu, le dispositif de mémoire peut comporter également des transistors de sélection classiques pour la sélection des cellules-mémoires, qui ne sont pas représentés ici à des fins de simplification.
Les modes de mise en œuvre et de réalisation de l’invention ne se limitent pas à la présente description mais en embrassent toutes les variantes. Par exemple, il a été détaillé un procédé de réalisation d’un plan mémoire, mais l’invention peut bien entendu être appliquée à la réalisation d’une seule cellule-mémoire isolée. L’homme du métier saura adapter l’enseignement de la présente description afin de mettre en œuvre une telle variante.

Claims (8)

10 REVENDICATIONS
1. Procédé de réalisation d’au moins une cellule-mémoire capacitive (CEL) possédant une première électrode (BE) et une deuxième électrode (TE) séparée par une région diélectrique (MOX), au sein d’une partie d’interconnexion d’un circuit intégré, caractérisé en ce qu’il comprend une première étape de gravure au cours de laquelle on forme dans une première couche conductrice (CCI) une première bande (BDX) s’étendant dans une première direction (X), une formation sur la première couche conductrice gravée (CCI) d’une couche diélectrique (MOX) et d’une deuxième couche conductrice (CC2), et une seconde étape de gravure au cours de laquelle on forme dans la deuxième couche conductrice (CC2), la couche diélectrique (MOX) et la première couche conductrice gravée (CCI), une deuxième bande (BDY) s’étendant dans une deuxième direction (Y) orthogonale à la première direction (X), la première électrode (BE) étant formée par l’intersection dans la première couche conductrice (CCI) de la première bande (BDX) et de la deuxième bande (BDY) et la deuxième électrode (TE) étant formée par la zone de la deuxième couche conductrice (CC2) en regard de la première électrode (BE).
2. Procédé selon la revendication 1, pour la réalisation d’un plan-mémoire (PM) de mémoire résistive comportant, au sein de ladite partie d’interconnexion du circuit intégré, plusieurs cellules-mémoires capacitives (CEL), dans lequel la formation des premières électrodes des cellules-mémoires comprend la première étape de gravure au cours de laquelle on grave dans la première couche conductrice (CCI) des premières bandes (BDX) s’étendant dans la première direction (X) et la seconde étape de gravure au cours de laquelle on grave dans la deuxième couche conductrice (CC2), la couche diélectrique (MOX) et la première couche conductrice gravée (CCI), des deuxièmes bandes (BDY) s’étendant dans la deuxième direction (Y), les deuxièmes électrodes (TE) des cellules-mémoires étant formées par des zones desdites deuxièmes bandes (BDY) en regard des premières électrodes (BE).
3. Procédé selon la revendication 2, dans lequel les premières bandes (BDX) et les deuxièmes bandes (BDY) sont réparties périodiquement dans le plan mémoire (PM) selon un pas régulier dans chacune des deux directions (X, Y).
4. Procédé selon l’une quelconque des revendications 2 ou 3, comprenant en outre une formation de lignes de mots (WL) parcourant le plan-mémoire dans la première direction (X) et de lignes de bits (BL) parcourant le plan-mémoire dans la deuxième direction (Y), une formation de premiers contacts électriquement conducteurs (CWL) reliant les lignes de mots (WL) aux premières électrodes (BE), et une formation de deuxièmes contacts électriquement conducteurs (CBL) reliant les lignes de bits (BL) aux deuxièmes électrodes (TE).
5. Procédé selon l’une quelconque des revendications précédentes dans lequel la première et la seconde étapes de gravure comprennent le dépôt d’une couche de résine photosensible suivi d’une étape de photolithographie.
6. Dispositif de mémoire comportant, au sein d’une partie d’interconnexion d’un circuit intégré, au moins une cellule-mémoire capacitive (CEL) possédant une première électrode (BE) et une deuxième électrode (TE) séparées par une région diélectrique (MOX), caractérisé en ce que la première électrode (BE) comprend un plot conducteur de forme carrée ou rectangulaire, et en ce que le dispositif comprend un empilement d’une couche diélectrique (MOX) et d’une couche conductrice (CC2) formant une bande (BDY) s’étendant sur et de chaque côté dudit plot, la deuxième électrode (TE) étant formée par la zone de ladite deuxième couche conductrice (CC2) en regard dudit plot.
7. Dispositif de mémoire selon la revendication 6, comportant au sein de la partie d’interconnexion du circuit intégré, un plan-mémoire comportant des cellules-mémoires capacitives (CEL) s’étendant selon une première direction (X) et une deuxième direction (Y) orthogonales et comportant chacune une première électrode (BE), une région diélectrique (MOX) et une deuxième électrode (TE), le plan mémoire (PM) comprenant des plots conducteurs de forme carrée ou rectangulaire formant lesdites premières électrodes, ledit empilement de la couche diélectrique (MOX) et de la deuxième couche conductrice (CC2) recouvrant lesdits plots dans la première direction (X) et formant dans la deuxième direction (Y) des bandes conductrices (BDY) s’étendant sur et entre lesdits plots, les deuxièmes électrodes (TE) étant formées par des zones desdites deuxièmes bandes (BDY) en regard desdits plots.
8. Dispositif de mémoire selon la revendication 7, comprenant en outre des lignes de mots (WL) parcourant le plan-mémoire (PM) dans la première direction (X) et des lignes de bits (BL) parcourant le plan-mémoire dans la deuxième direction (Y), des premiers contacts électriquement conducteurs (CWL) reliant les lignes de mots (XL) aux premières électrodes (BE), et des deuxièmes contacts électriquement conducteurs (CBL) reliant les lignes de bits (BL) aux deuxièmes électrodes (TE).
FR1653940A 2016-05-02 2016-05-02 Procede de fabrication de cellules-memoires resistives Expired - Fee Related FR3050739B1 (fr)

Priority Applications (6)

Application Number Priority Date Filing Date Title
FR1653940A FR3050739B1 (fr) 2016-05-02 2016-05-02 Procede de fabrication de cellules-memoires resistives
US15/352,985 US10319906B2 (en) 2016-05-02 2016-11-16 Process for fabricating resistive memory cells
CN201621458476.0U CN206541826U (zh) 2016-05-02 2016-11-23 存储器装置
CN201611240245.7A CN107342303B (zh) 2016-05-02 2016-11-23 阻变式存储器单元的制造方法
DE102016123445.1A DE102016123445A1 (de) 2016-05-02 2016-12-05 Verfahren zur Herstellung von Widerstandsspeicherzellen
US16/400,649 US11114614B2 (en) 2016-05-02 2019-05-01 Process for fabricating resistive memory cells

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1653940A FR3050739B1 (fr) 2016-05-02 2016-05-02 Procede de fabrication de cellules-memoires resistives
FR1653940 2016-05-02

Publications (2)

Publication Number Publication Date
FR3050739A1 true FR3050739A1 (fr) 2017-11-03
FR3050739B1 FR3050739B1 (fr) 2018-06-01

Family

ID=56322163

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1653940A Expired - Fee Related FR3050739B1 (fr) 2016-05-02 2016-05-02 Procede de fabrication de cellules-memoires resistives

Country Status (4)

Country Link
US (2) US10319906B2 (fr)
CN (2) CN107342303B (fr)
DE (1) DE102016123445A1 (fr)
FR (1) FR3050739B1 (fr)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3050739B1 (fr) * 2016-05-02 2018-06-01 Stmicroelectronics (Rousset) Sas Procede de fabrication de cellules-memoires resistives
CN113871410A (zh) * 2020-06-30 2021-12-31 中芯北方集成电路制造(北京)有限公司 半导体结构及其形成方法
RU2749028C9 (ru) * 2020-07-29 2021-09-07 Федеральное государственное бюджетное учреждение Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Способ получения активной структуры элемента энергонезависимой резистивной памяти

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100102290A1 (en) * 2008-10-20 2010-04-29 The Regents Of The University Of Michigan Silicon based nanoscale crossbar memory
US20120313068A1 (en) * 2011-06-07 2012-12-13 Renesas Electronics Corporation Nonvolatile semiconductor storage device and a manufacturing method thereof
US20150187842A1 (en) * 2013-12-26 2015-07-02 SK Hynix Inc. Nonvolatile memory devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1317765C (zh) * 2003-08-06 2007-05-23 华邦电子股份有限公司 电阻型随机存取存储器的结构及其制造方法
JP2005136071A (ja) * 2003-10-29 2005-05-26 Seiko Epson Corp クロスポイント型強誘電体メモリ
KR100923302B1 (ko) 2006-02-27 2009-10-27 삼성전자주식회사 자기 메모리 소자
JP5266632B2 (ja) 2006-11-29 2013-08-21 富士通株式会社 Ｍｉｍ素子および電子装置、電子装置の製造方法
JP4611443B2 (ja) * 2007-11-29 2011-01-12 パナソニック株式会社 不揮発性記憶装置およびその製造方法
US8766090B2 (en) * 2012-03-19 2014-07-01 Rec Solar Pte. Ltd. Method for metallization or metallization and interconnection of back contact solar cells
US9129894B2 (en) 2012-09-17 2015-09-08 Intermolecular, Inc. Embedded nonvolatile memory elements having resistive switching characteristics
FR3018952B1 (fr) 2014-03-21 2016-04-15 Stmicroelectronics Rousset Structure integree comportant des transistors mos voisins
FR3050739B1 (fr) * 2016-05-02 2018-06-01 Stmicroelectronics (Rousset) Sas Procede de fabrication de cellules-memoires resistives

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100102290A1 (en) * 2008-10-20 2010-04-29 The Regents Of The University Of Michigan Silicon based nanoscale crossbar memory
US20120313068A1 (en) * 2011-06-07 2012-12-13 Renesas Electronics Corporation Nonvolatile semiconductor storage device and a manufacturing method thereof
US20150187842A1 (en) * 2013-12-26 2015-07-02 SK Hynix Inc. Nonvolatile memory devices

Also Published As

Publication number Publication date
US20170317279A1 (en) 2017-11-02
DE102016123445A1 (de) 2017-11-02
CN107342303A (zh) 2017-11-10
US11114614B2 (en) 2021-09-07
US10319906B2 (en) 2019-06-11
CN107342303B (zh) 2021-09-21
FR3050739B1 (fr) 2018-06-01
US20190259942A1 (en) 2019-08-22
CN206541826U (zh) 2017-10-03

Similar Documents

Publication Publication Date Title
US10283710B2 (en) Resistive random access memory device containing replacement word lines and method of making thereof
KR101182611B1 (ko) 가변 저항 소자 및 그 제조 방법
US7276403B2 (en) Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
JP4166820B2 (ja) 抵抗変化型素子、半導体装置、およびその製造方法
US20070032012A1 (en) I-shaped and L-shaped contact structures and their fabrication methods
US20150069630A1 (en) Memory cell formed by improved cmp process
CN108847413B (zh) 3d存储器件
FR3050739A1 (fr) Procede de fabrication de cellules-memoires resistives
EP3843158B1 (fr) Dispositif comprenant des transistors à grille enrobante et procédé de fabrication d'un tel dispositif
EP0354859A1 (fr) Mémoire de type eprom à haute densité d'intégration avec une organisation en damier et un facteur de couplage amélioré
EP3151296B1 (fr) Procédé de réalisation d'une cellule mémoire résistive
US9130166B2 (en) Resistive non-volatile memory, cell structure and manufacturing method thereof
US9209225B2 (en) Cell structure of resistive non-volatile memory and manufacturing method thereof
JP4648940B2 (ja) 可変抵抗素子の製造方法
FR3059157A1 (fr) Procede de fabrication d’une memoire resistive
EP0354858B1 (fr) Mémoire de type EPROM à haute densité d'intégration et possédant un facteur de couplage élevé
US7615459B1 (en) Manufacturing method for variable resistive element
WO2009147347A1 (fr) Memoire a structure du type eeprom et a lecture seule
EP3843143B1 (fr) Mémoire 3d et son procédé de fabrication
FR3000842A1 (fr) Transistor de selection d'une cellule memoire
CN109065546A (zh) 3d存储器件的制造方法
EP2157608A1 (fr) Stockage d'une image dans un circuit intégré
EP0468901B1 (fr) Procédé de fabrication de mémoire EPROM à drain et source de structures différentes
FR2638021A1 (fr) Memoire eprom de type damier et procede de fabrication
US20240332179A1 (en) Tier recess method

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20171103

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

ST Notification of lapse

Effective date: 20220105