FR2921754A1 - Procede de fabrication d'un subtrat semiconducteur localise sur une couche isolante - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 46
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 46
- 239000010703 silicon Substances 0.000 claims abstract description 46
- 229910021426 porous silicon Inorganic materials 0.000 claims abstract description 27
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 239000011810 insulating material Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 230000001131 transforming effect Effects 0.000 claims abstract description 3
- 230000001590 oxidative effect Effects 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims description 10
- 230000009466 transformation Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 claims 5
- 238000006243 chemical reaction Methods 0.000 claims 1
- HJELPJZFDFLHEY-UHFFFAOYSA-N silicide(1-) Chemical compound [Si-] HJELPJZFDFLHEY-UHFFFAOYSA-N 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 8
- 238000005868 electrolysis reaction Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02658—Pretreatments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
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Abstract
L'invention concerne un procédé de fabrication d'une couche de silicium (11) s'étendant sur une couche isolante, comprenant les étapes suivantes : former une couche de silicium-germanium sur au moins une portion d'une tranche de silicium (1) ; transformer des parties de la couche de silicium-germanium en plots (9) de silicium poreux ; faire croître une couche de silicium monocristallin (11) sur la couche de silicium-germanium et sur les plots de silicium poreux (9) ; éliminer la couche de silicium-germanium ; oxyder les plots de silicium poreux (9) ; et déposer un matériau isolant sous la couche de silicium (11).
Description
B8166 - 06-GR3-649 1 PROCÉDÉ DE FABRICATION D'UN SUBSTRAT SEMICONDUCTEUR LOCALISÉ SUR UNE COUCHE ISOLANTE Domaine de l'invention La présente invention concerne des structures comprenant un substrat semiconducteur formé de façon localisée sur une tranche semiconductrice avec interposition d'une couche isolante et, plus particulièrement, un procédé de fabrication d'une telle structure. Exposé de l'art antérieur Actuellement, les composants semiconducteurs sont formés soit dans une tranche semiconductrice massive, soit dans une couche semiconductrice formée sur une couche isolante, ces derniers substrats étant généralement appelés substrats SOI (acronyme anglais pour "Silicon On Insulator"). Les substrats formés sur un support semiconducteur avec interposition d'une couche isolante ont l'avantage de permettre que les composants formés dans et sur ces substrats soient isolés du support, ce qui évite la polarisation de celui-ci et évite les interférences entre les composants par l'intermédiaire du support. Un inconvénient des procédés connus de fabrication de tels substrats est que ces substrats sont formés sur une face entière du support.
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2 Résumé de l'invention Un mode de réalisation de la présente invention vise un procédé de fabrication, sur une tranche semiconductrice, d'une structure localisée constituée d'une portion de couche semi- conductrice formée sur une portion de couche isolante. Ainsi, un mode de réalisation prévoit un procédé de fabrication d'une couche de silicium s'étendant sur une couche isolante, comprenant les étapes suivantes : former une couche de silicium-germanium sur au moins une portion d'une tranche de silicium ; transformer des parties de la couche de silicium-germanium en plots de silicium poreux ; faire croître une couche de silicium monocristallin sur la couche de silicium-germanium et sur les plots de silicium poreux ; éliminer la couche de silicium-germanium ; oxyder les plots de silicium poreux ; et déposer un matériau isolant sous la couche de silicium. Selon un mode de réalisation, la transformation des parties de la couche de silicium-germanium en plots de silicium poreux comprend les étapes suivantes : former, sur la couche de silicium-germanium, un masque comportant des ouvertures ; réaliser une électrolyse de la couche de silicium-germanium ; et enlever le masque. Selon un mode de réalisation, la transformation des parties de la couche de silicium-germanium en plots de silicium poreux comprend les étapes suivantes : former, sur la couche de silicium-germanium, un masque comportant des ouvertures ; graver la couche de silicium-germanium jusqu'à la tranche de silicium au niveau des ouvertures ; faire croître par épitaxie des portions de silicium sur la tranche dans les parties gravées de la couche de silicium-germanium ; réaliser une électrolyse des par- tions de silicium ; et enlever le masque. Selon un mode de réalisation, l'épaisseur de la couche de silicium et l'épaisseur de la couche isolante sont comprises entre 10 et 20 nm.
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3 Selon un mode de réalisation, les plots de silicium poreux ont des dimensions inférieures à 1 }gym et sont espacés les uns des autres de 10 }gym. Un mode de réalisation prévoit en outre une structure 5 comprenant une couche de silicium suspendue au-dessus d'une tranche de silicium par des plots de silicium poreux. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante 10 de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A et 1C à 1H sont des vues en coupe illustrant des étapes d'un procédé selon un mode de réalisation de la présente invention, la figure 1B étant une vue de dessus 15 correspondant à la vue en coupe de la figure 1A. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des structures semiconductrices, les diverses figures ne sont pas tracées à 20 l'échelle. Description détaillée On va décrire ci-après, en relation avec les figures 1A à 1H, des étapes successives d'un procédé d'obtention d'une couche de silicium monocristallin sur une couche isolante repo- 25 saut sur une tranche de silicium selon un mode de réalisation. Comme l'illustrent les figures 1A et 1B, respectivement en vue en coupe et en vue de dessus, on part d'une tranche de silicium 1 sur laquelle est formée une couche de silicium-germanium localisée 3. A titre d'exemple, la couche de 30 silicium-germanium 3 peut être formée par croissance par épi-taxie sous flux de gaz, par exemple de silane et de germane. Egalement à titre d'exemple, cette couche 3 peut avoir une épaisseur comprise entre 10 et 20 nm. On forme ensuite un masque 5 au-dessus de la couche de silicium-germanium 3. Le masque 5 B8166 - 06-GR3-649
4 comporte des ouvertures 7 quasi ponctuelles et, de préférence, régulièrement espacées. Dans l'exemple de la figure 1B, ces ouvertures 7 sont, en vue de dessus, des petits carrés. A titre d'exemple, les ouvertures 7 peuvent avoir des dimensions d'envi- ron 1 }gym et être espacées entre elles d'une distance d'environ 10 }gym. Le masque 5 peut être réalisé par le dépôt d'une couche isolante sur la couche de silicium-germanium suivi du dépôt d'une résine photosensible qui est insolée au travers d'un motif comportant des ouvertures adaptées. La résine insolée est gravée et la couche isolante est ensuite gravée au niveau des ouvertures de la résine photosensible. On enlève ensuite la couche de résine. Ce procédé permet de former un masque 5 en un matériau isolant, couramment appelé "masque dur". A l'étape illustrée en figure 1C, on a procédé à une électrolyse. Cette électrolyse transforme les portions de la couche de silicium-germanium 3 situées en regard des ouvertures 7 du masque 5 en silicium poreux 9. On notera que, généralement, lors de l'électrolyse, les atomes de germanium dans les parties transformées de la couche de silicium-germanium 3 migrent dans le liquide électrolytique, d'où il résulte que le matériau poreux 9 est essentiellement du silicium. A titre de variante, pour obtenir la structure de la figure 1C à partir de la structure des figures 1A et 1B, il est possible de réaliser les étapes successives suivantes : graver la couche de silicium-germanium 3 au niveau des ouvertures 7 jusqu'à la tranche de silicium 1 (par exemple par une gravure sous plasma) ; faire croître, par une épitaxie sélective, des portions de silicium sur la tranche de silicium 1 dans les ouvertures 30 formées précédemment ; et réaliser une électrolyse des portions de silicium ainsi formées pour les transformer en silicium poreux 9. Par rapport aux étapes du procédé décrit précédemment dans lequel on transforme directement la couche de silicium- 35 germanium 3 en silicium poreux 9 au niveau des ouvertures 7 du B8166 - 06-GR3-649
masque 5, cette variante a l'avantage de permettre une plus grande flexibilité dans le choix des technologies utilisées. A l'étape illustrée en figure 1D, le masque 5 a été enlevé, par exemple par gravure. 5 A l'étape illustrée en figure 1E, on a fait croître, par épitaxie, une couche de silicium monocristallin 11 sur l'ensemble de la couche de silicium-germanium 3 et des portions de silicium poreux 9. La couche de silicium 11 constitue le substrat dans et sur lequel des composants électroniques seront formés. La croissance par épitaxie de cette couche mono-cristalline de silicium 11 est possible puisque les portions de silicium poreux 9 conservent la structure cristalline initiale du silicium-germanium de la couche 3. A titre d'exemple, la couche de silicium 11 peut avoir une épaisseur comprise entre 10 et 20 nm. A l'étape de la figure 1F, on a éliminé la couche de silicium-germanium 3 par une gravure sélective par rapport au silicium poreux 9 et au silicium monocristallin de la tranche 1 et de la couche 11. Cette gravure peut être une gravure sous plasma et elle peut être réalisée à partir des côtés de la couche de silicium-germanium 3 ou par l'intermédiaire d'ouvertures, non représentées, aménagées dans la couche de silicium 11. On obtient ainsi une structure comprenant une couche de silicium 11 suspendue au-dessus de la tranche de silicium 1 par des piliers ou plots de silicium poreux 9. A l'étape de la figure 1G, une oxydation du silicium poreux des plots 9 a été réalisée. On transforme ainsi les plots 9 en plots d'oxyde de silicium 13. L'oxydation peut consister en une première étape d'oxydation à faible température (300-400°C) pendant une durée d'environ une heure sous un flux d'oxygène, puis en une seconde étape d'oxydation à plus forte température (700-800°C). Ces deux étapes permettent de stabiliser la structure du silicium poreux oxydé et d'empêcher sa dégradation. La figure 1H représente la structure obtenue après avoir rempli l'espace vide sous la couche de silicium 11 d'un B8166 - 06-GR3-649
6 isolant 15. Ce remplissage de l'espace sous la couche 11 entre les plots 13 peut être réalisé sous un flux de gaz. A titre d'exemple, l'isolant déposé lors de cette étape peut être de l'oxyde de silicium (SiO2). On obtient ainsi une structure comprenant une partie de couche de silicium monocristallin 11 formée sur une partie de couche isolante 13, 15 qui s'étend elle-même sur la tranche de silicium monocristallin 1. Pour obtenir une structure identique à celle proposée ici, on aurait pu utiliser un procédé consistant à faire croître, sur une tranche semiconductrice, une portion d'une couche de silicium-germanium surmontée d'une portion d'une couche de silicium. Ensuite, une gravure est effectuée, à partir d'un côté de la couche de silicium-germanium ou à partir d'un trou formé dans la couche de silicium, pour enlever une partie de la couche de silicium-germanium. La couche de silicium est alors maintenue au-dessus de la tranche semiconductrice par la partie restante de la couche de silicium-germanium. Un isolant est ensuite déposé, de la même façon qu'à l'étape de la figure 1H, en dessous de la couche de silicium et le silicium-germanium res- tant est gravé. Cependant, si on désire former l'empilement de la portion de couche isolante et de la portion de couche de silicium sur une surface relativement grande de la tranche, un risque existe que la couche de silicium s'effondre, du fait de son poids, une fois la gravure d'une partie de la couche de silicium-germanium effectuée. Le procédé selon un mode de réalisation de la présente invention permet d'éviter ce phénomène d'effondrement, puisque, lorsque la couche de silicium-germanium 3 est gravée à l'étape de la figure 1F, la couche de silicium 11 est maintenue en plusieurs points par les plots de silicium poreux 9. Pour éviter l'effondrement, la distance séparant les plots 9 doit être convenablement spécifiée. Ceci permet de former, sur une surface importante de la tranche 1, une structure comprenant l'empilement de la portion de couche isolante 15 et de la portion de couche de silicium 11.
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7 On a décrit précédemment une structure composée d'une couche de silicium 11 s'étendant sur une couche isolante 15 formée sur une partie seulement d'une tranche semiconductrice 1. Cependant, cette structure peut également être formée sur la surface entière de la tranche semiconductrice. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les ouvertures 7 formées dans le masque 5 ont été définies comme ayant une forme, en vue de dessus, carrée. Cependant, toute autre forme d'ouvertures permettant ensuite d'obtenir des plots de maintien peut être envisagée, par exemple des formes arrondies ou hexagonales. A titre de variante, les ouvertures 7 peuvent également être, en vue de dessus, des bandes. Dans tous les cas, il faut que les plots 9 soient assez rapprochés pour éviter l'effondrement de la couche de silicium 11 lors de l'étape de gravure de la figure 1F, et qu'ils n'empêchent pas la gravure de la totalité de la couche de silicium-germanium 3. A titre de variante, le matériau isolant de la couche 15 peut être tout matériau isolant autre que l'oxyde de silicium, par exemple un nitrure ou un oxyde métallique ayant une constante diélectrique élevée (matériau dit "high-k") tel que le dioxyde d'hafnium (HfO2) ou le dioxyde de zirconium (ZrO2).
Un avantage de la présente invention est de permettre la formation, sur une même tranche de silicium, de composants formés directement dans cette tranche de silicium, couronnent désignés dans la technique par le terme "bulk composents" (composants massifs) et de composants formés dans une couche mince de silicium sur isolant.
Claims (6)
1. Procédé de fabrication d'une couche de silicium (11) s'étendant sur une couche isolante (15), comprenant les étapes suivantes : former une couche de silicium-germanium (3) sur au 5 moins une portion d'une tranche de silicium (1) ; transformer des parties de la couche de silicium-germanium (3) en plots (9) de silicium poreux ; faire croître une couche de silicium monocristallin (11) sur la couche de silicium- germanium (3) et sur les plots de 10 silicium poreux (9) ; éliminer la couche de silicium-germanium (3) ; oxyder les plots de silicium poreux (9) ; et déposer un matériau isolant (15) sous la couche de silicium (11). 15
2. Procédé selon la revendication 1, dans lequel la transformation des parties de la couche de silicium-germanium (3) en plots (9) de silicium poreux comprend les étapes sui- vantes : former, sur la couche de silicium-germanium (3), un 20 masque (5) comportant des ouvertures (7) ; réaliser une électrolyse de la couche de silicium-germanium (3) ; et enlever le masque (5).
3. Procédé selon la revendication 1, dans lequel la 25 transformation des parties de la couche de silicium-germanium (3) en plots (9) de silicium poreux comprend les étapes sui- vantes : former, sur la couche de silicium-germanium (3), un masque (5) comportant des ouvertures (7) ; 30 graver la couche de silicium-germanium (3) jusqu'à la tranche de silicium (1) au niveau des ouvertures (7) ; faire croître par épitaxie des portions de silicium sur la tranche (1) dans les parties gravées de la couche de silicium-germanium (3) ;B8166 - 06-GR3-649 9 réaliser une électrolyse des portions de silicium ; et enlever le masque (5).
4. Procédé selon la revendication 1 ou 2, dans lequel l'épaisseur de la couche de silicium (11) et l'épaisseur de la couche isolante (15) sont comprises entre 10 et 20 nm.
5. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel les plots de silicium poreux (9) ont des dimensions inférieures à 1 }gym et sont espacés les uns des autres de 10 }gym.
6. Structure comprenant une couche de silicium (1) suspendue au-dessus d'une tranche de silicium (1) par des plots de silicium poreux (9).
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0757916A FR2921754B1 (fr) | 2007-09-28 | 2007-09-28 | Procede de fabrication d'un subtrat semiconducteur localise sur une couche isolante |
| PCT/FR2008/051717 WO2009050379A1 (fr) | 2007-09-28 | 2008-09-26 | Procede de fabrication d'un substrat semiconducteur localise sur une couche isolante |
| US12/679,271 US8536027B2 (en) | 2007-09-28 | 2008-09-26 | Method for making a semi-conducting substrate located on an insulation layer |
| EP08840579A EP2191501A1 (fr) | 2007-09-28 | 2008-09-26 | Procede de fabrication d'un substrat semiconducteur localise sur une couche isolante |
| US13/907,547 US9356094B2 (en) | 2007-09-28 | 2013-05-31 | Method for making a semi-conducting substrate located on an insulation layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0757916A FR2921754B1 (fr) | 2007-09-28 | 2007-09-28 | Procede de fabrication d'un subtrat semiconducteur localise sur une couche isolante |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2921754A1 true FR2921754A1 (fr) | 2009-04-03 |
| FR2921754B1 FR2921754B1 (fr) | 2009-11-27 |
Family
ID=39678860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0757916A Expired - Fee Related FR2921754B1 (fr) | 2007-09-28 | 2007-09-28 | Procede de fabrication d'un subtrat semiconducteur localise sur une couche isolante |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8536027B2 (fr) |
| EP (1) | EP2191501A1 (fr) |
| FR (1) | FR2921754B1 (fr) |
| WO (1) | WO2009050379A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110676310A (zh) * | 2013-10-17 | 2020-01-10 | 意法半导体(图尔)公司 | 高压垂直功率部件 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102019108754A1 (de) | 2019-03-06 | 2020-09-10 | Infineon Technologies Ag | Halbleitervorrichtung mit einem porösen bereich, waferverbundstruktur und verfahren zum herstellen einerhalbleitervorrichtung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004073043A2 (fr) * | 2003-02-13 | 2004-08-26 | Massachusetts Institute Of Technology | Article semi-conducteur sur isolant et procede de fabrication associe |
| US20070215916A1 (en) * | 2006-03-03 | 2007-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183845A (ja) * | 2003-12-22 | 2005-07-07 | Canon Inc | 多孔質シリコン領域を有する部材、及び、シリコンを含む部材の製造方法 |
| FR2887370B1 (fr) * | 2005-06-17 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un transistor isole a canal contraint |
-
2007
- 2007-09-28 FR FR0757916A patent/FR2921754B1/fr not_active Expired - Fee Related
-
2008
- 2008-09-26 WO PCT/FR2008/051717 patent/WO2009050379A1/fr active Application Filing
- 2008-09-26 US US12/679,271 patent/US8536027B2/en active Active
- 2008-09-26 EP EP08840579A patent/EP2191501A1/fr not_active Withdrawn
-
2013
- 2013-05-31 US US13/907,547 patent/US9356094B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004073043A2 (fr) * | 2003-02-13 | 2004-08-26 | Massachusetts Institute Of Technology | Article semi-conducteur sur isolant et procede de fabrication associe |
| US20070215916A1 (en) * | 2006-03-03 | 2007-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110676310A (zh) * | 2013-10-17 | 2020-01-10 | 意法半导体(图尔)公司 | 高压垂直功率部件 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009050379A1 (fr) | 2009-04-23 |
| US20100289123A1 (en) | 2010-11-18 |
| US20130264678A1 (en) | 2013-10-10 |
| US8536027B2 (en) | 2013-09-17 |
| US9356094B2 (en) | 2016-05-31 |
| FR2921754B1 (fr) | 2009-11-27 |
| EP2191501A1 (fr) | 2010-06-02 |
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