FR2901407A1 - Circuit integre sur substrat du type semiconducteur sur isolant, a evacuation laterale de la chaleur - Google Patents

Circuit integre sur substrat du type semiconducteur sur isolant, a evacuation laterale de la chaleur Download PDF

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Abstract

L'invention concerne un circuit intégré réalisé dans un substrat (1) comprenant en superposition un support (2), une couche d'isolant électrique (3) et une couche mince de matériau semiconducteur (4), dans cet ordre, le support (2) étant en un matériau meilleur conducteur thermique que le matériau de la couche d'isolant électrique (3), le circuit intégré comprenant au moins un composant électronique réalisé dans la couche mince de matériau semiconducteur (4), le composant électronique comprenant au moins une partie active (5, 6, 12) susceptible, en utilisation, de dégager de la chaleur, des moyens d'évacuation de cette chaleur étant prévus. Les moyens d'évacuation de la chaleur comprennent au moins un mur (11) en matériau électriquement isolant et thermiquement conducteur, en contact d'une part avec ladite partie active (5, 6) du composant électronique et d'autre part avec le support (2), le mur (11) traversant la couche d'isolant électrique (3).

Description

thermique, proportionnelle à la valeur R de cette résistance et au carré
du courant la traversant. Il existe également une source d'énergie thermique dite statique. Celle ci provient des courants de fuite présents dans les transistors: courant sous le seuil, courant tunnel de grille... Pour les technologies nanométriques, ces courants deviennent très importants; la puissance statique peut atteindre plusieurs dizaines de pour cent de la puissance totale.
L'augmentation de la densité d'intégration et des fréquences de fonctionnement amenée par les nouvelles générations technologiques conduit naturellement à une augmentation de la puissance dissipée par unité de surface. La diminution des tensions d'alimentation a permis de compenser en partie ce phénomène. Cette compensation n'est cependant que partielle, les tensions d'alimentation (liées aux tensions de seuil des transistors et donc au courant sous le seuil) suivant une évolution moins rapide que la densité d'intégration. L'énergie thermique et sa dissipation devient donc un problème crucial pour les nouvelles générations technologiques (voir le document [1] mentionné à la fin de la description). Cette énergie est dissipée au travers du substrat vers le boîtier et également au travers des interconnexions métalliques vers les fils ou les billes de liaison au boîtier. Ce problème est amplifié dans le cas des technologies SOI (pour Silicon On Insulator ) comme le mentionne le document [2]. En effet, dans ce cas, les transistors sont séparés du substrat massif par une couche diélectrique, réalisée généralement en silice qui est un bon isolant thermique. Par opposition, le silicium massif est un bon conducteur thermique. Il existe donc une forte impédance thermique entre la couche de silicium superficielle (dans laquelle sont réalisés les transistors), et le substrat. L'énergie thermique générée par les dispositifs électroniques s'évacue donc mal, ce qui entraîne une élévation de la température des dispositifs. Le point de fonctionnement électrique des dispositifs s'en trouve donc modifié, en général de façon défavorable. Par exemple, un transistor MOS verra son courant de saturation diminuer (voir le document [3]). Des non-fontionnalités sont également possibles pour des fonctions plus analogiques (voir le document [4]). En dehors des solutions étudiées en conception visant à diminuer la consommation des circuits, plusieurs pistes technologiques ont été explorées pour améliorer l'évacuation de la chaleur dans les circuits sur SOI (voir le document [5]). Une première piste consiste à diminuer l'épaisseur d'oxyde enterré. Ceci entraîne des difficultés supplémentaires pour le collage, étape clé dans la fabrication de ces substrats tels qu'ils sont avantageusement fabriqués selon le procédé Smart-Cut divulgué par le document FR-A-2 681 472 (correspondant au brevet US 5 374 564). Une limitation peut-être plus fondamentale à cette approche est liée au fait que cette épaisseur intervient dans l'optimisation du fonctionnement du dispositif. Enfin, une telle diminution entraîne une augmentation des capacités parasites drain/substrat et source/substrat et donc une diminution de la fréquence maximale de fonctionnement et/ou une augmentation de la puissance dissipée.
Une deuxième piste consiste à remplacer l'oxyde par des couches isolantes électriquement mais bonnes conductrices thermiques, telles que l'AIN, le diamant, etc... (voir les documents [6] et [7]. Une troisième piste consiste à fabriquer une structure SOI classique (couche de Si sur une couche de SiO2) et transférer la couche de silicium mince sur un substrat conducteur thermique mais isolant électrique tel que le saphir. Une quatrième piste consiste à réaliser des structures de type pseudo-SOI dans lesquelles la couche diélectrique n'est pas continue. Toutes ces solutions présentent l'inconvénient de mettre en oeuvre des procédés technologiques complexes et nouveaux pour la réalisation des substrats. EXPOSÉ DE L'INVENTION La présente invention a été conçue pour remédier aux problèmes de l'art antérieur exposés ci- dessus. Elle a pour objet un circuit intégré réalisé dans un substrat comprenant en superposition un support, une couche d'isolant électrique et une couche mince de matériau semiconducteur, dans cet ordre, le support étant en un matériau meilleur conducteur thermique que le matériau de la couche d'isolant électrique, le circuit intégré comprenant au moins un composant électronique réalisé dans la couche mince de matériau semiconducteur, le composant électronique comprenant au moins une partie active comportant au moins un élément de partie active susceptible, en utilisation, de dégager de la chaleur, des moyens d'évacuation de cette chaleur étant prévus, caractérisé en ce que les moyens d'évacuation de la chaleur comprennent au moins un mur en matériau électriquement isolant et thermiquement conducteur, en contact d'une part avec ledit au moins un élément de partie active du composant électronique et d'autre part avec le support, le mur traversant la couche d'isolant électrique. On entend par partie active des parties du composant susceptibles de s'échauffer, par exemple sous l'effet de la circulation d'un courant électrique dans ces parties. Eventuellement, le mur de refroidissement entoure le composant électronique.
Le circuit intégré peut comprendre au moins deux composants électroniques adjacents pourvus de murs de refroidissement, ces murs possédant des parties communes. Avantageusement, le composant électronique étant protégé par une tranchée d'isolation latérale, le mur de refroidissement est situé entre la tranchée d'isolation latérale et ledit au moins un élément de partie active du composant électronique. Avantageusement aussi, le mur de refroidissement est séparé du reste du composant et éventuellement du substrat par une couche barrière.
Le composant électronique peut être un transistor MOS. Le substrat peut comprendre un support en silicium, une couche d'isolant électrique en oxyde de silicium et une couche mince de matériau semiconducteur en silicium monocristallin. Le mur de refroidissement peut être en un matériau choisi parmi le nitrure d'aluminium, le diamant et le nitrure de bore.
BRÈVE DESCRIPTION DES DESSINS L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels : - la figure 1 est une vue en coupe transversale d'un substrat SOI, - les figures 2A et 2B sont des vues, respectivement en coupe transversale et selon la coupe BB de la figure 2A, d'un transistor réalisé dans un substrat SOI, selon l'art connu, - les figures 3A et 3B sont des vue, respectivement en coupe transversale et selon la coupe BB de la figure 3A, d'un transistor réalisé dans un substrat SOI, selon l'invention, - la figure 4 est un exemple de topologie pour une technologie CMOS sur SOI, selon l'invention, - les figures 5A à 5E illustrent un procédé de mise en oeuvre de l'invention sur un substrat SOI.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Dans la partie suivante de la description, le substrat utilisé est, à titre d'exemple, un substrat SOI. Un tel substrat est représenté en coupe transversale à la figure 1. Sur cette figure, le substrat 1 est constitué par un support 2 en silicium massif supportant successivement une couche 3 d'oxyde de silicium et une couche mince 4 de silicium monocristallin.
Les figures 2A et 2B représentent un transistor MOS réalisé sur un substrat SOI tel que représenté à la figure 1. Le transistor MOS est réalisé dans la couche mince 4 de silicium. Il comprend des parties 5 et 6 de drain et de source, un canal 12, un film 7 de diélectrique de grille et une grille 8. La référence 9 désigne une couche diélectrique située sous un premier niveau d'interconnexion métallique non représenté. Des ouvertures sont pratiquées dans la couche diélectrique 9 pour réaliser les contacts de drain, de source et de grille. Dans les technologies avancées, un tel transistor MOS possède une isolation latérale de type tranchée appelée STI pour Shallow Trench Isolation .
Dans le cas des technologies SOI (dites minces), cette isolation rejoint la couche d'oxyde enterrée. La référence 10 désigne une tranchée d'isolation latérale, par exemple en SiO2, entourant le transistor. Les figures 3A et 3B représentent un transistor MOS réalisé sur un substrat SOI selon l'invention. Les mêmes références que sur les figures 2A et 2B représentent les mêmes éléments. A la différence du transistor MOS de l'art antérieur représenté aux figures 2A et 2B, le transistor MOS selon la présente invention comprend un mur de refroidissement 11 situé autour de la zone active du transistor qui comprend les parties 5 et 6 de drain et de source et le canal 12 d'une part et la tranchée d'isolation latérale 10 d'autre part. Le mur de refroidissement 11 est en contact avec le drain et la source 5 et 6. Il traverse la couche d'oxyde enterrée 3 et s'enfonce partiellement dans le support en silicium 2. Le matériau constituant le mur 11 est un matériau isolant électrique, pour éviter les fuites électriques vers le support en silicium 2, et bon conducteur thermique pour permettre une bonne évacuation de la chaleur vers le support 2. A titre d'exemple, ce matériau peut être du nitrure d'aluminium, du diamant ou éventuellement du nitrure de bore s'il n'y a pas de problème de dopage parasite.
Dans l'exemple décrit aux figures 3A et 3B, le mur de refroidissement 11 entoure complètement le composant. Cependant, le mur pourrait aussi n'être en contact que partiellement avec le composant. La largeur de la tranchée d'isolation latérale 10 est restreinte par rapport au transistor MOS représenté aux figures 2A et 2B, cependant ceci n'est absolument pas préjudiciable puisque le mur de refroidissement est également isolant électrique. La figure 4 représente un exemple de topologie pour une technologie CMOS sur SOI, selon l'invention. Il s'agit donc d'une vue de dessus sur laquelle la couche mince de silicium monocristallin du substrat SOI a été traitée pour fournir des parties actives 21 à 25 de composants. La référence 30 représente, de manière globale, des murs de refroidissement entourant les parties actives 21 à 25. Les références 31 à 35 désignent des parois très minces séparant les parties actives des murs de refroidissement. Ces parois servent à éviter les contaminations ou dopages parasites.
Statistiquement, les zones actives occupent un pourcentage de surface totale inférieur à 50% de la surface du substrat. Le restant de la surface du substrat est donc disponible pour insérer des murs de refroidissement. Dans l'exemple représenté à la figure 4, les murs occupent toute la surface restante au lieu de border simplement les zones actives des composants. Toute situation intermédiaire est possible. A titre d'exemple, les parties actives 21, 22 et 23 peuvent avoir une largeur de 0,25 }gym pour une longueur de 0,6 }gym. La distance minimale séparant les parties actives peut être de 0,2 }gym. L'épaisseur des parois 31 à 35 peut aller de 2 à 5 nm. L'invention présente l'avantage de résoudre le problème de la dissipation thermique tout en permettant de conserver une structure SOI classique. Elle évite donc la mise au point d'une autre structure SOI avec un autre diélectrique bon conducteur thermique et ceci sans augmenter de façon importante la surface dans des dispositifs réalisés sur la structure SOI puisque les murs de refroidissement peuvent être réalisés dans l'emprise des isolations diélectriques latérales. Les figures 5A à 5E illustrent un procédé de mise en oeuvre de l'invention sur un substrat SOI.
Ces figures sont des vues en coupe transversale. La figure 5A montre un substrat SOI 40 formé d'un support en silicium 41 supportant successivement une couche d'oxyde de silicium 42 et une couche mince de silicium monocristallin 43. Une couche de résine 44 est déposée sur la couche de silicium 43. La couche 44 est ensuite traitée par lithographie pour produire un masque définissant l'emplacement des murs de refroidissement. Ce sont les ouvertures 45 pratiquées dans la résine 44 et révélant la couche mince 43. Au moyen de masque 44, des tranchées 46 sont gravées au travers de la couche de silicium 43 et de la couche d'oxyde 42 pour pénétrer dans le support en silicium 41. C'est ce que montre la figure 5B.
Le masque de résine 44 est ensuite retiré et le substrat 40, déjà gravé au cours d'une étape précédente, est oxydé thermiquement. Il se forme une couche d'oxyde thermique superficielle 47 de 1 à 5 nm d'épaisseur sur la surface gravée (voir la figure 5C).
Cette couche 47 est suffisamment mince pour ne pas gêner l'évacuation de la chaleur par les murs de refroidissement. On procède ensuite à un dépôt d'une couche 48 de matériau thermiquement conducteur et électriquement isolant, par exemple du nitrure d'aluminium. Ce dépôt recouvre la couche superficielle d'oxyde thermique 47 et bouche les tranchées 46 (voir la figure 5D). On procède ensuite à une planarisation mécanochimique jusqu'à révéler la couche superficielle d'oxyde thermique 47. La figure 5E montre les murs de refroidissement 49 obtenus. Le substrat sera ensuite traité pour réaliser le composant électronique désiré. Les murs de refroidissement permettent une évacuation latérale de la chaleur dégagée par les parties actives des composants. Ceci est satisfaisant pour l'immense majorité des composants présents dans un circuit intégré. Une adaptation de l'invention est à envisager lorsque les transistors doivent fournir des courants élevés, tels ceux présents dans les étages de sortie des circuits. Dans ce cas, ces transistors ont de grandes largeurs (plusieurs mm) et comportent des structures dites multi-doigts ou interdigitées. Ceci entraîne une surface de zone active importante et donc un problème potentiel d'extraction de la chaleur uniquement par la périphérie. Plusieurs solutions de topographie sont envisageables pour contourner ce problème. Une solution consiste à adopter des zones actives de forme rectangulaire au lieu de carrée, ce qui pour une surface donnée accroît le périmètre périphérique. Une autre solution consiste à subdiviser les grandes zones actives en plusieurs zones plus petites et à intercaler régulièrement des murs de refroidissement. Il peut alors être judicieux, pour remédier à l'augmentation de surface et donc à l'augmentation des capacités drain (source) du transistor par rapport au substrat, de choisir un découpage des zones actives qui n'augmente que les capacités source et qui ne pénalise donc pas les performances dynamiques du transistor.
10 15 20 25 Documents cités dans la description [1] Thermal Issues in Next-Generation Integrated Circuits , S. P. Gurrum et al., IEEE Transactions on Device and Materials Reliability, Vol. 4, No. 4, 4 décembre 2004, pages 709 à 714. [2] Advantages and Challenges of High Performance CMOS on SOI , M. M. Pelella et al., 2001 IEEE International SOI Conference, 10/01. [3] Impact of Self-Heating on Digital SOI and Strained-Silicon CMOS Circuits , K. A. Jenkins et al., IEEE International SOI Conference 2003. [4] Impact of Self-Heating and Thermal Coupling on Analog Circuits in SOI CMOS , B. M. Tenbroek et al., IEEE Journal of Solid-State Circuits, Vol. 33, No. 7, juillet 1998, pages 1037 à 1046. [5] Efficiency of SOI-like Structures for Reducing the Thermal Resistance in Thin-Film SOI Power LDMOSFETs , J. Roig et al., IEEE Electron Device Letters, Vol. 25, No. 11, novembre 2004, pages 743 à 745. [6] Numerical Study of Self-Heating Effects of MOSFETs Fabricated on SOAN Substrate , M. Zhu et al., IEEE Transactions on Electron Devices, Vol. 51, No. 6, juin 2004, pages 901 à 906. 30 [7] From SOI to SOIM Technology: Application for Specific Semiconductor Processes , O. Rayssac et al., Proc. Int. Symp. SOI Tech. Devices, 2001, pages 39 à 42.5

Claims (8)

REVENDICATIONS
1. Circuit intégré réalisé dans un substrat (1) comprenant en superposition un support (2), une couche d'isolant électrique (3) et une couche mince de matériau semiconducteur (4), dans cet ordre, le support (2) étant en un matériau meilleur conducteur thermique que le matériau de la couche d'isolant électrique (3), le circuit intégré comprenant au moins un composant électronique réalisé dans la couche mince de matériau semiconducteur (4), le composant électronique comprenant au moins une partie active comportant au moins un élément de partie active (5, 6, 12) susceptible, en utilisation, de dégager de la chaleur, des moyens d'évacuation de cette chaleur étant prévus, caractérisé en ce que les moyens d'évacuation de la chaleur comprennent au moins un mur (11) en matériau électriquement isolant et thermiquement conducteur ou mur de refroidissement, en contact d'une part avec ledit au moins un élément de partie active (5, 6, 12) du composant électronique et d'autre part avec le support (2), le mur (11) traversant la couche d'isolant électrique (3).
2. Circuit intégré selon la revendication 1, caractérisé en ce que le mur de refroidissement (11) entoure le composant électronique.
3. Circuit intégré selon l'une des revendications 1 ou 2, caractérisé en ce que le circuit intégré comprenant au moins deux composantsélectroniques adjacents pourvus de murs de refroidissement, ces murs possèdent des parties communes.
4. Circuit intégré selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le composant électronique étant protégé par une tranchée d'isolation latérale (10), le mur de refroidissement (11) est situé entre la tranchée d'isolation latérale (10) et ledit au moins un élément de partie active (5, 6, 12) du composant électronique.
5. Circuit intégré selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le mur de refroidissement est séparé du reste du substrat par une couche barrière.
6. Circuit intégré selon l'une quelconque des revendications 1 à 5, caractérisé en ce que le composant électronique est un transistor MOS.
7. Circuit intégré selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat (1) comprend un support (2) en silicium, une couche d'isolant électrique (3) en oxyde de silicium et une couche mince de matériau semiconducteur (4) en silicium monocristallin.
8. Circuit intégré selon l'une quelconque des revendications 1 à 7, caractérisé en ce que le matériau du mur de refroidissement (11) est un matériauchoisi parmi le nitrure d'aluminium, le diamant et le nitrure de bore.
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