FR2890192A1 - Panneau d'affichage a cristaux liquides a alignement vertical multidomaine, reseau de transistors en couches minces et procede de fabrication de ces derniers - Google Patents
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Abstract
L'invention concerne un panneau d'affichage à cristaux liquides à alignement vertical multidomaine, un réseau (210) de transistors en couches minces et des procédés de fabrication de ces derniers. Le substrat de réseau de TFT comprend un substrat, des lignes de données (213), des lignes de balayage (212) et des structures de pixels. Les lignes de données (213) et les lignes de balayage (212) sont agencées sur le substrat afin de définir une pluralité de régions (216) de pixels. Chaque structure de pixel est agencée dans la région (216) de pixel correspondante. Chaque structure de pixel comprend un TFT, une électrode de pixel et une couche de revêtement diélectrique. Le TFT est raccordé électriquement à la ligne de données (213) correspondante et à la ligne de balayage (212) correspondante. L'électrode de pixel ayant des fentes (2151) est placée sur le TFT et y est raccordée électriquement. La couche de revêtement diélectrique est disposée sur le substrat. Une partie de la couche de revêtement diélectrique est intercalée entre l'électrode de pixel et le substrat, afin que les molécules de cristaux liquides à l'intérieur de l'affichage à cristaux liquides aient plus d'inclinaison.
Description
PANNEAU D'AFFICHAGE A CRISTAUX LIQUIDES A ALIGNEMENT
VERTICAL MULTIDOMAINE, RESEAU DE TRANSISTORS EN COUCHES
MINCES ET PROCEDE DE FABRICATION DE CES DERNIERS
Domaine technique La présente invention concerne de manière générale un panneau d'affichage, un réseau de dispositif actif, et des procédés de fabrication de ces derniers. Plus particulièrement, la présente invention concerne un panneau d'affichage à cristaux liquides (LCD) à alignement vertical multidomaine, un réseau de transistors en couches minces (TFT) et des procédés de fabrication de ces derniers.
Etat de la technique antérieure Selon la tendance actuelle, les panneaux LCD doivent avoir une luminance élevée, un contraste élevé, une grande taille d'affichage et un angle de vue large. Afin d'améliorer l'angle de vue du panneau LCD, plusieurs techniques d'angle de vue large ont été proposées. Les LCD répandues, dotées d'un angle de vue large, comprennent, par exemple, le LCD à alignement vertical multidomaine (MVA), le LCD à commutation dans le plan (IPS), et le LCD FFS (fringe field switching: à commutation de champ de frange). En ce qui concerne un LCD MVA, plusieurs fentes sont formées sur l'électrode de pixel, par exemple. Plusieurs saillies sont disposées sur le substrat à réseau de filtre coloré en correspondance avec ces dernières. En appariant les fentes et les saillies, des molécules de cristaux liquides dans la couche de cristaux liquides peuvent s'incliner dans diverses directions et les performances d'angle de vue large peuvent être atteintes.
La figure 1 est une vue de dessus illustrant schématiquement un pixel d'un LCD MVA classique. En se référant à la figure 1, une ligne de balayage 102, une ligne de données 104, un transistor en couches minces (TFT) 120 et une électrode 112 de pixel sont disposés sur un substrat (non représenté). Le transistor en couches minces (TFT) 120 comporte une grille 106, un canal 108 et la source/le drain 110a/110b. La grille 106 est raccordée électriquement à la ligne de balayage 102, la source 110a est raccordée électriquement à la ligne de données 104 et le drain 110b est raccordé électriquement à l'électrode 112 de pixel par le biais d'une ouverture de contact 116.
De manière générale, afin d'accroître l'angle de vue du LCD, une pluralité de fentes 114 en bandes sont formées dans l'électrode 112 de pixel, et une pluralité de saillies 118 en bandes sont formées sur le substrat opposé (non représenté) ayant une couche de filtre coloré. Donc, les molécules de cristaux liquides disposées entre les deux substrats peuvent prendre une diversité de directions d'inclinaison à l'aide de la fente 114 et de la saillie 118. Par conséquent, la plage de l'angle de vue du LCD peut être augmentée.
Bien que la plage de l'angle de vue au niveau de la direction horizontale et verticale du LCD MVA décrit ci-dessus est augmentée à l'aide des saillies 118 et des fentes 114, cependant, un décalage de couleurs d'une image dans un niveau de gris moyen peut se produire d'une vision normale à une vision oblique et entraîner ainsi une chute d'une qualité d'affichage. La figure 2 est un schéma illustrant la relation entre la tension appliquée et le facteur de transmission d'un LCD MVA classique, dans lequel une ligne R fait référence à la courbe V-T d'une vision normale, et une ligne Q fait référence à la courbe V-T d'une vision oblique. En se référant à la figure 2, sous une tension d'entraînement basse, le facteur de transmission dans la vision oblique est plus grand que celui dans la vision normale. Donc, l'infiltration de lumière et le décalage de couleurs du LCD MVA se produisent dans la vision oblique.
Exposé de l'invention Par conséquent, la présente invention est destinée à un réseau de TFT, dans lequel le fait de changer l'épaisseur des couches afin d'accroître les directions d'inclinaison des molécules de cristaux liquides et résoudre ainsi le décalage de couleurs ou l'infiltration de lumière, forme des structures de hauteurs différentes.
La présente invention est destinée en outre à un panneau LCD MVA, dans lequel le réseau de TFT mentionné ci-dessus est utilisé afin de fournir plus d'intervalles de cellule différents afin d'accroître les directions d'inclinaison des molécules de cristaux liquides et résoudre ainsi le décalage de couleurs ou l'infiltration de lumière.
De plus, la présente invention est destinée à un procédé de fabrication du réseau de TFT mentionné ci- dessus, dans lequel les directions d'inclinaison des molécules de cristaux liquides dans le panneau LCD MVA peuvent être accrues, et le problème de décalage de couleurs ou d'infiltration de lumière peut donc être résolu.
Par ailleurs, la présente invention est destinée à un procédé de fabrication du panneau LCD MVA mentionné ci-dessus, dans lequel les directions d'inclinaison des molécules de cristaux liquides peuvent être accrues, et le problème de décalage de couleurs ou d'infiltration de lumière peut donc être résolu.
La présente invention fournit un réseau de TFT comprenant: un substrat; une pluralité de lignes de données et de lignes de balayage, disposées sur le substrat afin de définir une pluralité de régions de pixels; une pluralité de structures de pixel, qui sont disposées dans les régions de pixels, raccordées électriquement aux lignes de données et aux lignes de balayage, et entraînées par les lignes de données et les lignes de balayage. Chaque structure de pixel comprend un transistor en couches minces, raccordé électriquement aux lignes de données et aux lignes de balayage; une électrode de pixel, disposée au-dessus et raccordée électriquement au transistor en couches minces, l'électrode de pixel ayant une pluralité de fentes principales; et une couche de revêtement diélectrique, disposée au-dessus du substrat et placée entre une portion de l'électrode de pixel et le substrat.
Selon un mode de réalisation de la présente invention, les fentes principales correspondent au bord des couches de revêtement diélectrique.
Selon un mode de réalisation de la présente invention, chaque couche de revêtement diélectrique comprend une première sous-couche de revêtement et une seconde sous-couche de revêtement, et la hauteur de la première sous-couche de revêtement est différente de celle de la seconde souscouche de revêtement.
Selon un mode de réalisation de la présente invention, chaque électrode de pixel a en outre une pluralité de fentes fines, qui sont disposées au niveau des deux côtés des fentes principales.
Selon un mode de réalisation de la présente invention, chaque transistor en couches minces comprend: une grille, disposée au-dessus du substrat; une couche d'isolation de grille, disposée au-dessus du substrat et couvrant la grille; un canal, disposé au- dessus de la couche d'isolation de grille et correspondant à la grille; une source/un drain, disposée audessus du canal et raccordée électriquement à l'électrode de pixel correspondante; et une couche de passivation, disposée au-dessus du substrat et couvrant le canal et la source/le drain.
Selon un mode de réalisation de la présente invention, la couche d'isolation de grille et la couche de passivation peuvent en outre s'étendre hors du transistor en couches minces pour constituer la couche de revêtement diélectrique.
La présente invention met à disposition un panneau LCD MVA, comprenant: le réseau de TFT mentionné ci- dessus; un substrat opposé, disposé afin de correspondre au réseau de transistors en couches minces; et une couche de cristaux liquides, disposée entre le réseau de transistors en couches minces et le substrat opposé.
Selon un mode de réalisation de la présente invention, le substrat opposé peut être un filtre coloré.
Selon un mode de réalisation de la présente invention, le substrat opposé comprend une pluralité de saillies d'alignement. De plus, les saillies d'alignement peuvent prendre des formes de bande et sont parallèles aux fentes principales.
La présente invention fournit un procédé de fabrication d'un réseau de TFT. Tout d'abord, un substrat est fourni, dans lequel une pluralité de régions de pixels sont définies sur le substrat. Ensuite, une couche métallique de grille est formée et ensuite modelée afin de former une grille dans chaque région de pixel. Ensuite, une couche d'isolation de grille est formée, dans laquelle la couche d'isolation de grille couvre les grilles. Par la suite, une pluralité de canaux sont formés au-dessus de la couche d'isolation de grille, dans lesquelles les canaux correspondent aux grilles. Ensuite, une couche métallique de source/de drain est formée et ensuite modelée afin de former une source/un drain audessus de chaque canal. Ensuite, une couche de passivation est formée audessus du substrat afin de couvrir la source/les drains et les canaux. Par la suite, la couche de passivation et la couche d'isolation de grille sont modelées afin de former une couche de revêtement diélectrique dans chaque région de pixel sur le substrat. Ensuite, une couche d'électrode est formée au-dessus du substrat et ensuite modelée afin de former une électrode de pixel ayant une pluralité de fentes principales dans chaque région de pixel, dans laquelle l'électrode de pixel est raccordée électriquement à la source/au drain correspondant au travers de la couche de passivation, et une portion de l'électrode de pixel couvre la couche de revêtement diélectrique correspondante.
La présente invention fournit également un procédé de fabrication d'un panneau LCD MVA. Outre les étapes de formation du réseau de TFT mentionné ci-dessus, le procédé de fabrication comprend en outre des étapes consistant à fournir un substrat opposé et à former ensuite une couche de cristaux liquides entre le substrat et le substrat opposé.
Selon le procédé de fabrication du réseau de TFT et du panneau LCD MVA, l'étape consistant à modeler la couche de passivation et la couche d'isolation de grille peut comprendre l'étape consistant à effectuer un processus de masquage destiné à définir des ouvertures de contact dans la couche de passivation et former la couche de revêtement diélectrique dans chaque région de pixel, simultanément, dans laquelle les ouvertures de contact exposent, de manière correspondante, une portion de chaque source/drain. De plus, l'étape consistant à modeler la couche de passivation et la couche d'isolation de grille peut en outre comprendre l'étape consistant à effectuer un autre processus de masquage destiné à éliminer une partie de la couche de revêtement diélectrique afin de former une pluralité de premières sous-couches de revêtement et de secondes sous-couches de revêtement, dans lesquelles la hauteur des premières sous-couches de revêtement est différente de celle des secondes sous-couches de revêtement.
Dans la présente invention, la couche de revêtement diélectrique est formée avec la couche d'isolation de grille et la couche de passivation sur le réseau de TFT, ainsi, l'épaisseur de la couche de revêtement diélectrique peut être changée sans un quelconque masquage additionnel, et plus d'intervalles de cellule différents sont mis à disposition dans le panneau LCD. Par conséquent, les directions d'inclinaison des molécules de cristaux liquides sont augmentées, et ainsi, le décalage de couleurs ou l'infiltration de lumière peuvent être éliminés.
Brève description des dessins
Les dessins joints sont inclus afin de fournir une compréhension supplémentaire de l'invention, et sont incorporés dans et constituent une partie de ce mémoire descriptif. Les dessins illustrent des modes de réalisation de l'invention et conjointement avec la description, servent à expliquer les principes de l'invention.
La figure 1 est une vue de dessus illustrant schématiquement un pixel d'un LCD MVA classique.
La figure 2 est une schéma illustrant la relation entre la tension appliquée et le facteur de transmission d'un LCD MVA classique.
La figure 3 est un schéma illustrant la relation entre la tension appliquée et le facteur de transmission d'un LCD MVA selon la présente invention.
La figure 4A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un premier mode de réalisation de la présente invention.
La figure 4B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne A-A' et une ligne B-B'.
La figure 5 illustre schématiquement un autre type du réseau 210 de TFT.
La figure 6A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un deuxième mode de réalisation de la présente invention.
La figure 6B est une vue en coupe transversale illustrant schématiquement le plasma LCD MVA le long d'une ligne C-C'.
La figure 7A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un troisième mode de réalisation de la présente invention.
La figure 7B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne D-D'.
La figure 8A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un troisième mode de réalisation de la présente invention.
La figure 8B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne D-D'.
Les figures 9A A 9G illustrent schématiquement le processus de fabrication des réseaux 210 de TFT selon le premier, le deuxième et le troisième modes de réalisation de la présente invention.
La figure 10 illustre une formation de la première sous-couche de revêtement et de la seconde sous-couche de revêtement dotées de hauteurs différentes sur le substrat.
La figure 11 illustre schématiquement un panneau LCD MVA de la présente invention.
Exposé détaillé des modes de réalisation Il va maintenant être fait référence en détail aux présents modes de réalisation préférés de l'invention, dont des exemples sont illustrés sur les dessins joints. Lorsque cela est possible, les mêmes références numériques sont utilisées sur les dessins et dans la description afin de faire référence aux mêmes parties ou à des parties similaires.
La figure 3 est un schéma illustrant la relation entre la tension appliquée et le facteur de transmission d'un LCD MVA selon la présente invention. En se référant à la figure 3, la courbe A et la courbe B représentent des courbes V-T correspondant à des intervalles de cellule différents, et une courbe C fait référence à une courbe hybride V-T dérivée d'une courbe A et d'une courbe B. La présente invention forme différents intervalles de cellule dans un panneau afin d'obtenir une compensation grâce aux intervalles de cellule différents. Donc, la différence entre des courbes V-T dans la vision oblique et la vision normale peut être réduite, et l'infiltration de lumière ou le décalage de couleurs peut être supprimée.
La figure 4A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un premier mode de réalisation de la présente invention. La figure 4B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne A-A' et d'une ligne B-B'.
En se référant à la figure 4A, le panneau LCD MVA 200 comprend un réseau 210 de TFT, un filtre coloré 220 et une couche 230 de cristaux liquides. Le réseau 210 de TFT et le filtre coloré 220 sont sensiblement parallèles. De plus, la couche 230 de cristaux liquides comprend une pluralité de molécules 232 de cristaux liquides et est disposée entre le réseau 210 de TFT et le filtre coloré 220.
Le réseau 210 de TFT comprend un substrat 211, une pluralité de lignes de balayage 212, une pluralité de lignes de données 213, et une pluralité de structures de pixels. Les lignes 212 de balayage et les lignes 213 de données sont disposées sur le substrat 211 afin de définir une pluralité de régions 216 de pixel. Les structures de pixels sont disposées dans les régions 216 de pixel, respectivement, et raccordées électriquement aux lignes de balayage 212 et aux lignes de données 213.
Chaque structure de pixel comprend un TFT 214, une électrode 215 de pixel et une couche 217 de revêtement diélectrique. Ici, le TFT 214 est disposé dans les régions 216 de pixel correspondantes et raccordé électriquement à la ligne de balayage 212 et la ligne de données 213 correspondantes afin d'être entraîné par ces dernières. Chaque TFT 214 comprend une grille 2141, en couche 2142 d'isolation de grille, un canal 2143, une source 2144, un drain 2145 et une couche de passivation 2146. La grille 2141 est disposée au-dessus du substrat 211. La couche 2142 d'isolation de grille est disposée au-dessus du substrat 211 et couvre la grille 2141. De plus, le canal 2143 est disposé au-dessus de la couche 2142 d'isolation de grille et en correspondance avec la grille 2141. La source/le drain 2144/2145 est disposée au-dessus du canal 2143, et la source 2144 est raccordée électriquement à la ligne de données 213 correspondante. La couche de passivation 2146 est disposée au-dessus de la source/du drain 2144/2145 afin de préserver la grille 2141, la couche 2142 d'isolation de grille, le canal 2143 et la source/le drain 2144/2145 de l'humidité ou d'un endommagement. De plus, la couche de passivation 2146 a une ouverture de contact 2146a, et l'électrode 215 de pixel est raccordée électriquement au drain 2145 du TFT 214 correspondant dans la région 216 de pixel par le biais de l'ouverture de contact 2146a.
Dans la présente invention, la couche 217 de revêtement diélectrique peut être constituée par la couche 2142 d'isolation de grille et la couche de passivation, qui s'étend depuis le TFT 214. Le procédé de fabrication de la couche 217 de revêtement diélectrique est obtenu, par exemple, par élimination de la couche 2142 d'isolation de grille et de la couche de passivation s'étendant depuis le TFT 214 lors d'une formation de l'ouverture de contact 2146a dans la couche de passivation 2146. De plus, l'électrode 215 de pixel peut avoir une pluralité de fentes principales 2151, qui sont parallèles et correspondent au bord de la couche 217 de revêtement diélectrique.
Le filtre coloré 220 est parallèle au réseau 210 de TFT. La couche 230 de cristaux liquides est composée d'une pluralité de molécules 232 de cristaux liquides et disposée entre le réseau 210 de TFT et le filtre coloré 220. Ici, une pluralité de saillies d'alignement 222 sont disposées sur la surface du filtre coloré 220 et coopèrent avec les fentes principales 2151 des électrodes 215 de pixel afin de faire s'incliner les molécules de cristaux liquides dans différentes directions. Dans le mode de réalisation, les saillies d'alignement 222 peuvent prendre des formes en bandes et sont parallèles aux fentes principales 2151.
En se référant aux figures 4A et 4B, une partie de l'électrode 215 de pixel est formée sur le substrat 211 et l'autre partie de l'électrode 215 de pixel est formée sur la couche 217 de revêtement diélectrique, dans laquelle une différence de hauteur est produite entre la région I et la région II sur le réseau 210 de TFT. A l'aide des deux régions de hauteurs différentes, plus de domaines différents sont mis à disposition dans la présente invention, et ainsi, la différence des courbes V-T en vision normale et en vision oblique peut être réduite. Précisément, la région I et la région II ont différents intervalles de cellule afin de produire différents champs électriques pour faire s'incliner les molécules de cristaux liquides dans différentes directions. Une autocompensation peut donc être atteinte afin d'éliminer le décalage de couleurs ou l'infiltration de lumière.
En se référant à la figure 5, qui illustre schématiquement un autre type du réseau 210 de TFT, une pluralité de fentes fines 2151a sont formées au niveau des deux côtés de chaque fente principale 2151 sur les électrodes 215 de pixel. Les fentes fines 2151a permettent d'améliorer la vitesse de réponse du panneau LCD MVA 200.
La figure 6A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un deuxième mode de réalisation de la présente invention. La figure 6B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne C-C'.
La structure illustrée dans le deuxième mode de réalisation est similaire à celle du premier mode de réalisation. En comparaison de celles du premier mode de réalisation, des positions de la partie illuminée et de la partie restante de la couche 217 de revêtement diélectrique sont changées. De manière similaire, le deuxième mode de réalisation forme plus de domaines grâce à la région I et la région II, qui ont des intervalles de cellule différents, afin de réduire la différence des courbes V-T en vision normale et en vision oblique.
La figure 7A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un troisième mode de réalisation de la présente invention. La figure 7B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne D-D'.
De manière similaire, le troisième mode de réalisation élimine une partie de la couche 217 de revêtement diélectrique, et forme ensuite les électrodes 215 de pixel sur le substrat 211 et une partie de la couche 217 de revêtement diélectrique. On remarquera qu'uniquement une partie de la couche 217 de revêtement diélectrique est destinée à former différents intervalles de cellule entre deux fentes principales 2151 adjacentes de l'électrode 215 de pixel. Grâce aux intervalles de cellule différents, les molécules de cristaux liquides peuvent s'incliner dans différentes directions, et l'autocompensation peut donc être atteinte.
La figure 8A est une vue de dessus partielle illustrant schématiquement un réseau de TFT d'un panneau LCD MVA selon un troisième mode de réalisation de la présente invention. La figure 8B est une vue en coupe transversale illustrant schématiquement le panneau LCD MVA le long d'une ligne D-D'. Dans la présente invention, la couche 217 de revêtement diélectrique comprend une première sous-couche de revêtement 2171 et une seconde sous-couche de revêtement 2172. Il existe trois intervalles de cellule différents hl, h2 et h3 formés sur le panneau LCD MVA 200 par la première sous-couche de revêtement 2171 et la seconde sous-couche de revêtement 2172 afin de fournir plus de domaines.
Par conséquent, outre les modes de réalisation mentionnés ci-dessus, la présente invention peut en outre former plus de deux sous-couches de revêtement de hauteurs différentes sur le substrat, et ainsi, les molécules de cristaux liquides ont plus de directions d'inclinaison.
Les figures 9A à 9G illustrent schématiquement le processus de fabrication des réseaux 210 de TFT selon les premier, deuxième et troisième modes de réalisation de la présente invention.
Tout d'abord, le substrat 211 est fourni, dans lequel une pluralité de régions 216 de pixel agencées en matrice sont définies sur le substrat, tel que représenté sur la figure 4A. En se référant à la figure 9A, une couche métallique de grille est formée sur le substrat 211, et un processus photolithographique/d'attaque chimique est effectué pour modeler la couche métallique de grille afin de former la grille 2141 dans chaque région 216 de pixel, tel que représenté sur la figure 4A. Ensuite, en se référant à la figure 9B, la couche 2142 d'isolation de grille est formée sur le substrat 211 afin de couvrir la grille 2141. La couche 2142 d'isolation de grille peut être formée en effectuant la technique de dépôt chimique en phase vapeur assistée par plasma (PECVD) sur le substrat.
Ensuite, en se référant à la figure 9C, le canal 2143 est formé sur la couche 2142 d'isolation de grille correspondant à la grille 2141. Ensuite, en se référant à la figure 9D, une couche métallique de source/drain est formée sur le substrat 211 et un processus photolithographique/d'attaque chimique est effectué pour modeler la couche métallique de source/drain afin de former la source/le drain 2144/2145 sur chaque canal 2143.
Par la suite, en se référant à la figure 9E, la couche de passivation 2146 est formée sur le substrat 211 afin de couvrir le canal 2143, et la source/le drain 2144/2145. Ensuite, en se référant à la figure 9F, un processus de masquage est effectué afin de modeler la couche de passivation 2146 et la couche 2142 d'isolation de grille, dans lequel l'ouverture de contact 2146a est définie dans la couche de passivation 2146 et la couche 217 de revêtement diélectrique est formée dans les régions 216 de pixel. La couche 217 de revêtement diélectrique comprend la couche 2142 d'isolation de grille et la couche de passivation 2146 s'étendant à l'extérieur des TFT 214.
Ensuite, en se référant à la figure 9G, une couche d'électrode est formée sur le substrat 211 et est modelée afin de former l'électrode 215 de pixel ayant des fentes principales 2151 parallèles dans chaque région 216 de pixel. L'électrode 215 de pixel est raccordée électriquement au drain 2145 du TFT 214 par le biais de l'ouverture de contact 2146a de la couche de passivation 2146. Une partie de l'électrode 215 de pixel est disposée sur la couche 217 de revêtement diélectrique, et l'autre partie est disposée sur le substrat 211, donc, deux régions dotées d'intervalles de cellule différents sont formées sur le réseau 210 de TFT. Ensuite, avec des positions différentes de la couche 217 de revêtement diélectrique, les réseaux 210 de TFT selon le premier, le deuxième et le troisième modes de réalisation de la présente invention peuvent être formés.
De plus, après l'étape illustrée sur la figure 9F, un processus de masquage additionnel peut être réalisé afin d'éliminer une partie de la couche 217 de revêtement diélectrique. Ainsi, en se référant à la figure 10, la première sous-couche de revêtement 2171 et la seconde sous-couche de revêtement 2172 dotées de hauteurs différentes sont formées sur le substrat 211. Ensuite, l'électrode 215 de pixel est formée sur le substrat afin de former le réseau 210 de TFT mentionné dans le quatrième mode de réalisation.
En se référant à la figure 11, qui illustre schématiquement un panneau LCD MVA de la présente invention, lors d'une fabrication d'un panneau LCD MVA 200, le substrat opposé 240, tel qu'un filtre coloré, est fourni. Et ensuite, la couche 230 de cristaux liquides est formée entre le réseau 210 de TFT mentionné ci-dessus et le substrat opposé 240 afin de former le panneau LCD MVA 200 mentionné dans les modes de réalisation ci-dessus. De manière similaire, le substrat opposé 240 peut avoir une pluralité de saillies d'alignement 222 qui coopèrent avec les fentes principales 2151 des électrodes 215 de pixel afin d'obtenir l'effet d'un alignement vertical multidomaine.
En résumé, la couche de revêtement diélectrique peut être formée lors d'un modelage de la couche d'isolation de grille et de la couche de passivation sur le réseau de TFT. Donc, l'intervalle de cellule du panneau LCD peut être modifié sans un quelconque processus de masquage additionnel. Les molécules de cristaux liquides ont plus de directions d'inclinaison différentes, et le décalage de couleurs ou l'infiltration de lumière peut être supprimé de manière considérable.
L'homme du métier constatera de manière évidente que diversesmodifications et variations peuvent être apportées à la structure de la présente invention sans s'écarter de la portée ou de l'esprit de l'invention. Au vu de ce qui précède, il est prévu que la présente invention couvre des modifications et des variations de cette invention à condition qu'elles entrent dans la portée des revendications suivantes et de leurs équivalents.
Claims (21)
1. Réseau (210) de transistors en couches minces, caractérisé en ce qu'il comprend: un substrat (211) ; une pluralité de lignes de données (213) et de lignes de balayage (212), disposées sur le substrat afin de définir une pluralité de régions (216) de pixel; une pluralité de structures de pixels, qui sont disposées dans les régions de pixels, raccordées électriquement aux lignes de données et aux lignes de balayage et entraînées par les lignes de données et les lignes de balayage, dans lesquelles chaque structure de pixel comprend: un transistor en couches minces (214), raccordé électriquement aux lignes de données et aux lignes de balayage; une électrode (215) de pixel, disposée au-dessus et raccordée électriquement au transistor en couches minces, l'électrode de pixel ayant une pluralité de fentes principales (2151) ; et une couche (217) de revêtement diélectrique, disposée au-dessus du substrat et placée entre une portion de l'électrode de pixel et du substrat.
2. Réseau (210) de transistors en couches minces selon la revendication 1, dans lequel les fentes principales (2151) sont en correspondance avec le bord 30 des couches (217) de revêtement diélectrique.
3. Réseau (210) de transistors en couches minces selon la revendication 1, dans lequel chaque couche (217) de revêtement diélectrique comprend une première sous-couche de revêtement (2171) et une seconde sous- couche de revêtement (2172), et la hauteur de la première sous-couche de revêtement est différente de celle de la seconde sous-couche de revêtement.
4. Réseau (210) de transistors en couches minces selon la revendication 1, dans lequel chaque électrode (215) de pixel a en outre une pluralité de fentes fines (2151a) qui sont disposées au niveau des deux côtés des fentes principales (2151).
5. Réseau (210) de transistors en couches minces selon la revendication 1, dans lequel chaque transistor en couches minces comprend: une grille (2141), disposée au-dessus du substrat (211) ; une couche (2142) d'isolation de grille, disposée au-dessus du substrat et couvrant la grille; un canal (2143), disposé au-dessus de la couche d'isolation de grille et correspondant à la grille; une source/un drain (2144/2145) disposée au-dessus du canal et raccordée électriquement à l'électrode (215) de pixel correspondante; et une couche de passivation (2146), disposée au-dessus du substrat et couvrant le canal et la source/le drain.
6. Réseau (210) de transistors en couches minces selon la revendication 5, dans lequel la couche (2142) d'isolation de grille et la couche de passivation (2146) s'étendent en outre hors du transistor en couches minces (214) afin de constituer la couche (217) de revêtement diélectrique.
7. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine, caractérisé en ce qu'il comprend: un réseau (210) de transistors en couches minces, comprenant.
un substrat (211) ; une pluralité de lignes de données (213) et de lignes de balayage (212), disposées sur le substrat afin de définir une pluralité de régions (216) de pixels; une pluralité de structures de pixels qui sont disposées dans les régions de pixels, raccordées électriquement aux lignes de données et aux lignes de balayage, et entraînées par les lignes de données et les lignes de balayage, dans lesquelles chaque structure de pixel comprend: un transistor en couches minces (214), raccordé 25 électriquement aux lignes de données et aux lignes de balayage une électrode (215) de pixel, disposée au-dessus et raccordée électriquement au transistor en couches minces, l'électrode de pixel ayant une pluralité de fentes principales (2151) ; une couche (217) de revêtement diélectrique, disposée au-dessus du substrat et placée entre une portion de l'électrode de pixel et du substrat; un substrat opposé (240), disposé afin de correspondre au réseau de transistors en couches minces; et une couche (230) de cristaux liquides, disposée entre le réseau de transistors en couches minces et le substrat opposé.
8. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 7, dans lequel les fentes principales (2151) correspondent avec le bord des couches (217) de revêtement diélectrique.
9. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 7, dans lequel chaque couche (217) de revêtement diélectrique comprend une première sous-couche de revêtement (2171) et une seconde sous-couche de revêtement (2172), et la hauteur de la première sous-couche de revêtement est différente de celle de la seconde sous-couche de revêtement.
10. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 7, dans lequel chaque électrode (215) de pixel a une pluralité de fentes fines (2151a), qui sont disposées 30 au niveau des deux côtés des fentes principales (2151).
11. Panneau d'affichage à cristaux liquides à alignement vertical selon la revendication 7, dans lequel chaque transistor en couches minces (214) comprend: une grille (2141) disposée au-dessus du substrat (211) ; une couche (2142) d'isolation de grille, disposée au-dessus du substrat et couvrant la grille; un canal (2143), disposé au-dessus de la couche d'isolation de grille et correspondant à la grille; une source/un drain (2144/2145), disposée au-dessus du canal et raccordée électriquement à l'électrode (215) de pixel correspondante; et une couche de passivation (2146) disposée au- dessus du substrat et couvrant le canal et la source/le drain.
12. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 11, dans lequel la couche (2142) d'isolation de grille et la couche de passivation (2146) s'étendent en outre hors du transistor en couches minces (214) afin de constituer la couche (217) de revêtement diélectrique.
13. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 7, dans lequel le substrat opposé (240) est un filtre coloré (220).
14. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 7, dans lequel le substrat opposé (240) comprend une pluralité de saillies d'alignement (222).
15. Panneau d'affichage à cristaux liquides à alignement vertical multidomaine selon la revendication 14, dans lequel les saillies d'alignement (222) prennent des formes de bandes et sont parallèles aux fentes principales (2151).
16. Procédé de fabrication d'un réseau (210) de transistor en couches minces, caractérisé en ce qu'il comprend les étapes consistant à : fournir un substrat (211), dans lequel une pluralité de régions (216) de pixels sont définies sur le substrat; former une couche métallique de grille, et modeler la couche métallique de grille afin de former une grille (2141) dans chaque région (216) de pixel; former une couche (2142) d'isolation de grille, dans laquelle la couche d'isolation de grille couvre les grilles; former une pluralité de canaux (2143) au-dessus de la couche d'isolation de grille, où les canaux sont en correspondance avec les grilles; former une couche métallique de source/drain et modeler la couche métallique de source/drain afin de former une source/un drain (2144/2145) au-dessus de chaque canal; former une couche de passivation (2146) au-dessus du substrat destinée à couvrir la source/les drains et les canaux; modeler la couche de passivation et la couche d'isolation de grille afin de former une couche (217) de revêtement diélectrique dans chaque région de pixel sur le substrat; et former une couche d'électrodes au-dessus du substrat, et modeler la couche d'électrodes afin de former une électrode de pixel ayant une pluralité de fentes principales (2151) dans chaque région de pixel, dans laquelle l'électrode de pixel est raccordée électriquement à la source/au drain correspondante au travers de la couche de passivation et une portion de l'électrode de pixel couvre la couche de revêtement diélectrique correspondante.
17. Procédé selon la revendication 16, dans lequel l'étape consistant à modeler la couche de passivation (2146) et la couche (2142) d'isolation de grille comprend l'étape consistant à effectuer un processus de masquage destiné à définir des ouvertures de contact (2146a) dans la couche de passivation et à former la couche (217) de revêtement diélectrique dans chaque région de pixel, simultanément, dans lequel les ouvertures de contact exposent, de manière correspondante, une portion de chaque source/drain (2144/2145).
18. Procédé selon la revendication 16, dans lequel l'étape consistant à modeler la couche de passivation (2146) et la couche (2142) d'isolation de grilles comprend en outre l'étape consistant à effectuer un autre processus de masquage destiné à éliminer une partie de la couche (217) de revêtement diélectrique afin de former une pluralité de premières souscouches de revêtement (2171) et de secondes sous-couches de revêtement (2172), et la hauteur des premières sous-couches de revêtement est différente de celle des secondes sous-couches de revêtement.
19. Procédé de fabrication d'un panneau d'affichage à cristaux liquides à alignement vertical multidomaine, caractérisé en ce qu'il comprend les étapes consistant à : fournir un substrat (211), dans lequel une pluralité de régions (216) de pixels sont définies sur le substrat; former une couche métallique de grille et modeler la couche métallique de grille afin de former une grille (2141) dans chaque région de pixel; former une couche (2142) d'isolation de grille, dans laquelle la couche d'isolation de grille couvre 20 les grilles; former une pluralité de canaux (2143) au-dessus de la couche d'isolation de grille, où les canaux sont en correspondance avec les grilles; former une couche métallique de source/drain, et modeler la couche métallique de source/drain afin de former une source/un drain (2144/2145) au-dessus de chaque canal; former une couche de passivation (2146) au-dessus du substrat destinée à couvrir la source/les drains et 30 les canaux; modeler la couche de passivation et la couche d'isolation de grille afin de former une couche (217) de revêtement diélectrique dans chaque région de pixel sur le substrat; former une couche d'électrode au-dessus du substrat, et modeler la couche d'électrode afin de former une électrode (215) de pixel ayant une pluralité de fentes principales (2151) dans chaque région (216) de pixel, dans laquelle l'électrode de pixel est raccordée électriquement à la source/au drain correspondant au travers de la couche de passivation, et une portion de l'électrode de pixel couvre la couche de revêtement diélectrique correspondante; fournir un substrat opposé (240) ; et former une couche (230) de cristaux liquides entre le substrat et le substrat opposé.
20. Procédé selon la revendication 19, dans lequel l'étape consistant à modeler la couche de passivation (2146) et la couche (2142) d'isolation de grille comprend l'étape consistant à effectuer un processus de masquage destiné à définir des ouvertures de contact (2146a) dans la couche de passivation et à former la couche (217) de revêtement diélectrique dans chaque région (216) de pixel, simultanément, dans lequel les ouvertures de contact exposent, de manière correspondante, une portion de chaque source/drain (2144/2145).
21. Procédé selon la revendication 20, dans lequel l'étape consistant à modeler la couche de passivation (2146) et la couche (2142) d'isolation de grille comprend en outre l'étape consistant à effectuer un autre processus de masquage destiné à éliminer une partie de la couche (217) de revêtement diélectrique afin de former une pluralité de premières sous- couches de revêtement (2171) et de secondes sous-couches de revêtement (2172), et la hauteur des premières sous-couches de revêtement est différente de celle des secondes sous-couches de revêtement.
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