FR2839404A1 - Circuit et procede de recuperation de donnees non degradees a partir d un flux de donnes degradees - Google Patents
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Abstract
Un circuit de récupération de données et d'horloge (3), prévu pour générer une version récupérée d'un courant de données émis (1), comprend trois blocs principaux, à savoir un bloc de récupération de données (4), un bloc de récupération d'horloge (6) et un corrélateur (8). Le bloc de récupération (4) génère, à partir d'un courant de données (2) et pour chaque période de bits du courant de données initialement émis (1), des évaluations de niveaux de signal, stockées dans le bloc de récupération (4) et échantillonnées par le bloc de récupération d'horloge (6). Le bloc de récupération (4) génère comme " métrique de mot " un facteur de qualité représentant la précision des niveaux de signal évalués. Le bloc de récupération d'horloge (6) utilise à la fois le courant de données reçu (2) et la métrique de mot générée dans le bloc de récupération (4), pour déterminer si le temps d'échantillonnage courant est optimal ou non. S'il ne l'est pas, le temps d'échantillonnage courant est réglé de manière à se déplacer vers un temps d'échantillonnage " idéal ". Un corrélateur (8) détermine si le début d'un nouveau courant de données est reçu.
Description
version correspondent, sur le flux concerne.
Domaine de ['invention La presente invention concerne un circuit de traitement de donnees et, plus particulierement, un circuit de traitement de donnees destine a recevoir un courant de donnees degradees et a generer, a partir
s de celui-ci, une evaluation du courant de donnees non degradees original.
La presente invention concerne egalement un procede de
recuperation d'un courant de donnees transmises.
Etat de la technique Des donnees numeriques transmises sur une liaison quel io conque, aussi bien physique que sans fil, doivent habituellement etre de gradees dans une certaine mesure. Par exemple, du bruit ou des interferences electromagnetiques peuvent affecter les donnees au point que des erreurs apparaissent dans les donnees recues. La degradation peut affecter ['amplitude des donnees et/ou la position en temps des don s nees. Dans des cas graves, la degradation de ['amplitude des donnees peut conduire a ce qu'un signal de niveau "haut" soit interprete comme un si gnal de niveau "bas". Des erreurs de position en temps ou timing, dues par exemple a un tremblement d'horloge, peuvent provoquer une perte de synchronisation. Par suite, les dispositifs de reception de donnees numeri ques utilisent souvent des circuits de recuperation de donnees et de ti ming qui tentent de recuperer les donnees initialement emises. Des circuits de recuperation conventionnels tels que par exemple la puce WL102 de reseau de domaine local (LAN) sans fil, utilisent generalement 2s des techniques de detection de bords combinees a une machine d'etat pour detecter le demarrage d'un paquet de donnees. Les machines d'etat presentent des inconvenients car la capacite d'identifier un bon paquet de donnees repose sur le fait que la machine d'etat soit dans un etat initial correct. But de ['invention I1 est souhaitable de creer un circuit de traitement de don nees numeriques gable pour recuperer les bons paquets de donnees dans
un courant de donnees degradees reOcu.
Avantages de ['invention ss Selon un premier aspect de ['invention, celleci concerne un circuit de traitement de donnees, caracterise en ce qu'il comprend: i) des moyens de recuperation de donnees disposes (a) pour recevoir, a un premier rythme de bits, un premier courant de donnees, ce pre mier courant de donnees etant derive d'un second courant de don nees emis vers le circuit de traitement de donnees au premier rythme de bits et comportant un certain nombre de niveaux de signal (b), pour generer, a partir du premier courant de donnees, une evaluation s du niveau de signal emis pour chaque periode de bits du premier rythme de bits, et (c) pour generer, en utilisant chaque niveau de si gnal evalue, un facteur de qualite representatif de la precision de chaque niveau de signal evalue; et ii) des moyens de recuperation d'horloge destines a recevoir le facteur o de qualite provenant des moyens de recuperation de donnees pour determiner, a partir de celui-ci, un moment ou le premier courant de donnees devrait etre echantillonne, et pour echantillonner les ni veaux de signal evalues suivant le moment ainsi determine, afin de generer ainsi un troisieme courant de donnees representant une
is version recuperee du second courant de donnees.
Le circuit de traitement de donnees est realise sous la forme d'un circuit combine de recuperation de donnees et d'horloge. Le facteur de qualite est calcule a partir des niveaux de signal evalues du courant de donnees degradees, ce facteur de qualite etant utilise pour regler le temps d'echantillonnage des niveaux de signal evalues. Ainsi, on peut obtenir
une recuperation fiable du courant de donnees original (en termes de ni-
veau de signal et de timing).
Le troisieme courant de donnees doit etre essentiellement le meme que le second courant de donnees. Dans ce contexte, on remarque s ra qu'une horloge quelconque et un circuit/procede de recuperation de
donnees quelconque peuvent conduire a ce que des differences apparais-
sent entre les courants de donnees emis et recuperes, en particulier lors-
que des millions de bits vent transmis par seconde. Ce qui est important est que le circuit/procede soit efficace, c'est a dire que les differences o solent minimales. Le circuit de traitement de donnees permet d'obtenir une recuperation d'horloge et de donnees presentant un bon rendement
en utilisant une architecture integree.
Les moyens de recuperation de donnees peuvent etre dispo-
ses pour echantillonner le premier courant de donnees a un second
rythme de bits superieur au premier rythme de bits, pour additionner en-
semble les echantillons de donnees preleves dans chaque periode de bits du premier rythme de bits, et pour quantifier le resultat de ['addition de facon qu'il occupe l'un d'un certain nombre de niveaux de seuil, le resultat quantifie representant le niveau de signal evalue pour chaque periode de bits du premier rythme de bits. Le second rythme de bits est de preference
un multiple entier du premier rythme de bits. Ce thme de bits de "sure-
chantillonnage" est de preference de quatre fois ou plus le premier rythme
s de bits.
Les echantillons de donnees a l'interieur de chaque periode de bits du premier rythme de bits peuvent etre ponderes avant d'etre ajoutes ensemble, les echantillons de donnees preleves essentiellement vers le centre de chaque periode de bits etant ponderes par une valeur o plus grande que les echantillons de donnees preleves essentiellement vers
le depart et vers la fin de chaque periode de bits.
En effet, les moyens de recuperation de donnees peuvent
etre prevus sous la forme d'un filtre a reponse impulsionnelle finie (FIR) .
Le facteur de qualite peut etre determine par ponderation et addition d'echantillons de donnees preleves dans chaque periode de bits,
la ponderation etant prevue de facon que les echantillons de donnees pre-
leves essentiellement au centre de chaque periode de bits, sotent ponderes
par une valeur plus grande que les echantillons de donnees preleves es-
sentiellement vers le depart et vers la fin de chaque periode de bits.
o Le circuit de traitement de donnees peut en outre compren dre des moyens pour detecter le premier courant de donnees. Les moyens de detection peuvent comprendre un correlateur dispose pour comparer un courant de donnees de synchronisation representant le depart du se cond courant de donnees, avec le troisieme courant de donnees, pour
identifier le moment ou le troisieme courant de donnees correspond es-
sentiellement au courant de donnees de synchronisation.
Le facteur de qualite peut indiquer le temps d'echantillon-
nage optimal evalue pour chaque periode de bits, les moyens de recupera-
tion dthorloge etant disposes pour comparer le temps d'echantillonnage optimal evalue, avec le temps d'echantillonnage courant, et pour avancer ou retarder le temps d'echantillonnage courant de facon qu'il se dúplace
vers ['evaluation de temps d'echantillonnage optimal evalue.
Selon un second aspect de la presente invention, celle-ci concerne un procede de recuperation d'un courant de donnees emis, 3s caracterise en ce qu'il comprend:
la reception, a un premier rythme de bits, d'un premier courant de don-
nees derive d'un second courant de donnees emis par une source de don
nees au premier rythme de bits et comportant un certain nombre de ni-
veaux de signal; la generation, pour chaque periode de bits du premier rythme de bits, d'une evaluation du niveau de signal emis; s la generation, a partir de chaque evaluation du niveau de signal emis, d'un facteur de qualite indiquant la precision de chaque niveau de signal evalue; et le calcul, a partir du facteur de qualite, d'un moment ou le premier cou rant de donnees doit etre echantillonne, puis l'echantillonnage des ni o veaux de signal evalues suivant le moment ainsi determine, de maniere a
generer un troisieme courant de donnees essentiellement identique au se-
cond courant de donnees.
Suivant d'autres caracteristiques du procede selon l'inven-
tion, l'etape de generation d'une estimation du niveau de signal emis com s prend: ltechantillonnage du premier courant de donnees a un second rythme de bits superieur au premier rythme de bits; ['addition d'echantillons de donnees pour les rassembler a l'interieur de chaque periode de bits du premier rythme de bits; et o la quantification du resultat de ['addition de faOcon qu'il occupe l'un d'un certain nombre de niveaux de seuil, le resultat quantifie representant le niveau de signal evalue pour chaque periode de bits du premier rythme de bits; le second rythme de bits est un multiple entier du premier rythme de bits; 2s les echantillons de donnees a l'interieur de chaque periode de bits du premier rythme de bits vent ponderes avant d'etre ajoutes ensemble, les echantillons de donnees preleves essentiellement vers le centre de chaque
periode etant ponderes par une valeur plus grande que celle des echan-
tillons de donnees preleves essentiellement vers le depart et vers la fin de chaque periode de bits;
-- le facteur de qualite est determine en ponderant et en ajoutant les echan-
tillons de donnees preleves a l'interieur de chaque periode de bits du pre-
mier rythme de bits, la ponderation etant disposee de facon que les echantillons de donnees preleves essentiellement au centre de chaque pe 3s riode de bits, soient ponderes par une valeur plus grande que celle des echantillons de donnees preleves essentiellement vers le depart et vers la
fin de chaque periode de bits.
s De plus si le procede comprend en outre une etape de de tection du depart d'un courant de donnees degrade, cette etape de detec tion comprend avantageusement la comparaison d'un courant de donnees de synchronisation, representant au moins le depart du courant de don s nees non degrade, avec ['evaluation du courant de donnees non degrade, pour identifier ainsi le moment ou le courant de donnees non degrade
s'adapte essentiellement au courant de donnees de synchronisation.
De preference, le facteur de qualite indique une evaluation du temps d'echantillonnage optimal pour chaque periode du premier o rythme de bits, l'etape de calcul du moment ou le premier courant de donnees doit etre echantillonne, comprenant la comparaison de l' evalua tion du temps d' echantillonnage optimal, avec le temps d' echantillonnage courant, de maniere a avancer ou a retarder le temps d'echantillonnage courant pour qutil se deplace vers ['evaluation du temps d'echantillonnage is optimal. Dessins La presente invention sera maintenant decrite de maniere plus detaillee, a titre d'exemple, en se referent aux dessins annexes dans lesquels: - la figure 1 represente un courant de donnees emis et un courant de donnees reOcu; - la figure 2 est un schema par blocs d'un circuit de recuperation de donnees et d'horloge selon ['invention; - la figure 3 est un schema de circuit d'un echantillonneur de bits, tel s que represente dans la figure 2; - la figure 4 montre trots representations graphiques de donnees metri ques de mots fournies en sortie par le circuit de recuperation de don nees et d'horloge represente dans la figure 2; et la figure 5 est un schema par blocs d'un circuit de recuperation de ti
ming, tel que represente dans la figure 2.
: En se referent a la flgure l(a), celle-ci represente un cou-.
rant de donnees emises 1, le courant de donnees comprenant deux ni veaux de signal alternes (c'est a dire que le niveau de signal est alterne entre un niveau "teas" et un niveau "haut"). Le courant de donnees emis 1 presente un rythme de bits de 1 Mbit/sec, de sorte que chaque bit pre sente une periode de bit de 1 ps. Si le courant de donnees emis 1 est emis sur un certain canal de donnees non parfait, comme par exemple un canal radio sans fil, le courant de donnees doit subir une degradation, peut etre
du fait du bruit ou autres effete atmospheriques.
La figure l(b) represente un courant de donnees reOcu 2 qui est une version degradee du courant de donnees emis 1 represente dans la figure l(a). Le courant de donnees reOcu 2 represente la sortie d'un cir- cuit demodulateur du recepteur, le demodulateur ayant reOcu le courant de donnees emis 1 sur un certain canal. Comme on le constatera, l'impulsion "a" de la figure 1 (a) est affectee de sorte que ['amplitude de la version re Ocue "a"' est degradee. L'impulsion "b" est affectee de sorte qu'a la fois l'ampli o tude et le positionnement en temps ou timing de la version reOcue "b"' vent
degrades. Les impulsions "c" et "d" vent affectees de faOcon que seul le ti-
ming de leurs versions reOcues respectives "c"' et "d"' soit degrade, Si un tel courant de donnees degradees 2 est transmis a un dispositif de reception tel que par exemple un ordinateur, des erreurs peuvent apparatre dans
s les donnees de sorte que le fonctionnement de l'ordinateur peut etre en-
trave. Par suite, un circuit de traitement de donnees special est necessaire
apres l'etage de demodulation, a savoir un circuit de recuperation de don-
nees et d'horloge. La figure 2 represente un circuit de recuperation de donnees et d'horloge 3 qui combine avantageusement les fonctions de re
o cuperation de donnees et de timing dans un systeme integre.
En se referent a la figure 2, le circuit de recuperation de
donnees 3 comprend trots blocs principaux a savoir un bloc de recupera-
tion de donnees 4, un bloc de recuperation d'horloge 6 et un correlateur 8.
Le bloc de recuperation de donnees 4 est dispose pour recevoir le courant s de donnees recu 2 et pour generer, a partir de celui-ci, une evaluation des
niveaux de signal pour chaque periode de bits du courant de donnees ini-
tialement emis 1. Ainsi, comme le courant de donnees emis 1 a ete emis a un rythme de bits de 1 Mbit/sec, on evalue alors un niveau de signal pour chaque periode de 1 ps du courant de donnees reOcu 2. Les evaluations des niveaux de signal vent stockees dans le bloc de recuperation de donnees 4 et vent echantillonnees par le bloc de recuperation d'horloge 6 de faOcon
que le courant de donnees initial soit recupere.
Le bloc de recuperation de donnees 4 est egalement dispose pour generer ce qu'on appelle une "metrique de mot" qui est un facteur de qualite representant la precision des niveaux de signal evalues. Le bloc de recuperation d'horloge 6 est dispose pour utiliser a la fois le courant de donnees reOcu 2 et la metrique de mot generee dans le bloc de recuperation de donnees 4, afin de determiner si le temps d'echantillonnage courant est optimal ou non. S'il n'est pas optimal, le temps d'echantillonnage courant
est regle de facon qu'il se deplace vers un temps d'echantillonnage "ideal".
Le correlateur 8 est dispose pour determiner le moment ou le demarrage
d'un nouveau courant de donnees est recOu.
s Le bloc de recuperaffon de donnees 4, le bloc de recupera tion d'horloge 6 et le bloc de correlateur 8 seront maintenant decrits en detail. Le bloc de recuperation de donnees 4 comprend douze "echantillonneurs de bits" 16a-161, bien que, dans un souci de plus o grande clarte, six echantillonneurs de bits seulement 16a-16c et 16j- 161, solent representes dans la figure 2. Les echantillonneurs de bits interme diaires 16d-16i vent representes par le bloc echantillonneur de bits inter mediaire 17. Le premier echantillonneur de bits 16a est connecte a une ligne d'entree de circuit 14 qui transmet le courant de donnees reOcu 2 en s provenance du demodulateur (non represente). Les echantillonneurs de bits 16a-161 vent disposes en serie de faOcon que les donnees solent depla cees de la sortie d'un echantillonneur de bits vers ['entree de l'echantillon neur de bits suivant, comme par exemple de la sortie 18a du premier echantillonneur de bits 16a vers ['entree du second echantillonneur de bits 16b. Les donnees stockees dans chacun des echantillonneurs de bits 16a-161 vent introduites dans le correlateur 8, comme cela sera decrit
plus en detail ci-apres.
Chaque echantillonneur de bits 16a-161 est configure pour surechantillonner le courant de donnees reOcu 2 a cinq fois le rythme de bits du courant de donnees emis 1. En d'autres termes, comme le courant de donnees emis 2 est emis a un rythme de bits de 1 Mbit/sec, cinq echantillons vent pris pour chaque periode de bit de 1 prs. Pour effectuer cela, le bloc de recuperation de donnees 4 recoit un signal d'horloge qui est egal a cinq fois celui du rythme de bits du courant de donnees emis, c'est a dire 5 Mbit/sec. Chaque echantillonneur de bits 16a- 161 reOcoit le signal d'horloge a 5 Mbit/sec sur la ligne d'horloge 24. Dans_la,-figure 2, seul le premier echantillonneur de bits 16a est represente connecte a la
ligne d'horloge a 5 Mbit/sec 24.
Le courant de donnees surechantillonnees est traite de fa 3s "con qu'une evaluation du niveau de signal, devant etre un niveau de si gnal soit "haut" soit "bas", soit stockee a chaque periode de bit de 1 ps du courant de donnees recu 2, et egalement de facon qu'un facteur de qualite soit calcule pour chaque periode de 1 s du courant de donnees (appele
"metrique de bit"), la metrique de bit fournissant une indication de la pre-
cision de ['evaluation du niveau de signal. Chaque metrique de bit est fournie en sortie sur les lignes de metrique de bit respectives 19a a 191, chaque metrique de bit etant ensuite ajoutee en meme temps qu'une serie d'additionneurs 20 pour generer la metrique de mot (indiquee ci-dessus).
La figure 3 est un schema par blocs du premier echan-
tillonneur de bits 16a. On remarquera que la disposition de chacun des second a douzieme echantillonneurs de bits 16b-161, est exactement la
meme que celle qui est representee dans la figure 3.
o En se referent a la figure 3, le premier echantillonneur de bits 16a comprend des premier a cinquieme loquets de type D 30a-30e, un premier bloc de calcul 32, un second bloc de calcul 34, et un bloc OU Exclusif (XOR) 36. Les premier a cinquieme loquets de type D 30a-30e vent disposes en serie de sorte que la sortie du premier loquet de type D s 30a est connectee a ['entree du second loquet de type D 30b, et ainsi de suite. La ligne d'entree de circuit 14 est connectee a ['entree du premier loquet de type D 30a, et la ligne de sortie 18a du cinquieme loquet de type D 30e est connectee a la ligne d' entree du second echantillonneur de bits 16b, comme represente dans la figure 2. Les premier a cinquieme loquets o de type D 30a-30e vent pilotes chacun par le signal d'horloge a 5 Mbit/sec de sorte que, pour chaque periode de bit de 1 ps du courant de donnees a 1 Mbit/ sec, cinq echantillons vent preleves du niveau de signal d'entree, ces echantillons etant stockes et deplaces le long des loquets de type D
pour chaque cycle de l'horloge a 5 Mbit/sec.
s Le premier echantillonneur de bits 16a genere une evalua tion du niveau de signal emis, en effectuant une operation de "vote majo ritaire" sur les donnees surechantillonnees. Cette operation est effectuee par le premier bloc de calcul 32. Ce premier bloc de calcul 32 recoit les cinq echantillons de donnees qui vent stockes dans les premier a cin quieme loquets de type D 30a-30e. Les entrees du premier bloc de calcul vent ponderees de faOcor q.u les echantillons de donnees provenant des premier et cinquieme loquets de type D 30a, 30e solent multiplies par un,
que les echantillons de donnees provenant des second et quatrieme lo-
quets de type D 30b, 30d soient multiplies par deux, et que l'echantillon de donnees provenant du troisieme loquet de type D 30c soit multiplie par trots. Cette disposition des ponderations utilise le fait que les echantillons
de donnees preleves vers le milieu d'une periode de bits, ont plus de chan-
ces d'etre corrects que les echantillons preleves au depart et a la fin de la periode de bits (qui risquent plus d'etre affectes par un tremblement d'horloge). Par suite, au lieu d'effectuer une simple operation de formation de moyenne, on donne une plus grande importance aux echantillons de donnees centraux pour decider si le niveau de signal correct pour une pe
s riode de bit particuliere, est un niveau "haut" ou "bas". Les resultats pon-
deres vent additionnes dans le premier bloc de calcul 32 qui fournit en sortie un signal de niveau "haut" si la somme est superieure a quatre. On choisit la valeur quatre comme seuil convenable pour decider si la somme des echantillons de donnees ponderes indique un signal de niveau "haut"
io ou "bas". Dans d'autres circonstances, on pourrait choisir un seuil diffe-
rent. Ce choix de "seuil" conduit a une quantification des donnees.
Le premier echantillonneur de bits 16a calcule la metrique
de bit par une operation de ponderation et d'addition analogue qui est ef-
fectuee par le second bloc de calcul 34. Comme pour le premier bloc de calcul 32, le second bloc de calcul revcoit les cinq echantillons de donnees
qui vent stockes dans les premier a cinquieme loquets de type D 30a-30e.
Dans ce cas cependant, les echantillons de donnees vent reOcus par l'in-
termediaire du bloc XOR 36 qui n'est mis en ccuvre que si la sortie du premier bloc de calcul 32 est "haute". Le bloc XOR 36 modifie les signaux o provenant des loquets de type D 301-30e de faOcon que le signal penetrant dans le second bloc de calcul 34 soit "plus haut" s'il n'est pas le meme que "Recup-donnees" 38 ou "teas" stil est le meme que "Recupdonnees" 38. La encore, les entrees du second bloc de calcul 34 vent ponderees de faOcon que les echantillons de donnees provenant des premier et cinquieme lo s quets de type D 30a et 30e soient multiplies par un, que les echantillons de donnees provenant des second et quatrieme loquets de type D 30b et d solent multiplies par deux, et que les donnees provenant du troisieme loquet de type D 30c solent multipliees par trots. La sortie du second bloc de calcul 34 represente la somme des bits qui ne correspondent pas a so "Recup-donnees" 38 et qui dolvent se trouver dans la plage de 0 (si aucun - bit ne correspond) a=4. N'importe queue combinaison d'entrees produisant une somme situee dans la plage de 5 a 9 doit donner "Recup-donnees" 38 changeant la polarite, et la somme resultante doit se situer dans la plage
de 4 a 0.
sPour illustrer le fonctionnement des premier et second blocs de calcul, on considere le cas ou une impulsion non degradee ayant une periode de bit de 1 ps et un niveau de signal "haut", est introduite dans le premier echantillonneur de bits 16a. Initialement, a ['instant tl, seul le premier loquet de type D 30a doit contenir un signal de niveau "haut". Par
suite, la somme ponderee doit etre egale a un de sorte qu'un signal de ni-
veau "teas" est fourni en sortie car il n'est pas superieur a quatre. La sortie du second bloc de calcul 34 doit etre egale a un car "Recupdonnees" 38 s ne correspond simplement pas au loquet de type D 30a. A ['instant t2, les premier et second loquets de type D 30a-30b dolvent contenir un signal de niveau "haut", de sorte que la sortie du premier bloc de calcul 32 doit de nouveau etre "basse" et que la sortie du second bloc de calcul 34 doit augmenter jusqu'a trots. A ['instant t3, les premier, second, et troisieme o loquets de type D 30a-30c dolvent contenir un signal de niveau "haut", de sorte que maintenant la sortie du premier bloc de calcul 32 doit etre "haute" car ['addition ponderee de six est superieure a quatre. Par suite, le bloc XOR 36 est mis en oeuvre de sorte que le second bloc de calcul 34
doit fournir une sortie de trots (neuf moins six).
s Au moment ou tous les loquets de type D 30a-30e contien nent un signal de niveau "haut", la sortie du premier bloc de calcul 32 doit de nouveau conduire a un signal de niveau "haut", et la sortie du second bloc de calcul 34 doit etre egale a zero car aucun des echantillons de don nees n'est en desaccord. Ainsi, il en resulte que la metrique de bit fournie en sortie sur la ligne de metrique de bit 19a provenant du second bloc de calcul 34, doit etre a son temps d'echantillonnage minimum au mieux, ou
a ['optimum (tous les echantillons de donnees stockes tendant vers l'ac-
cord a ce moment). Lorsque la metrique de bit est a son maximum, cela doit etre le pire temps d'echantillonnage car les echantillons de donnees
tendent vers le desaccord a ce moment. Loreque les echantillons de don-
nees vent deplaces hors des loquets de type D 30a-30e pour passer dans les loquets de type D du second echantillonneur de bits 16b suivant, le signal de niveau "teas" qui suit l'impulsion "haute" est deplace pour passer dans les loquets de type D. Par suite, la sortie du premier bloc de calcul
32 doit retourner au niveau "teas" lorsque la somme ponderee est de qua-
tre ou moins, et la sortie du second blocde calcul 34 doit commencera augmenter de nouveau lorsque les echantillons de donnees tendent a etre
en desaccord.
La figure 4a est une representation graphique 40 d'une
3s metrique de bit pour le cas ideal decrit ci-dessus d'une impulsion non de-
gradee 42 (non degradee en ce qui concerne sa periode et son amplitude).
La figure 4b est une representation graphique analogue 44 pour une im-
pulsion 46 ayant une amplitude degradee. On remarquera cependant que le point minimum et le point maximum de la representation metrique de bit 44 vent plus proches l'un de l'autre. En fait, ces points doivent tendre a converger lorsque la degradation d'amplitude augmente. Si une impul sion est soumise a une degradation d'horloge, il doit en resulter un depla s cement de la metrique de bit dans la representation graphique 49, comme
represente dans la figure 4c.
En se referent de nouveau a la figure 3, le fonctionnement decrit cidessus du premier echantillonneur de bits 16a est repete par les second a onzieme echantillonneurs de bits 16b a 161 lorsque le courant de o donnees reOcu 2 est commande par lthorloge. Ainsi, le courant de donnees
surechantillonnees est retenu pendant douze periodes de bits soit 12 ps.
Comme indique precedemment, chaque metrique de bit fournie en sortie par le second bloc de calcul 34 est additionnee aux autres par les addi tionneurs 20. Le dernier additionneur 20' fournit en sortie la metrique de mot sur la ligne de metrique de mot 22. Comme indique precedemment, la metrique de mot est un facteur de qualite qui represente la precision des niveaux de signaux d'ensemble stockes dans les echantillonneurs de bits 16a-161. En representation graphique, la metrique de mot est une version exageree de la metrique de bit. Ainsi, une degradation du courant de don nees recu 2 doit affecter ['aspect de la metrique de mot de la meme ma niere que pour les metriques de bits individuelles indiquees ci-dessus. La metrique de mot est fournie en sortie a un processeur de metrique de qualite de reception 12 qui fournit en sortie une indication numerique de la precision du circuit de recuperation de donnees et d'horloge 3. Cette 2s indication numerique est appelee "metrique de qualite reOcue". Specifique ment, lorsque le bloc de recuperation d'horloge 6 regle un drapeau "ver rou" (decrit ci-apres), la metrique de mot courante est multipliee par trente deux et chargee dans le processeur de metrique de qualite reOcue 12. Alors, pour chaque periode de bit, on suit l'algorithme suivant: Si [("metrique de mot" x 32)> metrique de qualite reOcue] - alors "metrique de qualite re0cue" = "metrique de qualite reque" + 32 ou bien, si "metrique de qualite reOcue" > 0
alors "metrique de qualite re0cue" = metrique de qualite reOcue" - 1.
Le processeur de metrique de qualite reacue 12 doit etre ca 3s pable de tenir 13 x 4 x 32 = 1664, de sorte qu'il doit avoir une longueur de 11 bits. La metrique de qualite reOcue qui est fournie en sortie doit etre constituee des huit bits les plus significatifs des donnees stockees dans le processeur de metrique de qualite de reception 12. Par la fin d'un courant de donnees, le processeur de metrique de qualite de reception 12 doit con-
server une mesure de la variation "moyenne" par rapport aux donnees ideales. La construction de tout le bloc de recuperation de donnees
s 4 est comparable a celle d'un filtre FIR.
On decrtra maintenant le fonctionnement du bloc de corre-
lateur 8. Comme indique ci-dessus, le bloc de correlateur 8 est configure pour detecter le depart d'un nouveau courant de donnees. Pour cela, le bloc de correlateur 8 reOcoit un courant de donnees "Sync.Mot" qui corres o pond a un courant de synchronisation contenu dans le debut du courant
de donnees reOcu 2. Ce bloc de correlateur 8 effectue une operation de cor-
relation sur (a) ['estimation du niveau de signal stocke dans le bloc de re-
cuperation de donnees 4 et (b) le "Sync.Mot", puis determine le demarrage du courant de donnees reOcu suivant la meilleure adaptation entre les deux.
Pour le cas particulier ou le circuit de donnees et de recupe-
ration doit etre utilise avec un recepteur Bluetooth, on comprendra que le
correlateur 8 doit avoir besoin de capter 64 bits de donnees, ce qui corres-
pond a la longueur d'un paquet Bluetooth. Si un seul echantillon par bit o est preleve dans chacun des loquets de type D 16a-161, on peut avoir des problemes de glissement du fait du bloc de recuperation d'horloge 6. Si l'on devait utiliser cinq echantillons par periode de bits, sur tout le paquet a 64 bits (ce qui devrait donner les meilleures performances), on devrait avoir des problemes importants de consommation de puissance et d'exi
gences de taille du dispositif. Par suite, on choisit une solution de com-
promis dans laquelle les bits de donnees recuperes les plus anciens (stockes dans le douzieme echantillonneur de bits 161) vent charges dans
un "registre de donnees de reception" 10. Le registre de donnees de recep-
tion 10 fournit en sortie les 52 bits les plus anciens qui vent stockes dans so celui-ci, au correlateur 8. Le correlateur 8 recoit egalement les douze bits
de donnees recuperes les plus recents (stockes dans les p e-mier a dou-
zieme echantillonneurs de bits 16a-161), de maniere a construire un mot
de 64 bits qui est correle avec Sync.Mot. Si le resultat de la correlation de-
passe un seuil predetermine, un signal de declenchement de correlateur
ss "Corr-Trig" est genere sur la ligne Corr-Trig 27, et le resultat du correla-
teur est enregistre. Un compteur (non represente) place a l'interieur du correlateur 8 compte le nombre de periodes de bits apparaissant apres le reglage de Corr-Trig. Si une correlation ulterieure donne un meilleur re
sultat avant que le compteur atteigne un nombre regle, le nouveau resul-
tat de correlation est enregistre, Corr-Trig est de nouveau regle, et le compteur est remis a l'etat initial. Le processus se repete jusqu'a ce que le compteur atteigne son nombre regle et, a ce stade, le correlateur est cou
s pet Le signal Corr-Trig est envoye au bloc de recuperation d'horloge 6.
Le bloc de recuperation d'horloge 6 sera maintenant decrit en detail en se referent a la figure 5. Le bloc de recuperation d'horloge 6 genere le signal d'horloge a 5 Mbit/sec vers le bloc de recuperation de donnees 4 pour surechantillonner le courant de donnees recu 2. La fre o quence de 5 Mbit/sec n'est pas modifiee par ['operation de recuperation d'horloge. Le bloc de recuperation d'horloge 6 genere egalement un signal
d'echantillonnage de donnees qui donne une impulsion "haute" pour indi-
quer ['evaluation courante du temps d'echantillonnage "ideal". La ligne de signal d'echantillonnage de donnees 28 est utilisee dans le bloc de recupe s ration d'horloge 6 puis transmise au correlateur 8 et utilisee pour generer une sortie de donnees sur la ligne 60. Le bloc de recuperation d'horloge 7 est egalement dispose pour analyser le courant de donnees recu 2, ainsi que la metrique de mot generee dans le bloc de recuperation de donnees 4, pour determiner si le temps d'echantillonnage courant est correct ou
non. S'il ne l' est pas, le temps d'echantillonnage courant est regle de ma-
niere a se deplacer vers un temps d'echantillonnage "ideal".
En se referent a la figure 5, le bloc de recuperation d'hor-
loge 6 comprend un compteur de periode de bits 50, un bloc de reglage 52 et un processeur de metrique 54. Le compteur de periode de bits 50 com prend non seulement le signal d'horloge a 5 Mbit/sec sur la ligne d'horloge 24 et le signal d'echantillon de donnees sur la ligne 28, mais encore un
registre de compteur qui est incremente dans une configuration de repeti-
tion de -2 a +2 (en chiffres binaires). Cette configuration de repetition est fournie en sortie sous la forme d'un signal de "compte", au bloc de reglage 52. Le compteur de periode de bits 50 est responsable de l'echantillonnage
des donnees collrmment stockees dans le bloc de recuperation de don-
nees 4, ce qui apparat lorsque le signal de compte est egal a zero. Cet
echantillonnage est effectue en fournissant en sortie un signal d'echan-
tillon de donnees "haut" sur la ligne d'echantillons de donnees 28 qui est 3s connectee au premier echantillonneur de bits 16a. Le niveau de signal evalue qui est stocke dans le premier echantillonneur de bits 16a, est
fourni en sortie sur la ligne de sortie de donnees 60 a ce moment, ce ni-
veau de signal representant le premier bit de donnee "recupere" pour cette periode de bits particuliere de 1 ps. Le timing du signal d'echantillon de donnee est regle en faisant avancer ou en retardant la configuration de repetition dans le registre de compteur du compteur de periode de bits 50, celui-ci etant commande par un signal de "reglage" provenant du bloc de
s reglage 52, comme cela sera decrit ci-apres.
Le processeur de metrique 54 est configure pour recevoir la
metrique de mot sur la ligne de metrique de mot 22. Comme indique pre-
cedemment, la metrique de mot (qui represente une version de somme des metriques de bits individuelles) indique la precision des niveaux de signal o stockes dans les echantillonneurs de bits 16a-161. Si la plupart des echantillons de donnees vent en accord, la metrique de mot doit alors etre au minimum. Au point ou la plupart des echantillons de donnees vent en desaccord, la metrique de mot doit etre au maximum. Idealement, lorsque tous les echantillons de donnees vent en accord et lorsqu'on a un grand s nombre de transitions de bords dans le courant de donnees requ 2, la metrique de mot doit etre tres basse au temps d'echantillonnage "ideal", tandis que la metrique de mot est tres grande a une demi-periode de bit plus tard. Lorsqu'on a un plus petit nombre de transitions de bords, la crete de la metrique de mot doit etre plus basse, mais la valeur minimum o doit egalement etre plus basset Pour des donnees plus bruyantes (c'est a dire lorsque des echantillons de donnees adjacents vent un melange de signaux de niveau "haut" et "bas"), la valeur minimum doit etre plus haute et la valeur crete doit etre plus basset En d'autres termes, les points
maximum et minimum dolvent tendre a converger.
s Dans chaque periode de bits, le processeur de metrique 54 capte les deux valeurs maximum et minimum de la metrique de mot, ainsi que la difference de temps relatif entre le point minimum et le temps d'echantillonnage courant. Le processeur de metrique 54 fournit en sortie une donnee de "signification" qui se situe entre deux (si la difference entre
so le point maximum et le point minimum de la metrique de mot est relati-
vement grande) et zero (si la difference est relativement petite). La-ffe-
rence de temps relative est fournie en sortie sous la forme d'un signal de
"compte minimum" au bloc de reglage 52.
Le bloc de reglage 52 regoit (i) le courant de donnees requ 2
ss (ou sortie du demodulateur) sur la ligne d'entree de donnees 14, (ii) le si-
gnal Corr-lYig provenant du correlateur 8, (iii) la donnee de "compte" pro-
venant du compteur de periode de bits 50, (iv) la donnee de "signification" provenant du processeur de metrique 54, et (v) la donnee de "compte mi
nimum" provenant du processeur de metrique. Le bloc de reglage 52 four-
nit en sortie le signal de "reglage" au compteur de periode de bits 50,
comme indique ci-dessus.
Le bloc de reglage 52 est configure pour determiner si le temps d' echantillon courant (temps ou le signal d' echantillon de donnee devient "haut" sur la ligne 28) doit etre modifie ou non et, si c'est le cas, si ce temps doit etre avance ou retarde. Au demarrage d'un nouveau courant de donnees, le temps d'echantillon doit se synchroniser sur le courant de donnees aussi rapidement que possible, de sorte que tout reglage requis o doit etre effectue aussi rapidement que possible. Une fois que le temps d'echantillon est synchronise avec le courant de donnees, il ne doit pas etre necessaire que le temps d'echantillon soit regle frequemment, de sorte
que le rythme de reglage peut etre reduit.
Le bloc de reglage 52 comprend un drapeau de "verrou" qui est remis a l'etat initial dans l'etat "teas" au demarrage d'un nouveau cou- rant de donnees. Le drapeau de verrou passe dans l'etat "haut" lorsque le
bloc de reglage determine que la synchronisation a eu lieu. Cela est effec-
tue en utilisant un compteur de verrouillage a trots bits qui est initialise a sept au demarrage d'un nouveau courant de donnees. A chaque fois que le o processeur de metrique 54 indique un signal de "signification" de deux
(indiquant une grande difference entre le point maximum et le point mi-
nimum de la metrique de mot) le compteur de verrouillage est decremente.
Lorsque le compteur de verrouillage arrive a zero, le drapeau de verrou est regle. Le compteur de verrouillage est egalement regle si le signal Corr-Trig
est haut en indiquant ainsi que le bloc de correlateur 8 a detecte le de-
marrage d'un nouveau courant de donnees.
Le bloc de reglage 52 comprend egalement un compteur de reglage a neuf bits qui est capable de representer des valeurs comprises entre -256 et + 255. Pour toute periode de bits, si le processeur de metri que 54 indique que le point minimum de la metrique de mot apparat avant le. temps d'echantillonnagecourant, la valeur de signification est
multipliee par quatre et le resultat est soustrait du compteur de reglage.
Si le processeur de metrique 54 indique que le point minimum est apparu apres le temps d'echantillonnage courant, la valeur de signification est
3s multipliee par quatre et le resultat est ajoute au compteur de reglage.
En plus de ce qui precede, le courant de donnees reOcu 2
(recu sur la ligne d'entree 14) est applique a ['entree d'un circuit de detec-
tion de bord. Le circuit de detection de bord (non represente) consiste en
un verrou de type D qui est synchronise par le signal d'horloge le plus ra-
pide disponible pour le circuit. Si ['entree du verrou de type D est diffe-
rente de la sortie du verrou de type D, un bord a ete detecte. Si le signal de "compte" provenant du compteur de periode de bits 50 est negatif lors
s que le bord est detecte, ce bord est considere comme en avance. Si le si-
gnal de "compte" provenant du compteur de periode de bits 50 est positif lorsque le bord est detecte, ce bord est considere comme en retard. Si le signal de "compte" provenant du compteur de periode de bits 50 est egal a zero, le bord est apparu au moment prevu. Si un bord est detecte plus tot o que prevu, le compteur de reglage est alors decremente. Si un bord est
detecte plus tard que prevu, le compteur de reglage est alors incremente.
Le circuit de detection de bord peut fournir une resolution de reglage plus fine, en particulier si ce circuit de detection de bord fonctionne plus vite
que le signal d'horloge a 5 Mbit/sec.
Si le drapeau de verrou est teas, un reglage doit etre declen che lorsque le compteur de reglage atteint ou depasse +/-8. Si le drapeau de verrou est regle dans l'etat haut, un reglage doit etre declenche lorsque le compteur de reglage atteint ou depasse +/-128. Comme cela sera indi que ci-apres, si le compteur de reglage est negatif le compteur de periode o de bits 50 est avance, et si le compteur de reglage est positif le compteur de periode de bits est retarde. En meme temps, les seuils de compteur de
reglage (c'est a dire +/-8 et +/-128) vent ajoutes ou soustraits du comp-
teur de reglage. La valeur initiale dans le compteur de reglage et les seuils de reglage dependent de la forme de realisation et peuvent etre lies au fait
:5 que la periode de bit soit variable ou stable.
Comme indique ci-dessus, le signal de "reglage" provenant du bloc de reglage 52 indique si le temps d'echantillon courant doit etre
avance ou retarde. Si le signal de "reglage" indique que le temps d'echan-
tillonnage ideal est en avance sur le temps d'echantillonnage courant, le
compteur de periode de bits 50 est incremente de deux (au lieu de l'incre-
ment habitue! de un)ipour un seul cycle d'horloge. Il en resulte que le compteur de periode de bits 50 doit arriver a zero un cycle d'horloge plus
tot, et que la donnee doit etre echantillonnee un cycle d'horloge plus tot.
Si le signal de "reglage" indique que le temps d'echantillonnage est en re 3s tard sur le temps d'echantillonnage courant, le compteur de periode de bit conserve le compte pendant un cycle d'horloge, de sorte que la valeur zero est atteinte un cycle d'horloge plus tard. Ainsi, les donnees vent
echantillonnees un cycle d'horloge plus tard.
On forme ainsi une boucle de retroaction ou boucle de pour-quite, de facon qu'une mesure de la precision des donnees stockees dans le bloc de recuperation de donnees 4, soit utilisee pour determiner si le temps d'echantillonnage courant est correct ou non et, si ce n'est pas le
s cas, comment le temps d'echantillonnage doit etre regle.
La recuperation d'horloge ou de timing est effectuee dans le bloc de recuperation dthorloge 6 dont les deux entrees vent constituees
par le bloc de recuperation de donnees 4 et par le correlateur 8, ce corre-
lateur determinant le demarrage d'un nouveau courant de donnees. Pour o effectuer cela, le correlateur 8 utilise la donnee (deja surechantillonnee) dans le bloc de recuperation de donnee 4, ce qui donne des resultats de correlation ameliores par rapport a l'utilisation d'un seul echantillon par periode de bits. Ainsi, le circuit de recuperation de donnees et d'horloge global est integre dans son fonctionnement et peut generer une represen s tation precise du courant de donnees emis 1, a partir d'un courant de donnees recu et degrade 2. L'integration des blocs fonctionnels individuals (bloc de recuperation de donnees 4, bloc de recuperation d'horloge 6 et correlateur 8) dans un bloc fonctionnel unique plus grand, ameliore les
performances de chacun des soul-blocs.
o Le circuit de recuperation de donnees 3 represente dans la figure 2 est concu pour repondre aux exigences particulieres de la puce en bande de base MT1020 Bluetooth. Un certain nombre des parametres peuvent etre modifies pour s'adapter a des applications differentes. Par exemple, dans le circuit ci-dessus, la donnee emise est un signal a deux niveaux, c'est a dire qu'il est soit "haut" soit "bas". Par suite, le circuit de recuperation de donnees 3 est concu pour recuperer de tels signaux a deux niveaux. Pour un signal multiniveau (c' est a dire comportant plus de
deux niveaux de signaux), le decalage par rapport a la barre moyenne de-
vrait etre multiplie par les ponderations dans le second bloc de calcul 34 pour produire chaque metrique de periode de bits. Pour chaque periode de
bits, on preleve cinq echantillons. Cela porl-rrait etre augmente pour ame-
liorer ainsi la recuperation des donnees, mais cela devrait egalement con-
duire a une augmentation des exigences de place du dispositif ainsi qu'a un second signal d'horloge plus rapide (les deux devant conduire a une
ss consommation de puissance plus elevee).
* Le circuit de recuperation de donnees 3 utilise douze blocs d'echantillonneurs de bits 16a-161. L'augmentation du nombre de blocs devrait ameliorer la resolution et la fiabilite des donnees recuperees (ainsi que la precision de la metrique de mot). Cela devrait egalement augmenter le temps disponible pour regler l'horloge dans le circuit de recuperation
d'horloge 6 sans affecter le correlateur 8. Lorsque les sorties des echan-
tillonneurs de bits vent stockees sous la forme d'un seul echantillon par s periode de bit, le reglage du signal d'horloge par plus d'une demiperiode de bit introduit un glissement de bit potentiel dans le correlateur 8, en
conduisant ainsi a un defaut de detection, d'une bonne adaptation.
Comme deja indique ci-dessus, le correlateur 8 est un cor-
relateur a 64 bits de longueur car c'est ['exigence imposee pour detecter
o des paquets Bluetooth. D'autres protocoles peuvent necessiter un corre-
lateur plus petit. La forme de realisation ci-dessus a pour but de recupe-
rer des donnees recues dans un systeme Bluetooth. I1 peut egalement convenir pour d'autres protocoles LAM sans fil tels que le IEEE 802.11 et le Home RF. Le mode de realisation convient le mieux pour recuperer des
s paquets de donnees demodules avec des rythmes de donnees compris en-
tre 20 kHz et 100 MHz. En principe, le circuit peut etre utilise pour recu-
perer des donnees de n'importe quel type de courant de donnees eerie. Le mode de realisation decrit ici est optimise pour extraire des paquets de donnees en partant d'un domaine connu. La complexite est egalement destinee a ameliorer la recuperation des donnees lorsque du bruit et des
ronflements vent presents.
i
Claims (12)
1 ) Circuit de traitement de donnees, caracterise en ce qu'il comprend: i) des moyens de recuperation de donnees (4) disposes (a) pour recevoir, s a un premier rythme de bits, un premier courant de donnees (1), ce premier courant de donnees etant derive d'un second courant de donnees (2) emis vers le circuit de traitement de donnees au premier rythme de bits et comportant un certain nombre de niveaux de si gnal, (b) pour generer, a partir du premier courant de donnees, une o evaluation du niveau de signal emis pour chaque periode de bits du premier rythme de bits, et (c) pour generer, en utilisant chaque ni veau de signal evalue, un facteur de qualite representatif de la preci sion de chaque niveau de signal evalue; et ii) des moyens de recuperation d'horloge (6) destines a recevoir le fac s teur de qualite provenant des moyens de recuperation de donnees (4) pour determiner, a partir de celui-ci, un moment ou le premier cou rant de donnees devrait etre echantillonne, et pour echantillonner les niveaux de signal evalues suivant le moment ainsi determine, afin de generer ainsi un troisieme courant de donnees representant une ver
o sion recuperee du second courant de donnees.
2 ) Circuit selon la revendication 1, caracterise en ce que! les moyens de recuperation de donnees (4) vent destines a echantillonner le premier courant de donnees a un second rythme de bits superieur au premier rythme de bits, pour ajouter ensemble les echantillons de donnees preleves dans chaque periode de bits du premier rythme de bits, et pour quantifier le resultat de ['addition de facon qu'il occupe l'un d'un certain nombre de niveaux de seuil, le resultat quantifie representant le niveau de
so signal evalue pour chaque periode de bits du premier rythme de bits.
3 ) Circuit selon la revendication 2, caracterise en ce que les moyens de recuperation de donnees (4) vent disposes de faOcon que le
ss second rythme de bits soit un multiple entier du premier rythme de bits.
4 ) Circuit selon la revendication 2 ou la revendication 3, caracterise en ce que les moyens de recuperation de donnees (4) vent disposes de faOcon que les echantillons de donnees a l'interieur de chaque periode de bits du premier
rythme de bits, solent ponderes avant d'etre ajoutes ensemble, les echan-
tillons de donnees preleves essentiellement vers le centre de chaque pe riode de bits etant ponderes par une valeur plus grande que celle des echantillons de donnees preleves essentiellement vers le depart et vers la
fin de chaque periode de bits.
) Circuit selon l'une quelconque des revendications precedentes,
o caracterise en ce que les moyens de recuperation de donnees (4) vent disposes de fa,con que le
facteur de qualite soit determine en ponderant et en ajoutant les echan-
tillons de donnees preleves dans chaque periode de bits, la ponderation etant disposee de faOcon que les echantillons de donnees preleves essen s tiellement au centre de chaque periode de bits, solent ponderes par une
valeur plus grande que celle des echantillons de donnees preleves essen-
tiellement vers le depart et vers la fin de chaque periode de bits.
6 ) Circuit selon l'une quelconque des revendications precedentes,
caracterise en ce qu' il comprend en outre des moyens pour detecter le depart du premier cou
rant de donnees.
7 ) Circuit selon la revendication 6, caracterise en ce que les moyens de detection comprennent un correlateur (8) dispose pour comparer un courant de donnees de synchronisation representant au moins le depart du second courant de donnees, avec le troisieme courant de donnees, de maniere a identifier le moment ou ltevaluation du second
so courant de donnees s'adapte essentiellement a la synchronisation du cou-
rant de donnees;
8 ) Circuit selon l'une quelconque des revendications precedentes,
caracterise en ce que 3s les moyens de recuperation de donnees (4) vent disposes de faOcon que le facteur de qualite indique le temps d'echantillonnage optimal evalue pour
chaque periode de bits, les moyens de recuperation d'horloge (6) etant dis-
poses pour comparer ['estimation du temps d'echantillonnage optimal, avec le temps d'echantillonnage courant, et pour faire avancer ou retarder le temps d'echantillonnage courant de faOcon qu'il se deplace vers le temps
d'echantillonnage optimal evalue.
9 ) Procede de recuperation d'un courant de donnees emis, caracterise en ce qu'il comprend:
la reception, a un premier rythme de bits, d'un premier courant de don-
nees (1) derive d'un second courant de donnees (2) emis par une source de donnees au premier ythme de bits et comportant un certain nombre de o niveaux de signal; la generation, pour chaque periode de bits du premier rythme de bits, d'une evaluation du niveau de signal emis; la generation, a partir de chaque evaluation du niveau de signal emis, d'un facteur de qualite indiquant la precision de chaque niveau de signal s evalue; et le calcul, a partir du facteur de qualite, d'un moment ou le premier cou rant de donnees doit etre echantillonne, puis l'echantillonnage des ni veaux de signal evalues suivant le moment ainsi determine, de maniere a generer un troisieme courant de donnees essentiellement identique au se
cond courant de donnees.
) Procede selon la revendication 9, caracterise en ce que l'etape de generation d'une estimation du niveau de signal emis com s prend: l'echantillonnage du premier courant de donnees a un second rythme de bits superieur au premier rythme de bits; ['addition d'echantillons de donnees pour les rassembler a l'interieur de chaque periode de bits du premier rythme de bits; et so la quantification du resultat de ['addition de fagon qu'il occupe l'un d'un certain nombre de niveaux de seuil, le resultat quantifie representant le niveau de signal evalue pour chaque periode de bits du premier rythme de bits. ss 11 ) Procede selon la revendication 10, caracterise en ce que
le second rythme de bits est un multiple entier du premier rythme de bits.
12 ) Procede selon la revendication 10 ou la revendication 11, caracterise en ce que les echantillons de donnees a l'interieur de chaque periode de bits du premier rythme de bits vent ponderes avant d'etre ajoutes ensemble, les s echantillons de donnees preleves essentiellement vers le centre de chaque
periode etant ponderes par une valeur plus grande que celle des echan-
tillons de donnees preleves essentiellement vers le depart et vers la fin de
chaque periode de bits.
o 13 ) Procede selon l'une quelconque des revendications 9 a 12,
caracterise en ce que
le facteur de qualite est determine en ponderant et en ajoutant les echan-
tillons de donnees preleves a l' interieur de chaque p erio de de bits du pre-
mier rythme de bits, la ponderation etant disposee de faOcon que les
s echantillons de donnees preleves essentiellement au centre de chaque pe-
riode de bits, solent ponderes par une valeur plus grande que celle des echantillons de donnees preleves essentiellement vers le depart et vers la
fin de chaque periode de bits.
14 ) Procede selon l'une quelconque des revendications 9 a 13,
caracterise en ce qu' il comprend en outre une etape de detection du depart d'un courant de
donnees degrade.
15 ) Procede selon la revendication 14, caracterise en ce que l'etape de detection du depart d'un courant de donnees degrade comprend la comparaison d'un courant de donnees de synchronisation, representant au moins le depart du courant de donnees non degrade, avec ['evaluation du courant de donnees non degrade, pour identifier ainsi le moment ou le courant de donnees non degrade s'adapte essentiellement au courant de
donnees de synchronisation.
16 ) Procede selon l'une quelconque des revendications 9 a 15,
3s caracterise en ce que le facteur de qualite indique une evaluation du temps d'echantillonnage optimal pour chaque periode du premier rythme de bits, ltetape de calcul du moment ou le premier courant de donnees doit etre echantillonne, comprenant la comparaison de ['evaluation du temps d'echantillonnage optimal, avec le temps d'echantillonnage courant, de maniere a avancer on a retarder le temps d'echantillonnage courant pour qu'il se deplace vers
['evaluation du temps d'echantillonnage optimal.
s i
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