FR2787948A1 - Circuit amplificateur symetrique et dispositif a semi-conducteur le comportant - Google Patents

Abstract

L'invention concerne un amplificateur symétrique.Elle se rapporte à un amplificateur symétrique qui comprend un circuit symétrique de sortie ayant deux transistors (11 et 10) connectés en série entre deux potentiels et ayant des conductivités opposées, chacun des transistors ayant une entrée de commande, un circuit (16A) de différence de potentiel d'entrée de commande ayant deux extrémités (OP et ON) connectées aux entrées de commande des transistors et une entrée de commande destinée à recevoir un signal de commande (VG3) pour l'ajustement d'une tension entre les extrémités d'après le signal de commande, et un circuit d'entrée (17) destiné à changer les potentiels des extrémités d'après un signal d'entrée, avec maintien de la tension à une valeur pratiquement constante.Application aux appareils électriques portables.

Description

La présente invention concerne un circuit amplificateur

symétrique destiné à amplifier un signal en courant alter-

natif tout en réglant le courant déwatté de son étage de sortie. La figure 20 représente un amplificateur symétrique de classe AB de la technique antérieure, utilisé par exemple

pour l'amplification de puissance d'un signal d'audiofré-

quences et qui donne le signal amplifié à un haut-parleur.

Lors de l'utilisation de l'amplificateur symétrique, par exemple dans un appareil électronique mobile, tel qu'un téléphone portable, le rendement en énergie doit être augmenté et la consommation d'énergie doit être la plus

basse possible.

Dans l'étage de sortie du circuit, un transistor à effet de champ FET à canal N 10 et un transistor à effet de champ FET à canal P 11 sont connectés en série entre un conducteur au potentiel d'alimentation VDD et un conducteur au potentiel d'alimentation VSS. Les courants IP et IN circulant dans les transistors 10 et 11 sont déterminés par les potentiels de grille VG1 et VG2 des transistors 10 et 11 respectivement. Dans l'étage d'entrée du circuit, une source 12 de courant constant, un transistor à effet de champ FET 13 à canal N, un transistor à effet de champ FET 14 à canal P et un transistor à effet de champ FET 15 à canal N sont connectés en série entre le conducteur ayant le potentiel

VDD et le conducteur ayant le potentiel VSS.

La grille et le drain du transistor 13 à canal N sont connectés mutuellement et la grille du transistor 13 à canal N est connectée à la grille du transistor 10 à canal N. La grille et le drain du transistor 14 à canal P sont connectés mutuellement et la grille du transistor 14 à canal P est connectée à la grille du transistor 11 à canal P. Une tension existant entre la grille et la source du transistor à effet de champ 13 à canal N est pratiquement égale à la tension de seuil Vthn du transistor et la tension comprise entre la grille et la source du transistor à effet de champ 14 à canal P est pratiquement égale à la tension de seuil correspondante Vthp. Ainsi, la différence (VG1 - VG2) des potentiels de grille VG1 et VG2 des transistors 10 et 11 est pratiquement constante indépendamment du potentiel d'entrée VI, ayant des composantes de signal et de tension de polarisation, qui est appliqué à la grille du transistor à effet de champ 15 à canal N. Les transistors 13 et 14

forment un circuit 16 de différence de potentiel de grille.

Grâce à la source de courant constant 12, un courant pratiquement constant ID circule dans le circuit 16 de différence de potentiel de grille et le transistor 15 à canal N. La tension VD comprise entre la source et le drain de la source de courant constant 12 change avec le potentiel de grille VI du transistor 15 à canal N, et la tension VG1 = VDD - VD est déterminée par la tension VD. La source de courant constant 12 et le transistor à effet de champ à

canal N 15 constituent un circuit d'entrée 17.

Lorsque la tension d'entrée VI augmente depuis une certaine valeur, le courant de drain ID de la source 12 de courant constant augmente, et la tension VD entre la source et le drain de la source 12 de courant constant s'élève (voir figure 21(A)). De cette manière, les potentiels de grille VG1 et VG2 sont tous deux abaissés et provoquent une réduction du courant IP, une augmentation du courant IN et

une réduction de la tension de sortie VO.

Une extrémité d'une charge 18 est connectée à un noeud formé entre les transistors à effet de champ 10 et 11 à canal N et P respectivement, et l'autre extrémité est connectée à un conducteur ayant un potentiel d'alimentation, par exemple égal à (VDD + VSS)/2. Un courant IL = IP - IN circule dans la charge 18. Lorsque IP > IN, c'est-à-dire

IL > 0, un courant déwatté du potentiel VDD dans les tran-

sistors 10 et 11 vers le potentiel VSS est égal à IN.

Lorsque IP < IN, c'est-à-dire IL < 0, un courant déwatté du potentiel VDD dans les transistors 10 et 11 vers le potentiel VSS est égal à IP. Les relations entre chacun des courants IP et IN et la tension d'entrée VI sont indiquées

sur la figure 21(B).

Le courant déwatté doit avoir une intensité suffisante pour que la linéarité du signal de sortie par rapport au signal d'entrée soit accrue. Le courant déwatté a en général tendance à augmenter lorsque le courant de sortie IL diminue (figure 21(B)). En outre, comme le courant déwatté change avec les différences dues aux opérations de fabrication des dispositifs et de la température de fonctionnement, le courant minimal doit être assuré par conception afin qu'il dépasse une valeur prédéterminée dans les pires conditions envisageables. En conséquence, dans ces conditions, le courant déwatté provoque un gaspillage et donc une augmentation de la consommation d'énergie. En particulier, le courant déwatté dans l'étage de sortie d'un amplificateur symétrique ne peut pas être négligé car son intensité est

relativement élevée.

Pour que le courant déwatté soit réduit dans un ampli-

ficateur symétrique décrit dans le document JP-A-96-23 247, le courant déwatté est détecté dans une partie de contrôle ayant des circuits miroirs de courant, sa valeur détectée est comparée à un courant d'une source de courant constant, et le courant déwatté est réglé afin qu'il ait une valeur

prédéterminée, en fonction du résultat de la comparaison.

Dans l'étage de sortie de l'amplificateur symétrique, comme indiqué sur la figure 22, un transistor à effet de champ 10 à canal N et un transistor à effet de champ 11 à canal P sont connectés entre les conducteurs ayant des potentiels d'alimentation VDD et VSS en série dans l'ordre inverse du cas la figure 20. Les transistors à effet de champ 11 et 14 à canal P dont la grille et le drain sont connectés mutuellement constituent un circuit miroir de courant, et une tension comprise entre la source et la grille du transistor 14 est donc pratiquement égale à la

tension de seuil correspondante Vthp. De même, les tran-

sistors à effet de champ 10 et 13 à canal N dont la grille et le drain sont connectés mutuellement constituent un circuit miroir de courant, si bien qu'une tension comprise entre la source et la grille du transistor à effet de champ 13 à canal N est pratiquement égale à la tension de seuil correspondante Vthn. Par exemple, dans le cas o la tension d'alimentation (VDD - VSS) est égale à 3,0 V et les tensions de seuil Vthp et Vthn sont toutes deux égales à 0,5 V, la différence de potentiel entre les grilles des transistors 11 et 10 est d'environ 3, 0 - 0,5.2 = 2,0 V, quel que soit le

signal d'entrée.

Cependant, lors d'un changement de la tension d'alimen-

tation (VDD - VSS), la différence de potentiel entre les grilles des transistors 11 et 10 change de manière asservie sur le changement de tension d'alimentation (VDD - VSS). En conséquence, il devient difficile de régler le courant

déwatté à une valeur prédéterminée.

En outre, si l'on appelle p le rapport des valeurs W/L des transistors 11 et 14, W désignant la largeur de la grille et L sa longueur, la valeur maximale du courant IP circulant dans le transistor 11 est limitée à une valeur

égale à p fois le courant maximal circulant dans le tran-

sistor 14. Comme la dimension du transistor 11 a une limite, la valeur maximale du courant IP est aussi limitée à une valeur inférieure à la limite fixée par la dimension. Cette

limitation s'applique aussi au courant IN.

On se réfère à nouveau à l'amplificateur symétrique de la figure 20; le courant IP est réglé par la tension entre la grille et la source du transistor à effet de champ 10 à canal N. Cependant, lorsque le potentiel de grille VG1

s'élève, la tension de sortie VO augmente aussi. En consé-

quence, la tension entre la grille et la source est approxi-

mativement égale à la tension de seuil Vthn du transistor à effet de champ 10 à canal N, et la valeur maximale du courant IP est ainsi limitée. Cette limitation s'applique

aussi au courant IN.

En outre, dans l'amplificateur symétrique de la figure , l'amplitude maximale de la tension de sortie VO est limitée de la manière suivante. Comme il existe une relation telle que VO. VDD - VD - Vthn, la valeur minimale de la tension source-drain VD avec laquelle peut fonctionner une source 12 de courant constant est par exemple d'environ 0,1 V, la tension de seuil Vthn est donc d'environ 0,5 V et la valeur maximale de la tension de sortie VO est d'environ (VDD - 0,6) V. A cet état maximal, comme le potentiel de source du transistor à effet de champ 10 à canal N est très supérieur à la tension d'alimentation VSS, la tension de seuil Vthn est supérieure à cause de l'effet de polarisation du substrat qui provoque une réduction supplémentaire de la valeur maximale de la tension de sortie VO. Comme l'amplificateur symétrique est pratiquement symétrique par rapport au potentiel médian compris entre les potentiels d'alimentation VDD et VSS, et comme la valeur minimale de la tension de sortie VO est de même d'environ (VSS + 0,6) V, l'amplitude maximale de la tension de sortie VO est limitée,

surtout lorsque la tension VDD est faible.

On décrit maintenant un autre problème pose par un

amplificateur symétrique.

La figure 23 représente un circuit amplificateur opéra-

tionnel décrit dans le document JP-A-96-8 654, comprenant un amplificateur différentiel 50 et un amplificateur symétrique

de classe AB 60X dans l'étage suivant. Ce circuit ampli-

ficateur opérationnel est utilisé pour l'amplification par

exemple d'un signal d'audiofréquences destiné à un haut-

parleur. Dans le cas o l'amplificateur opérationnel est utilisé dans un appareil électronique mobile, tel qu'un téléphone portable, des conditions de rendement élevé en énergie et de consommation d'énergie aussi faible que possible sont

fixées. En outre, lors de l'utilisation dans un petit appa-

reil électronique mobile, comme les possibilités de pilotage en courant sont relativement faibles, une augmentation de

ces possibilités est nécessaire.

Dans un circuit symétrique de sortie 61 de l'amplifi-

cateur 60X, des transistors 11 et 10 sont connectés en série entre des conducteurs ayant les potentiels d'alimentation VDD et VSS. La tension de sortie VL de l'amplificateur différentiel 50 est transmise à la grille du transistor 11 alors que la tension VB créée par le circuit de commande 62 sous l'action de la tension VA est transmise à la grille du

transistor 10.

Dans le circuit 62 de commande, les transistors T1 et T4 sont chacun un transistor à effet de champ à canal P et les transistors T2, T3 et T5 sont chacun un transistor à effet de champ à canal N. Les transistors T2 et T3 constituent un circuit miroir de courant et le courant I3 qui circule dans le transistor T3 est proportionnel au courant Il qui circule dans le transistor T2. Si le coefficient proportionnel déterminé par la dimension des transistors est égal à 1, on a la relation I3 = Il. Le transistor T4 constitue une source de courant constant dont la grille reçoit une tension constante VBO et le courant constant I4 de ce transistor est égal à la somme du courant I3 circulant dans le transistor T3 et du courant I5 circulant dans le transistor T5. En conséquence, on a la relation I5 = I4 - Il. En outre, les transistors T5 et 10 constituent un circuit miroir de courant, le courant IN circulant dans le transistor 10 est proportionnel au courant I5, et, si le coefficient de proportionnalité est appelé k, on a la relation IN = k. I5. En conséquence, on obtient la relation suivante: IN = k.(I4 - Il) (1) Une charge 18 et une alimentation en courant continu 19 sont connectées en série entre un noeud de sortie, compris entre les transistors 11 et 10, et le conducteur au

potentiel d'alimentation VSS.

La figure 24 représente la relation entre la tension VA et chacun des courants IN et IP. La relation entre les tensions VA et VB est déterminée par le circuit de commande 62 et le courant IN est égal à 1 lorsque la tension VB qui dépend de la tension VA est appliquée à la grille du

transistor 10.

Au point de fonctionnement VA = VSG de la figure 24, le courant IP circulant dans le transistor 11 et le courant IN circulant dans le transistor 10 sont égaux, si bien que le courant circulant dans la charge 18 ou courant de sortie

est nul.

Lorsque la tension VA s'élève depuis la tension pola-

risée stable à laquelle le courant de sortie est nul, le courant IP diminue. Pendant ce temps, le courant Il diminue

si bien que le courant IN augmente d'après l'équation préci-

tée (1). En conséquence, un courant (IN - IP) circule de la

charge 18 vers l'amplificateur 60X.

Lorsque la tension VA diminue depuis la tension pola- risée stable, le courant IP augmente. Le courant Il augmente alors si bien que le courant IN diminue suivant l'équation

(1). En conséquence, le courant IP - IN circule de l'ampli-

ficateur 60X vers la charge 18.

Un courant de transit Iidl circulant dans les tran-

sistors 11 et 10 a la plus petite des valeurs des deux courants IP et IN. Comme décrit précédemment, la valeur

devient maximale Im lorsque le courant de sortie est nul.

Si l'on appelle Ilmax et Ilmin les valeurs maximale et minimale respectivement du courant Il, les valeurs maximale Imax et minimal Imin du courant IN sont exprimées respectivement par les équations suivantes qui sont dérivées de l'équation précédente (1): Imax = k.(I4 - Ilmin) (2) Imin = k.(I4 - Ilmax) (3) Lorsque le courant Imax augmente, les possibilités de pilotage de la charge sont plus grandes, alors que, lorsque le courant Imin diminue, le courant de transit Iidl est plus petit. Cependant, lorsque la valeur du coefficient k ou du courant I4 augmente afin que les possibilités de pilotage de la charge augmentent, le courant Imin augmente aussi et augmente donc le courant de transit Iidl. Contrairement à ce cas, lorsque la valeur de k ou du courant I4 diminue afin que le courant de transit Iidl diminue, le courant Imax diminue si bien que les possibilités de pilotage de la charge diminuent. Ainsi, une augmentation des possibilités de pilotage de la charge et une réduction du courant de

transit sont des conditions incompatibles.

L'invention a donc pour objet la réalisation d'un circuit amplificateur symétrique qui permet une expansion

d'une plage de courant de sortie.

L'invention a aussi pour objet la mise a disposition

d'un circuit amplificateur symétrique qui permet une expan-

sion de la plage de tension de sortie.

L'invention a aussi pour objet la réalisation d'un circuit amplificateur symétrique qui peut assurer à la fois de meilleures possibilités de pilotage de la charge et une

réduction du courant de transit.

Dans la suite, le simple terme "signal" désigne un

signal de tension ou un signal de courant.

Dans un premier aspect, l'invention, illustrée par exemple par la figure 1, concerne un circuit amplificateur symétrique qui comprend un circuit symétrique de sortie ayant un premier et un second transistor connectés en série entre un premier et un second potentiel d'alimentation, la conductivité du second transistor étant opposée à celle du premier transistor, chacun des premier et second transistors ayant une entrée de commande, un circuit de différence de potentiel d'entrée de commande ayant une première et une seconde extrémité connectées aux entrées de commande du premier et du second transistor et une entrée de commande destinée à recevoir un signal de commande pour l'ajustement d'une tension entre la première et la seconde extrémité d'après le signal de commande, et un circuit d'entrée destiné à changer les potentiels de la première et de la seconde extrémité d'après un signal d'entrée, avec maintien de la tension à une valeur pratiquement constante. Dans ce premier aspect de l'invention, il n'est pas nécessaire de connecter un transistor avec une connexion de diode entre l'entrée de commande du premier transistor et le premier ou second potentiel d'alimentation, c'est-à-dire entre- la grille et la source du premier transistor ou entre la base

et l'émetteur du premier transistor, et il n'est pas néces-

saire de connecter un transistor en diode entre l'entrée de commande du second transistor et le second ou premier potentiel d'alimentation, c'est-à-dire entre la grille et la source du second transistor ou entre la base et l'émetteur

du second transistor.

En outre, comme le signal de sortie de l'amplificateur est obtenu à partir des drains ou collecteurs du premier et du second transistor, le minimum de la valeur absolue de la différence entre le potentiel de sortie et le premier potentiel d'alimentation ou de la valeur absolue de la différence entre le potentiel de sortie et le second potentiel d'alimentation peut être réduit jusqu'à une valeur d'environ 0,1 V. Ainsi, les restrictions applicables à la plage de potentiel aux entrées de commande du premier et du second transistor peuvent être compensées si bien que la plage de courant de sortie et la plage de tension de sortie du

circuit amplificateur symétrique peuvent être étendues.

Dans le second aspect, illustré par exemple par la figure 11, l'invention concerne un circuit amplificateur symétrique qui comprend un circuit symétrique de sortie ayant un premier et un second transistor connectés en série entre un premier et un second potentiel d'alimentation, la conductivité du second transistor étant opposée à celle du premier transistor, le premier transistor ayant une entrée de commande destinée à recevoir un signal d'entrée, le second transistor ayant une entrée de commande destinée à recevoir un signal de commande, et un circuit de commande qui, en réponse au signal d'entrée, est destiné à créer le signal de commande par multiplication du signal d'entrée par a et décalage du signal multiplié d'entrée par -ô, dans lequel a est une valeur positive pratiquement prédéterminée et P est une valeur pratiquement prédéterminée ayant le même signe que le signal obtenu par soustraction du signal de

commande du signal d'entrée.

Le courant I qui circule dans le second transistor est pratiquement exprimé par les équations suivantes: I = gm(VB - Vth) pour VB > Vth (4) I = 0 pour VB < Vth (5) Dans ce cas, gm désigne la conductance de transfert du second transistor et Vth la tension de seuil du second transistor. L'équation suivante s'applique dans le second aspect: VB = a.VA - 1 (6) Lorsque cette équation est portée dans l'équation (4), on obtient l'équation suivante: I = gm.c(VA - (p + Vth) /a) (7) En fait, pour que la distorsion au point de recoupement soit convenablement réduite, la réalisation du circuit est telle que la valeur minimale du courant I peut être une

petite valeur positive non nulle.

Par sélection d'une valeur convenablement élevée pour a, la possibilité de pilotage en courant peut être accrue comme l'indique l'équation (7). En outre, par sélection

d'une valeur convenable de 1 avec une grande valeur conve-

nable de a, il est possible de déterminer VB tel que VB = Vth dans l'équation (4), c'est-à-dire à une valeur

VA = (1 + Vth)/a de l'équation (7), si bien que I = 0.

Dans le second aspect, l'invention permet l'obtention à la fois d'une augmentation de la possibilité de pilotage

de la charge et d'une réduction du courant de transit.

Dans le troisième aspect, l'invention concerne un cir-

cuit amplificateur symétrique correspondant au second aspect

et tel que représenté par exemple sur la figure 9, compre-

nant en outre une source de courant constant connectée en parallèle au second transistor de sortie et tel que a et D ont des valeurs telles qu'un courant circulant dans le second transistor est pratiquement nul lorsqu'un courant circulant dans le premier transistor dépasse une valeur

minimale, une charge étant connectée pendant le fonction-

nement au circuit de sortie symétrique.

Dans ce cas, si l'on appelle IO le courant de la source de courant constant, les équations qui correspondent aux équations précédentes (4) et (5) deviennent les suivantes: I = gm(VB - Vth) + IO pour VB > Vth (8) I = 0 pour VB < Vth (9) Ainsi, comme l'indique la figure 10, lorsque VB < Vth, aucun courant ne circule dans la charge et le courant de transit IO circulant dans les premiers transistors peut être rendu constant. En outre, le courant de transit IO peut être déterminé indépendamment de la valeur maximale Imax du il courant I. Ainsi, non seulement on peut obtenir efficacement une amélioration de la possibilité de pilotage de la charge et une réduction du courant de transit simultanément, mais

en outre, la réalisation du circuit peut être plus facile.

D'autres caractéristiques et avantages de l'invention

seront mieux compris à la lecture de la description qui va

suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 est un schéma du circuit d'un amplificateur symétrique dans un premier mode de réalisation de l'invention; la figure 2 est un schéma du circuit de différence de potentiel de grille et de son circuit d'ajustement de la figure i; la figure 3 est un schéma du circuit de différence de potentiel de grille et de son circuit d'ajustement dans un second mode de réalisation de l'invention; la figure 4 est un schéma d'un circuit de différence de potentiel de grille et de son circuit d'ajustement dans un troisième mode de réalisation de l'invention; la figure 5 est un schéma d'un circuit d'amplificateur symétrique dans un quatrième mode de réalisation de l'invention; la figure 6 est un schéma d'un circuit de différence de potentiel de grille et de son circuit d'ajustement dans un cinquième mode de réalisation de l'invention; la figure 7 est un schéma d'un circuit de différence de potentiel de grille et de son circuit d'ajustement dans un sixième mode de réalisation de l'invention; la figure 8 est un schéma d'un circuit de différence de potentiel de grille et de son circuit d'ajustement dans un septième mode de réalisation de l'invention; la figure 9 est un schéma du circuit d'un amplificateur opérationnel dans un huitième mode de réalisation de l'invention;

la figure 10 est un graphique représentant la caracté-

ristique courant-tension du circuit symétrique de sortie de la figure 9;

la figure 11 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un neuvième mode de réalisation de l'invention;

la figure 12 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un dixième mode de réalisation de l'invention;

la figure 13 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un onzième mode de réalisation de l'invention;

la figure 14 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un douzième mode de réalisation de l'invention;

la figure 15 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un treizième mode de réalisation de l'invention;

la figure 16 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un quatorzième mode de réalisation de l'invention;

la figure 17 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un quinzième mode de réalisation de l'invention;

la figure 18 est un schéma du circuit d'un amplifi-

cateur opérationnel dans un seizième mode de réalisation de l'invention;

la figure 19 est un schéma du circuit d'un amplifi-

cateur opérationnel selon un dix-septième mode de réalisation de l'invention;

la figure 20 est un schéma du circuit d'un amplifi-

cateur symétrique de la technique antérieure;

la figure 21(A) est un graphique représentant la rela-

tion entre la tension de drain et le courant de drain d'un transistor à effet de champ lorsqu'une tension constante est appliquée à sa grille;

la figure 21(B) est un graphique représentant la carac-

téristique tension-courant du circuit symétrique de sortie de la figure 20; la figure 22 est un schéma du circuit de l'étage de sortie d'un autre amplificateur symétrique connu;

la figure 23 est un schéma du circuit d'un amplifi-

cateur opérationnel connu; et

la figure 24 est un graphique représentant la carac-

téristique tension-courant du circuit symétrique de sortie de la figure 23. On se réfère maintenant aux dessins sur lesquels les références identiques désignent des parties analogues ou

correspondantes sur les diverses vues, la description

concernant des modes de réalisation préférés.

Premier mode de réalisation La figure 1 représente un amplificateur symétrique de

classe AB dans un premier mode de réalisation de l'inven-

tion. Ce circuit est incorporé par exemple à un circuit intégré et est utilisé dans un appareil électronique mobile, tel qu'un téléphone portable. Dans la suite, l'expression "transistor FET" désigne un transistor à effet de champ du type métal-oxyde-semi-conducteur MOSFET, un transistor à

effet de champ FET à jonction ou analogue.

Dans l'étage de sortie de ce circuit, comme dans le cas de la figure 22, le transistor FET 10 à canal N est du côté du potentiel d'alimentation VSS et le transistor FET 11 à canal P est du côté du potentiel d'alimentation VDD, tel que VDD > VSS. Le circuit d'entrée 17 est le même que sur la

figure 20.

Un circuit 16A de différence de potentiel de grille, connecté entre la source 12 de courant constant et le transistor FET 15 à canal N, a une tension pratiquement constante entre les sorties OP et ON lorsqu'un courant pratiquement constant circule à l'intérieur, et la tension peut subir un ajustement fin par un circuit 20 d'ajustement de différence de potentiel de grille. La sortie OP est connectée à la grille d'un transistor FET 11 à canal P. et la sortie ON est connectée à la grille d'un transistor FET à canal N. Par exemple, les potentiels d'alimentation VDD et VSS sont respectivement de 3,0 V et 0 V, et le courant circulant dans le transistor FET 15 à canal N est de 1 mA, 1,5 mA ou 0,5 mA lorsque l'amplitude de la composante alternative de la tension d'entrée VI (superposition d'une composante de

signal alternatif et d'une composante de polarisation conti-

nue) est égale à zéro, comme valeur maximale ou minimale.

Lors d'une élévation de la tension d'entrée VI depuis une certaine valeur, le courant de drain ID de la source de courant constant 12 augmente, et la tension VD entre la source et le drain de la source 12 de courant constant s'élève (voir figure 21(A)). De cette manière, les potentiels de grille VG1 et VG2 sont tous deux abaissés, la résistance interne du transistor FET 11 à canal P diminue et la résistance interne du transistor FET 10 à canal N augmente, et ils provoquent une augmentation du courant IP, une réduction du courant IN et une augmentation de la

tension de sortie VO.

Au contraire, lors d'une réduction de la tension d'entrée VI par rapport à une certaine valeur, le courant de drain ID de la source 12 de courant constant diminue, et la tension VD entre la source et le drain de la source 12 de courant constant diminue. De cette manière, les potentiels de grille VG1 et VG2 sont tous deux accrus, la résistance interne du transistor FET 11 à canal P augmente et la résistance interne du transistor FET 10 à canal N diminue, et ils provoquent une réduction ducourant IP, une augmentation du courant IN et une réduction de la tension de

sortie VO.

Ensuite, on considère la limite supérieure de la ten-

sion de sortie VO. Dans cet état, les potentiels de grille VG1 et VG2 sont au niveau le plus bas. D'une part, comme le transistor FET 10 à canal N est proche de l'état de coupure, le courant IN est presque négligeable. D'autre part, le courant IP augmente jusqu'à la valeur maximale. La limite supérieure de la tension de sortie VO n'est pas limitée par le potentiel de grille VG1. Cependant, une certaine tension minimale est nécessaire entre la source et le drain du

transistor FET 11 à canal P pour que le courant IP circule.

La tension est pratiquement égale à la tension minimale VD, qui est d'environ 0,1 V entre le drain et la source, nécessaire pour que la source 12 de courant constant fonctionne. En conséquence, par rapport au circuit de la figure 20, la limite supérieure de la tension de sortie est augmentée d'une tension de seuil Vth, par exemple 0,8 V, qui est supérieure à la tension de seuil à l'état normal, de 0,5 V

par exemple, à cause de l'effet de polarisation du substrat.

De même, la limite plus faible de la tension de sortie VO est abaissée par exemple de 0,8 V. De plus, comme la tension minimale nécessaire pour la différence (VG1 - VG2) est d'environ 0,1 V, la tension VG1 peut être abaissée jusqu'à une valeur proche de (VSS + 0,1) V si bien que le courant IP

peut augmenter jusqu'à la limite supérieure de la carac-

téristique du transistor FET 11 à canal P. Grâce au réglage de la tension de grille VG3, la tension entre les sorties OP et ON du circuit 16A de différence de potentiel de grille, c'est-à-dire la tension (VG1 - VG2) entre les grilles, est maintenue à une valeur

pratiquement constante. En conséquence, l'opération d'ajus-

tement par le circuit 20 d'ajustement de différence de potentiel de grille destinée au circuit 16A de différence de potentiel de grille n'est pratiquement pas affectée par

l'élévation du potentiel d'alimentation VDD.

On décrit maintenant le circuit 20 d'ajustement de

différence de potentiel de grille.

Le circuit 20 d'ajustement de différence de potentiel

de grille comprend un circuit 30 de détection et de compa-

raison de courant de transit, et un circuit 40 de référence qui donne une valeur de référence au circuit 30. Les entrées EP et EN du circuit 30 sont connectées respectivement aux grilles des transistors FET 11 et 10 à canal P et N

respectivement. Le signal de sortie du circuit 30 de détec-

tion et de comparaison de courants de transit est transmis à l'entrée de commande du circuit de différence de potentiel

de grille 16A.

Le circuit 30 détecte la plus petite des valeurs de courant IP/p, IN/p proportionnelle au courant de transit minimal parmi les courants IP et IN, c'est-à-dire le plus petit des courants IP et IN, circulant dans les transistors 11 et 10 respectivement, et compare la valeur du plus petit des courants IP/i, IN/p à un courant de sortie IS du circuit de référence 40, i étant une constante déterminée à la conception du circuit et étant telle que p > 1. Le circuit commande le circuit 16A de différence de potentiel de grille de manière que le courant de transit détecté devienne proche de la valeur de référence. De cette manière, la différence de potentiel VPN entre les sorties OP et ON est

ajustée de manière fine.

On donne maintenant une description plus détaillée.

Lorsque la valeur minimale parmi IP/p et IN/p est supérieure à IS, la différence de tension VPN augmente et le potentiel

de grille VG1 s'élève ou le potentiel de grille VG2 diminue.

En conséquence, les courants IP et IN diminuent et la valeur minimale choisie parmi IP/p et IN/p devient proche du courant de référence IS. Au contraire, si la valeur minimale parmi les courants IP/p et IN/p est inférieure au courant IS, la différence de potentiel VPN diminue, si bien que le potentiel de grille VG1 diminue ou le potentiel de grille VG2 augmente. En conséquence, le courant IP ou IN augmente et la valeur minimale parmi IP et IN du courant de transit devient proche de p.IS. Ainsi, la valeur minimale du courant

de transit choisie parmi IP, IN est proche de p.IS.

On décrit maintenant, en référence à la figure 2, un

mode de réalisation du circuit 16A de différence de poten-

tiel de grille et du circuit 20 d'ajustement de différence

de potentiel de grille.

Le circuit 16A de différence de potentiel de grille est

constitué d'un transistor à effet de champ à canal N consti-

tuant un élément variable de charge.

Dans le circuit 30 de détection et de comparaison de courants de transit, un transistor FET 31 à canal P et des transistors FET 32 et 33 à canal N sont connectés en série entre les conducteurs ayant les potentiels d'alimentation VDD et VSS. Les grilles des transistors FET 31 et 33 à canal P et N respectivement sont connectées respectivement aux grilles des transistors FET 11 et 10 à canal P et N respectivement de la figure 1, les transistors 31 et 11 constituant un circuit miroir de courant, et les transistors 33 et 10 constituant aussi un circuit miroir de courant. Les rapports W/L de chacun des transistors 31 et 33 sont égaux à 1/p fois ceux des transistors 11 et 10 respectivement. Le courant IP/p circule dans le transistor FET 31 alors que le courant IN/p circule dans le transistor FET 33. Comme les transistors 31, 32 et 33 sont connectés en série, la valeur minimale parmi les courants IP/p et IN/p, c'est-à- dire un courant proportionnel à la valeur minimale du courant de transit choisi parmi IP et IN, circule dans les transistors

31, 32 et 33.

Le circuit 40 de référence et les transistors FET 34 et 35 à canal N du circuit 30 de détection et de comparaison de courants de transit sont connectés en série entre les potentiels d'alimentation VDD et VSS. Le transistor FET 32

à canal N est incorporé de manière que le courant corres-

pondant à valeur minimale choisie parmi IP/p et IN/p circule dans le transistor FET 34 à canal N, que la grille et le drain du transistor FET 32 à canal N soient connectés, et que la grille du transistor FET 32 à canal N soit connectée à la grille du transistor FET 34 à canal N. Pour que les transistors FET 32 et 34 à canal N forment un circuit miroir de courant exact, les potentiels de source des transistors FET 32 et 34 doivent être égaux. Le transistor FET 35 à canal N est incorporé afin que cette condition soit remplie de manière correspondante pour le transistor FET 33 à canal N. Ainsi, la grille du transistor FET 35 est connectée à celle du transistor FET 10 de la figure 1 si bien que le transistor 35 et le transistor 10 constituent un circuit

miroir de courant. Comme la valeur minimale parmi les cou-

rants IP/p et IN/p est destinée à circuler dans le tran-

sistor FET 34 à canal N et le courant IN/p est destiné à circuler dans le transistor FET 35 à canal N, la valeur du courant minimal choisie parmi IP/p et IN/p circule en réalité dans les transistors FET 34 et 35 à canal N. Le circuit 40 de référence est une source de courant constant, a une configuration analogue à celle de la source de courant constant 12 de la figure 1, et est destinée à

donner un courant de référence IS.

La grille du transistor FET 16A à canal N formant le circuit de différence de potentiel de grille est connectée au noeud compris entre la source 40 de courant constant et le transistor FET 34 à canal N, et le potentiel VG3 de la grille du transistor FET 16A à canal N change de la manière suivante.

Lorsque le courant IS est inférieur à la valeur mini-

male choisie parmi les courants IP/p et IN/p, le courant de référence IS augmente si bien que la tension entre le drain et la source de la source de courant constant 40 s'élève (voir figure 21(A)). En conséquence, la tension de grille VG3 diminue, et la résistance interne du transistor FET 16A à canal N augmente. En conséquence, le potentiel de grille VG1 de la figure 1 s'élève ou le potentiel de grille VG2 diminue, le courant de transit qui a la valeur minimale parmi IP et IN diminue, et la valeur minimale du courant parmi IP/p et IN/p devient proche du courant de référence IS. Au contraire, lorsque le courant IS est supérieur à la valeur minimale choisie parmi IP/p et IN/p, le courant de référence IS subit une réduction si bien que la tension entre le drain et la source du circuit de source de courant constant 40 diminue. En conséquence, la tension de grille VG3 augmente, et la résistance interne du transistor FET 16A à canal N diminue. En conséquence, le potentiel de grille VG1 de la figure 1 diminue ou le potentiel de grille VG2 augmente, la valeur du courant de transit qui est la valeur minimale parmi IP et IN augmente, et le courant égal à la valeur minimale choisie parmi IP/p et IN/p devient proche du

courant de référence IS.

De cette manière, le courant de transit égal à la valeur minimale choisie parmi IP et IN est réglé afin qu'il

soit égal au courant de référence IS.

Pour que la consommation d'énergie soit réduite, le

courant de transit (courant de polarisation) est de préfé-

rence réglé à la valeur minimale qui peut assurer un fonctionnement satisfaisant d'un amplificateur symétrique,

et un tel courant minimal est sélectionné à la conception.

Second mode de réalisation La figure 3 représente un circuit de différence de potentiel de grille et son circuit d'ajustement dans un second mode de réalisation de l'invention, incorporé à

l'amplificateur symétrique de la figure 1.

Dans un circuit 30A de détection et de comparaison de courants de transit, le transistor FET 31 à canal P et un transistor FET 31A à canal N sont connectés en série entre les potentiels d'alimentation VDD et VSS, et le courant déwatté dans le transistor FET 31 à canal P circule dans le transistor FET 31A à canal N. La grille du transistor FET 31 est connectée au transistor FET 11 à canal P sur la figure 1, les transistors FET 31 et 11 à canal P constituent le circuit miroir de courant, et le courant IP/p circule dans le transistor FET 31 à canal P. La source de courant constant 40 et les transistors FET 36 et 37 à canal N du circuit 30A sont connectés en série et la source de courant constant 40 et les transistors FET 38 et 39 à canal N sont aussi connectés en série entre les potentiels d'alimentation VDD et VSS. Les grilles des transistors 31A et 37 sont connectées mutuellement, et la grille et le drain du transistor 31A sont connectés mutuellement, si bien que les transistors FET 31A et 37 à canal N constituent un circuit miroir de courant. Si l'on suppose que le rapport de transfert du circuit miroir de courant formé des transistors 31A et 37 est égal à 1, le courant IP/p circule dans le transistor 37. La grille d'un transistor FET 39 à canal N est connectée à la grille du

transistor FET 10 à canal N de la figure 1, et les tran-

sistors FET 10 et 39 à canal N constituent un circuit miroir

de courant. Dans cette configuration, le courant IN/p cir-

cule alors dans le transistor FET 39 à canal N. Par ailleurs, les grilles des transistors 31A et 38 sont connectées mutuellement pour constituer un circuit

miroir de courant imparfait, alors que les grilles du tran-

sistor FET 36 à canal N et du transistor FET 10 à canal N de la figure 1 sont connectées mutuellement pour constituer un circuit miroir de courant imparfait. En conséquence, des courants pratiquement égaux à IP/p et IN/p circulent respectivement dans les transistors 38 et 36. Comme les transistors 36 et 37 sont connectés en série l'un avec l'autre, un courant presque égal à la valeur minimale choisie parmi IP/p et IN/i circule en réalité dans les transistors 36 et 37. De même, comme les transistors 38 et 39 sont connectés en série l'un avec l'autre, une valeur du courant presque égale à la valeur minimale choisie parmi IP/p et IN/p circule en réalité dans les transistors 38 et 39. En conséquence, un courant égal au double de la valeur minimale choisie parmi IP/p et IN/p, proportionnelle à la valeur minimale du courant de transit choisie parmi IP et IN, circule entre la source 40 de courant constant et le potentiel VSS d'alimentation, comme dans le cas de la

figure 2.

La connexion croisée et les fonctionnements des tran-

sistors FET 36 à 39 à canal N sont les mêmes que décrit précédemment dans la demande précitée non examinée de brevet japonais. Comme les potentiels de source des transistors FET 32

et 34 à canal N indiqués sur la figure 2 ne sont pas préci-

sément les mêmes, le circuit miroir de courant qu'ils forment est imparfait. Cependant, sur la figure 3, comme cette imprécision existe même dans le sens de la réduction des erreurs, le courant de transit du circuit symétrique de sortie est mieux réglé à la valeur p.IS que dans le cas de

la figure 2.

Troisième mode de réalisation La figure 4 représente un circuit de différence de potentiel de grille et son circuit d'ajustement dans un troisième mode de réalisation de l'invention, incorporé à

l'amplificateur symétrique de la figure 1.

Dans le circuit 16B de différence de potentiel de

grille, des résistances 162 et 163 sont connectées respec-

tivement à la source et au drain d'un transistor FET 161 à canal P, et le potentiel de grille VG3 du transistor FET 161 est réglé par le circuit 20A d'ajustement de différence de potentiel de grille. Si l'on appelle R1 et R2 les valeurs des résistances 162 et 163 respectivement, la réalisation du circuit respecte la condition selon laquelle la résistance interne du transistor FET 161 à canal P est très inférieure à la somme des résistances (R1 + R2) lorsque le courant de drain ID circule dans le transistor FET 161 à canal P. Les paramètres de conception sont déterminés de manière que, lorsque le potentiel de grille VG3 du transistor FET 161 à canal P est abaissé afin que la résistance interne du transistor 161 soit réduite et que le courant de drain ID soit augmenté d'une petite quantité Aid, la valeur Aid.(R1+R2) soit supérieure à la réduction de tension entre la source et le drain du transistor FET 161. En conséquence, lorsque le potentiel de grille VG3 est abaissé, le potentiel de grille VG1 de la figure 1 augmente, le potentiel de grille VG2 diminue et la valeur du courant de transit, qui

est la valeur minimale choisie parmi IP et IN, diminue.

Lorsque le potentiel de grille VG3 augmente, l'opération

exécutée est l'inverse de celle qu'on vient de décrire.

De cette manière, la valeur du courant de transit qui est la valeur minimale choisie parmi IP et IN est réglée de

manière qu'elle soit égale à p.IS.

* Quatrième mode de réalisation La figure 5 représente un amplificateur symétrique de

classe AB dans le quatrième mode de réalisation de l'inven-

tion. La configuration du circuit d'entrée 17A est telle que représentée sur la figure 1, la source de courant constant 12 et le transistor FET 15 sont échangés, et les types de conductivité de la source de courant constant 12 et du

transistor FET 15 sont changés.

La relation de phase entre la composante alternative du signal de la tension d'entrée VI et celle de la tension

de sortie VO est la même que dans le cas de la figure 1.

Il faut noter que le circuit 20 d'ajustement de la différence de potentiel de grille n'est pas limité au circuit 20 de la figure 2, mais peut être le circuit 20A de la figure 3 ou le circuit 20B de la figure 6 comme décrit

dans la suite.

Cinquième mode de réalisation

La figure 6 représente un autre exemple de configu-

ration d'un circuit de différence de potentiel de grille et d'ajustement de cette tension de la figure 1, dans un

cinquième mode de réalisation.

Dans ce circuit, la configuration est elle que les types de conductivité de tous les transistors FET de la figure 2 sont changés et en outre les potentiels VDD et VSS sont échangés. Les transistors FET, après changement, sont désignés respectivement par des références analogues 16, 31A

à 35A et 40A.

Lorsque la valeur minimale choisie parmi IP/p et IN/p qui est supérieure au courant IS s'élève, le potentiel VG3 augmente et augmente la résistance interne du transistor FET 16A a canal P, et le potentiel de grille VG1 augmente ou le

potentiel de grille VG2 diminue. En conséquence, les cou-

rants IP ou IN diminuent si bien que le courant de transit qui est égal à la valeur minimale choisie parmi IP et IN devient proche de p.IS. Au contraire, lorsque la valeur minimale choisie parmi IP/p qui est inférieure au courant IS augmente, le potentiel VG3 diminue et réduit la résistance interne du transistor FET 16A à canal P, et le potentiel de

grille VG1 diminue ou le potentiel de grille VG2 augmente.

En conséquence, les courants IP et IN augmentent et le courant de transit qui est égal à la valeur minimale choisie

parmi IP et IN devient proche de p.IS.

Sixième mode de réalisation

La figure 7 représente un autre exemple de configu-

ration de circuit de différence de potentiel de grille et du circuit d'ajustement correspondant de la figure 1 dans un

sixième mode de réalisation.

Dans ce circuit, la configuration est telle que les types de conductivité de tous les transistors FET de la figure 3 sont changés et, en outre, les potentiels VDD et VSS sont échangés. Les transistors FET, après changement,

sont désignés respectivement par les mêmes références.

On peut comprendre le fonctionnement de ce circuit

d'après la description des figures 3 à 6 si bien que la

description de ce circuit est omise.

Septième mode de réalisation La figure 8 représente un autre exemple de configu- ration de circuit de différence de potentiel de grille et de circuit correspondant d'ajustement de la figure 1, dans un

septième mode de réalisation.

Dans le circuit de différence de potentiel de grille

16C, les résistances 163 et 162 sont connectées respec-

tivement à la source et au drain d'un transistor FET 161A à canal N et le potentiel de grille VG3 du transistor FET 161A à canal N est réglé par le circuit 20C d'ajustement de différence de potentiel de grille qui est le même que celui

de la figure 7.

On peut comprendre le fonctionnement de ce circuit

d'après la description de la figure 4 si bien que cette

description est omise.

Huitième mode de réalisation La figure 9 représente une configuration schématique d'amplificateur opérationnel dans un huitième mode de

réalisation de l'invention.

Cet amplificateur est incorporé par exemple à un cir-

cuit intégré, et il est utilisé dans un appareil électro-

nique mobile, tel qu'un téléphone portable.

Le circuit comprend un amplificateur différentiel 50 et un amplificateur symétrique de classe AB 60 simplement appelé dans la suite "amplificateur" destiné à amplifier les courants de pilotage à la tension de sortie VA du circuit

50.

Sur la figure 9, les références P3, P4 et 11 désignent chacune un transistor FET à canal P et les références Ni, N2 et 10 désignent chacune un transistor FET à canal N. Dans l'amplificateur différentiel 50, les sources des transistors Ni et N2 sont connectées par une source de courant constant 51 à un conducteur ayant le potentiel d'alimentation VSS, et les drains des transistors Ni et N2 sont connectés par les transistors P3 et P4 respectivement au potentiel d'alimentation VDD (VDD > VSS). La grille du transistor P3 est connectée au drain de celui-ci et à la

grille du transistor P4, et les transistors P3 et P4 consti-

tuent un circuit miroir de courant.

Des signaux de tension d'entrée *VI et VI qui sont complémentaires sont transmis respectivement aux grilles des transistors N1 et N2, et une tension VA est transmise par le

drain du transistor N2 pour qu'elle parvienne à l'ampli-

ficateur 60.

Lorsque les signaux de tension d'entrée *VI et VI sont abaissés et élevés respectivement, la tension VA diminue

alors que, dans le cas inverse, la tension VA augmente.

Dans le circuit symétrique de sortie 61 de l'ampli-

ficateur 60, le noeud de connexion des transistors 11 et 10 est connecté à la sortie OUT. Une source de courant constant 63 est connectée en parallèle au transistor 10. Le signal de tension VA est transmis à la grille du transistor 11. Un circuit 64 de réglage de tension crée une tension VB obtenue par multiplication de la tension VA par a et par décalage de la tension a.VA de -p, c'est-à-dire que la tension VB est exprimée par l'équation précédente (6), dans laquelle a est une valeur positive prédéterminée et P une valeur prédéterminée. [ a un signe positif dans le cas de la figure 9. Le circuit 64 transmet la tension VB à la grille du

transistor 10.

La charge 18 et l'alimentation en courant continu 19 sont connectés en série entre la sortie OUT et le conducteur

au potentiel d'alimentation VSS.

Comme l'indique la figure 9, les courants qui circulent dans les transistors 11 et 10 et la source de courant

constant 63 sont désignés respectivement par IP, IN et IO.

La figure 10 représente la relation entre la tension

VA et les courants IP et (IN + IO).

Les paramètres de réalisation sont déterminés de manière que, lorsque la tension VB constitue la tension de seuil Vth du transistor 10, la relation IP = IO soit obtenue. Dans ce cas, on a IN = 0 et le courant

-(IN + IO - IP) qui circule dans la charge 18 est nul.

A partir de cet état de tension polarisée stable, lorsque la tension VA augmente, la résistance interne du transistor 11 augmente et le courant IP diminue. Comme a > 0, lors de l'élévation de la tension VA, la tension VB augmente aussi, la résistance interne du transistor 10 diminue et le courant IN augmente. Ainsi, un courant (IN + IO - IP) circule vers l'intérieur de la charge 18 vers

la sortie OUT.

Au contraire, lorsque la tension VA est abaissée depuis l'état de tension polarisée stable, la résistance interne du transistor 11 diminue et le courant IP augmente. Lorsque la réduction de tension VA, VB diminue la résistance interne du transistor 10 augmente et le courant IN diminue. Ainsi, un courant -(IN + IO - IP) circule de la sortie OUT vers la

charge 18.

Le courant IN = I est approximativement représenté par les équations précédentes (4) et (5). Ainsi, l'équation (7)

est vérifiée.

Il apparaît sur cette équation (7) que les possibilités de pilotage en courant de l'amplificateur 60 peuvent être améliorées par détermination d'une grande valeur convenable pour a. Pour la détermination de cette valeur a, il est possible de rendre la tension VB égale à la tension Vth, c'est-à-dire qu'on obtient la relation VA = (p + Vth)/a pour la détermination d'une valeur convenable de P d'après

l'équation (6). Dans ce cas, le courant IN est alors nul.

Comme représenté sur la figure 10, lorsque la tension VB est inférieure à la tension Vth, le courant IN est nul et la composante du courant de transit contenue dans le courant IP est égale au courant IO circulant dans la source de courant constant 63. De cette manière, il est possible de rendre constant le courant de transit. En outre, le courant de transit IO peut être déterminé indépendamment de la

valeur maximale du courant IN.

Ainsi, non seulement on peut obtenir efficacement une augmentation de la possibilité de pilotage de la charge et une réduction du courant de transit, mais en outre la

conception du circuit peut être facilitée.

Neuvième mode de réalisation La figure 11 est un schéma de la configuration d'un amplificateur opérationnel dans un neuvième mode de

réalisation de l'invention.

Le circuit a une configuration obtenue par suppression de la source 63 de courant constant dans le circuit de la

figure 9.

Grâce à cette suppression, lorsque la charge 18 est connectée, la relation IN = 0 est difficilement obtenue à l'état de tension polarisée stable lorsque IP = IN afin que la distorsion au recoupement diminue. Dans cet état, la tension VB est rendue proche de la tension de seuil Vth,

mais avec respect de la relation VB > Vth.

Lorsque la tension VA est abaissée depuis cet état de tension polarisée stable, la relation VB < Vth est permise si bien que le courant de transit des transistors 11 et 10

peut être réduit.

En outre, la possibilité de pilotage en courant de l'amplificateur 60A peut être accrue pour une valeur

convenablement importante de a.

Ainsi, on peut obtenir une augmentation de la possi-

bilité de pilotage de la charge et une réduction du courant

de transit.

Dixième mode de réalisation La figure 12 représente un schéma de la configuration d'un amplificateur opérationnel dans un dixième mode de

réalisation de l'invention.

Dans ce circuit, le circuit 64 de réglage de tension de la figure 9 est constitué de circuits 641 et 642 de

conversion de tension.

Le circuit 641 de conversion de tension transforme la tension VA en tension VC, et le circuit 642 de conversion de

tension transforme la tension VC en tension VB.

Comme la tension VA est transformée en tension VB en deux étapes, il est plus facile de déterminer a et D à la conception. Ainsi, les tensions VC et VB sont exprimées approximativement par les équations suivantes: VC = al.VA - P1 VB = a2.VC - 12 L'équation suivante est dérivée des deux équations précédentes: VB = (al.a2)VA - (a2.1P + P2) Ainsi, il suffit de déterminer al, a2, 11 et 12, chaque valeur étant pratiquement constante, de manière que a = al.O2 et D = u2.01 + P2. Lorsque al > 0, on a a2 > O alors que si al < 0, on a a2 < O.

Le reste est analogue à la figure 9.

Dans les modes de réalisation qui suivent, les figures 13 et 14 représentent chacune un exemple de configuration de la figure 12 et les figures 16 et 17 représentent chacune un

exemple de configuration de la figure 11.

Onzième mode de réalisation La figure 13 représente l'amplificateur opérationnel

dans un onzième mode de réalisation de l'invention.

Sur la figure 13, les transistors P7 et P8 sont des transistors FET à canal P. Dans le circuit 641 de conversion de tension de l'amplificateur 60, le transistor P7 et la source de courant constant 65 sont connectés en série entre les conducteurs ayant les potentiels d'alimentation VDD et VSS. La tension VA est transmise a la grille du transistor P7 et la tension VC est transmise par le noeud de connexion du transistor P7 et de la source de courant constant 65. Comme cette source de courant constant est connectée au transistor P7 en série, lorsque la tension VA s'élève, la résistance interne du transistor P7 augmente et la tension VC diminue. Au contraire, lorsque la tension VA diminue, la résistance

interne du transistor P7 diminue et la tension VC augmente.

On a donc al < 0.

Dans le circuit 642 de conversion de tension, comme dans le circuit 641, le transistor PU et une source de courant constant 66 sont connectés en série entre les conducteurs aux potentiels d'alimentation VDD et VSS. La tension VC est transmise à la grille du transistor P8, et la tension VB est transmise par le noeud de connexion du transistor P8 et de la source de courant constant 66. Comme la source de courant constant 66 est connectée au transistor P8 en série, lorsque la tension VC s'élève, larésistance

interne du transistor P8 augmente et la tension VB diminue.

Au contraire, lorsque la tension VC diminue, la résistance interne du transistor P8 diminue et la tension VB augmente.

On a donc u2 < 0.

Ainsi, lorsque la tension VA augmente, la tension VB augmente aussi, alors que, si la tension VA diminue, la

tension VB diminue aussi.

Le reste est analogue au circuit de la figure 12.

On dérive dans la suite les équations de a et

correspondant a l'équation (6).

Si l'on appelle I7, I65, I8 et I66 les courants circu-

lant dans le transistor P7, la source de courant constant 65, le transistor P8 et la source de courant constant 66, si l'on appelle Vth7, gm7 et gm8 respectivement la tension de seuil du transistor P7 et les conductances de transfert des transistors P7 et P8, et si l'on appelle R7, R8, R25 et R26 les résistances source-drain des transistors P7 et P8 respectivement et les résistances internes des sources de courant constant 65 et 66 respectivement, on obtient les équations suivantes: I7 = gm7(VDD - VA - Vth7) (10)

VC = (I7 - I65)R7//R65 + VDD.R65/(R65 + R7) (11)

IS = gm8(VDD - VC - Vth8) (12)

VB = (I8 - I66)R8//R66 + VDD.R66/(R66 + R8) (13)

L'équation (13) correspond à l'équation (6) et a et P sont exprimés, à l'aide des relations des équations (10) à (12), par les équations suivantes: a = gm8.gm7.(R65//R7).(R8//R66) = gm8.(RB//R66) x{VDD + gm7.Vth7(R7//R65) + 165(R7//R65) - gm7.VDD(R7//R65) - VDD. R65/(R65 + R7) - Vth8}

- 166.(R8//R66) - VDD.R66/(R66 + R8)

Dans ce cas, le symbole // désigne une connexion

parallèle et par exemple R7//R65 = R7.R65/(R7 + R65).

Douzième mode de réalisation La figure 14 représente un amplificateur opérationnel

dans un douzième mode de réalisation de l'invention.

Sur la figure 14, la référence N7 désigne un transistor FET à canal N. Dans un circuit 641A de conversion de tension d'un amplificateur 60B, une source de courant constant 65A et le transistor N7 sont connectés en série entre les conducteurs ayant les potentiels d'alimentation VDD et VSS. La tension VA est transmise à la grille du transistor N7, et la tension VC est transmise par un noeud de connexion du transistor N7 et de la source de courant constant 65A. Comme la source de courant constant 65A est connectée au transistor N7 en série, lorsque la tension VA est accrue, la résistance

interne du transistor N7 diminue, et la tension VC diminue.

Au contraire, lorsque la tension VA diminue, la résistance

interne du transistor P7 augmente et la tension VC augmente.

Le reste est analogue à la description de la figure 13.

Treizième mode de réalisation La figure 15 représente un amplificateur opérationnel

dans un treizième mode de réalisation de l'invention.

Sur la figure 15, les références P1 et P2 désignent chacune un transistor FET à canal P et les références N3, N4 et N8 un transistor FET à canal N. Dans les amplificateurs 50 et 60 de la figure 13, mis

à part le circuit 641 de conversion de tension, la confi-

guration de l'amplificateur différentiel 50A et d'un ampli-

ficateur 60A tels que représentés sur la figure 15 est obtenue par changement des types de conductivité des

transistors FET et aussi échange des potentiels VDD et VSS.

La tension VA est transmise à la grille du transistor 10 et la tension VB de sortie d'un circuit 642A de conversion de

tension est transmise à la grille du transistor 11.

Lorsque la tension VA s'élève, la résistance interne

du transistor 10 diminue et le courant IN augmente.

D'autre part, lorsque la tension VA s'élève, la tension VC diminue sous l'action du circuit de conversion de tension 641. Dans le circuit 642A de conversion de tension, comme

une source de courant constant 66A est connectée au tran-

sistor N8 en série, lorsque la tension VC diminue, la résistance interne du transistor N8 augmente et la tension VB s'élève. En conséquence, la résistance interne du transistor 11 s'élève et le courant IP diminue. Ainsi, lorsque la tension VA s'élève, le courant IN augmente et le courant IP diminue, si bien que la différence

(IN - IP) augmente.

Au contraire, lorsque la tension VA diminue, la résis-

tance interne du transistor 10 augmente et le courant IN diminue. D'autre part, lorsque la tension VA diminue, la tension VC s'élève sous l'action du circuit 641 de conversion de tension. Dans le circuit 642A de conversion de tension,

comme la tension VC s'élève, la résistance interne du tran-

sistor N8 diminue et la tension VB diminue. En conséquence, la résistance interne du transistor 11 diminue et le courant

IP augmente.

Ainsi, lorsque la tension VA diminue, le courant IN diminue et le courant IP augmente, si bien que le courant

(IN - IP) diminue.

Dans ce treizième mode de réalisation, contrairement au cas de la figure 13, comme la tension VB est transmise à la grille du transistor 11 et la tension VA est transmise à la grille du transistor 10, les relations VB > VA et D < 0

sont obtenues.

Quatorzième mode de réalisation La figure 16 représente un amplificateur opérationnel

selon un quatorzième mode de réalisation de l'invention.

Sur la figure 16, la référence N9 désigne un transistor FET à canal N. Dans un circuit 642B de conversion de tension d'un amplificateur 60C, le transistor N9 dont le drain et la grille sont connectés mutuellement remplace la source 66 de courant constant de la figure 14. La grille du transistor N9

est connectée à la grille du transistor 10, et les tran-

sistors N9 et 10 constituent un circuit miroir de courant.

Les transistors N9 et 10 sont utilisés respectivement comme

côtés d'entrée et de sortie du circuit miroir de courant.

Le reste est analogue au circuit de la figure 14 dont

la source de courant constant 63 est omise.

Lorsque la tension VC augmente par réduction de la tension VA, la résistance interne du transistor P8 augmente et le courant circulant dans le transistor N9 diminue si bien que le courant IN diminue. En d'autres termes, lorsque la tension VA diminue, la tension VB diminue et le courant

IN diminue.

Au contraire, lorsque la tension VC diminue du fait de l'augmentation de la tension VA, la résistance interne du transistor P8 diminue et le courant circulant dans le

transistor N9 augmente, si bien que le courant IN augmente.

En d'autres termes, lors de l'élévation de la tension VA, la

tension VB s'élève et le courant IN augmente.

Quinzième mode de réalisation La figure 17 représente un amplificateur opérationnel

dans un quinzième mode de réalisation de l'invention.

Sur la figure 17, la référence P10 désigne un transistor FET a canal P. Dans un circuit 641B de conversion de tension d'un amplificateur 60D, le transistor P10 dont le drain et la grille sont connectés remplace la source de courant constant

65A de la figure 16. La grille du transistor P10 est connec-

tée à la grille du transistor P8, et les transistors P10 et P8 constituent un circuit miroir de courant. Les transistors P10 et P8 sont utilisés respectivement comme côtés d'entrée

et de sortie du circuit miroir de courant.

Le reste est analogue au circuit de la figure 16.

Lorsque la tension VA s'élève, la résistance interne du transistor N7 diminue et le courant circulant dans le transistor 10 augmente, si bien que le courant circulant dans le transistor P8 augmente aussi. Comme le transistor N9 et le transistor 10 constituent aussi le circuit miroir de courant, le courant IN augmente aussi. En d'autres termes, lors d'une réduction de la résistance interne du transistor N7, la tension VC diminue et la résistance interne du transistor P8 diminue si bien que la tension VB s'élève et

le courant IN augmente.

Au contraire, lorsque la tension VA diminue, la résis-

tance interne du transistor N7 augmente et le courant circulant dans le transistor 10 diminue, si bien que le courant circulant dans le transistor P8 diminue aussi et le courant IN diminue aussi. En d'autres termes, lors d'une augmentation de la résistance interne du transistor N7, la tension VC s'élève et la résistance interne du transistor P8 augmente, si bien que la tension VB diminue et le courant IN diminue. Seizième mode de réalisation La figure 18 représente un amplificateur opérationnel

dans un seizième mode de réalisation de l'invention.

Sur la figure 18, les références P13, P14, 11A, P17 et P18 désignent chacune des transistors PNP et les références

Nil, N12 et 10A désignent chacune un transistor NPN.

Ce circuit a la configuration obtenue par remplacement d'un transistor FET à canal P et d'un transistor FET à canal N de la figure 13 par un transistor PNP et un transistor NPN respectivement. On sait que des opérations analogues sont réalisées même après une telle substitution, et le fonctionnement des amplificateurs 50B et 60E est analogue à celui des amplificateurs 50 et 60 respectivement de la figure 13. Leur

description est donc omise.

Dix-septième mode de réalisation La figure 19 représente un amplificateur opérationnel

dans un dix-septième mode de réalisation de l'invention.

Sur la figure 19, les références Pll, P12 et 11B désignent chacune des transistors PNP et les résistances N3,

N14, 10B, N17 et N18 désignent chacune des transistors NPN.

Ce circuit a une configuration obtenue par échange de

transistors PNP et NPN et échange des potentiels d'ali-

mentation VDD et VSS sur la figure 18.

On sait que des opérations analogues sont réalisées même après cet échange, et les fonctionnements des amplificateurs 50C et 60F sont analogues respectivement à ceux des amplificateurs différentiels 50B et 60E de la

figure 18. Leur description est donc omise.

Bien qu'on ait décrit des modes de réalisation préférés de l'invention, il faut noter que celle-ci n'est nullement limitée a ceux-ci et que divers changements et modifications

peuvent être apportés sans sortir du cadre de l'invention.

Par exemple, dans le circuit ayant les transistors FET, ceux-ci peuvent être remplacés par des transistors bipolaires. Dans ce cas, le circuit ayant les transistors bipolaires est obtenu par remplacement des transistors NPN et des transistors PNP par des transistors FET à canal N et

à canal P respectivement.

En outre, un circuit de différence de potentiel de grille peut avoir une configuration comprenant un circuit de décalage de niveau, tel qu'une diode connectée en série avec

un transistor commandé.

Des combinaisons de blocs de circuit des modes de réalisation décrits précédemment peuvent aussi être utilisees. En outre, on peut obtenir un effet analogue à celui qu'on a décrit en référence au circuit de la figure 11 lorsqu'un tel circuit de réglage de courant est utilisé à la place du transistor 10 de la figure 11 qui règle le courant IN circulant dans lui-même d'après la tension VB, avec les relations IN = gm(VB - Vth) pour VB > Vth et IN = 0 pour

VB < Vth, gm désignant la conductance de transfert du cir-

cuit de réglage de courant et Vth la tension de seuil du circuit de réglage de courant. En outre, comme dans le cas de la figure 9, un circuit à courant constant peut être connecté en parallèle à ce circuit de réglage de courant

pour accroitre la linéarité, comme indiqué précédemment.

Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux circuits et dispositifs qui viennent d'être décrits uniquement à titre d'exemple non

limitatif sans sortir du cadre de l'invention.

Claims (38)

REVENDICATIONS

1. Circuit amplificateur symétrique, caractérisé en ce qu'il comprend: un circuit symétrique de sortie ayant un premier et un second transistor (11 et 10) connectés en série entre un

premier et un second potentiel d'alimentation, la conducti-

vité du second transistor étant opposée à celle du premier transistor, chacun des premier et second transistors ayant une entrée de commande, un circuit (16A) de différence de potentiel d'entrée de commande ayant une première et une seconde extrémité (OP et ON) connectées aux entrées de commande du premier et du second transistor et une entrée de commande destinée à recevoir un signal de commande (VG3) pour l'ajustement d'une tension entre la première et la seconde extrémité d'après le signal de commande, et

un circuit d'entrée (17) destiné à changer les poten-

tiels de la première et de la seconde extrémité d'après un signal d'entrée, avec maintien de la tension à une valeur

pratiquement constante.

2. Circuit selon la revendication 1, caractérisé en ce qu'il comprend en outre: un circuit de référence (40) destiné à transmettre une valeur de référence (IS), et un circuit de détection et de comparaison de courant de transit (30) destiné à détecter un courant proportionnel à un courant de transit qui circule entre le premier et le second potentiel d'alimentation par l'intermédiaire du premier et du second transistor, et destiné à créer le signal de commande (VG3) afin que le courant détecté

devienne égal à la valeur de référence.

3. Circuit selon la revendication 1, caractérisé en ce que le circuit d'entrée (17) comporte: une source de courant constant (12) connectée entre la première extrémité et le premier potentiel d'alimentation, la source de courant constant comprenant un transistor ayant une entrée de commande destinée à recevoir un potentiel prédéterminé, et un transistor d'entrée (15) connecté entre la seconde extrémité et le second potentiel d'alimentation et ayant une entrée de commande destinée à recevoir un signal d'entrée (VI)

4. Circuit selon la revendication 2, caractérisé en ce que le circuit (16A) de différence de potentiel d'entrée de commande comprend un transistor connecté entre la première et la seconde extrémité et ayant une entrée de commande comme entrée de commande du circuit de différence de

potentiel d'entrée de commande.

5. Circuit selon la revendication 4, caractérisé en ce que le circuit de référence (40) est un transistor ayant une entrée de commande destinée à recevoir un potentiel prédéterminé, et le circuit (30) de détection et de comparaison de courant de transit comprend: un troisième transistor (31) connecté afin qu'il

constitue un circuit miroir de courant avec le premier tran-

sistor (11), un quatrième transistor (33) connecté afin qu'il

constitue un circuit miroir de courant avec le second tran-

sistor (10),

un cinquième transistor (32) connecté entre le troi-

sième et le quatrième transistor, et

un sixième transistor (34) connecté afin qu'il consti-

tue un circuit miroir de courant avec le cinquième transistor, et connecté en série avec les transistors du

circuit de référence.

6. Circuit selon la revendication 5, caractérisé en ce que le circuit (30) de détection et de comparaison de courant de transit comprend en outre un septième transistor (35) connecté en série avec le sixième transistor (34) connecté afin qu'il constitue un circuit miroir de courant

avec le second transistor (10).

7. Circuit selon la revendication 4, caractérisé en ce que le circuit de référence (40) est un transistor ayant une entrée de commande destinée à recevoir un potentiel prédéterminé, et le circuit (30A) de détection et de comparaison de courant de transit comprend: un troisième transistor (31) connecté afin qu'il

constitue un circuit miroir de courant avec le premier tran-

sistor (11), un quatrième transistor (31A) connecté en série avec le troisième transistor (31), un cinquième transistor (37) connecté afin qu'il constitue un circuit miroir de courant avec le quatrième transistor (31A),

un sixième transistor (39) connecté afin qu'il consti-

tue un circuit miroir de courant avec le second transistor (10), un septième transistor (38) connecté entre le sixième transistor (39) et le transistor du circuit de référence (40), et connecté afin qu'il constitue un circuit miroir de courant avec le quatrième transistor (31A), et un huitième transistor (36) connecté entre le cinquième transistor (37) et le transistor du circuit de référence (40), et connecté afin qu'il constitue un circuit miroir de

courant avec le second transistor (10).

8. Circuit selon la revendication 1, caractérisé en ce que le premier potentiel d'alimentation est supérieur au second potentiel d'alimentation, et le circuit symétrique de sortie a un transistor FET à canal P comme premier transistor et un transistor FET à canal N comme second transistor, une première extrémité du transistor FET à canal P est connectée au premier potentiel d'alimentation, et une extrémité du transistor FET à canal

N est connectée au second potentiel d'alimentation.

9. Circuit selon la revendication 3, caractérisé en ce que le transistor de la source de courant constant (12) du circuit d'entrée (17) est un transistor FET à canal P, et le transistor d'entrée (15) est un transistor FET à canal N.

10. Circuit selon la revendication 6, caractérisé en ce que le circuit de référence (40) est un transistor FET à canal P ayant une grille destinée à recevoir un potentiel prédéterminé, le troisième transistor (31) est un transistor FET à canal P, et les transistors, du quatrième au septième (33, 32, 34 et 35) sont chacun un transistor FET à canal N.

11. Circuit selon la revendication 7, caractérisé en ce que le circuit de référence (40) est un transistor FET à canal P ayant une grille destinée à recevoir un potentiel prédéterminé, le troisième transistor (31) est un transistor FET à canal P, et les transistors, du quatrième au huitième (31A, 37, 39, 38 et 36) sont chacun un transistor FET à canal N.

12. Circuit selon la revendication 11, caractérisé en ce que le transistor du circuit (16A) de différence de potentiel d'entrée de commande est un transistor FET à canal N.

13. Circuit selon la revendication 11, caractérisé en ce que le transistor du circuit (16B) de différence de potentiel d'entrée de commande est un transistor FET à canal P, et le circuit (16B) de différence de potentiel d'entrée de commande comporte en outre une résistance connectée en

série avec le transistor.

14. Circuit selon la revendication 6, caractérisé en ce que le circuit de référence (40A) est un transistor FET à canal N ayant une grille destinée à recevoir un potentiel prédéterminé, le troisième transistor (31A) est un transistor FET à canal N, et les transistors, du quatrième au septième (33A, 32A, 34A et 35A), sont chacun un transistor FET à canal P.

15. Circuit selon la revendication 7, caractérisé en ce que le circuit de référence (40A) est un transistor FET à canal N ayant une grille destinée à recevoir un potentiel prédéterminé, le troisième transistor (31B) est un transistor FET à canal N, et les transistors, du quatrième au huitième (31C, 37A, 39A, 38A et 36A), sont chacun un transistor FET à canal P.

16. Circuit selon la revendication 15, caractérisé en ce que le transistor du circuit (16) de différence de potentiel d'entrée de commande est un transistor FET à canal P.

17. Circuit selon la revendication 15, caractérisé en ce que le transistor du circuit (16C) de différence de potentiel d'entrée de commande est un transistor FET à canal N, et le circuit de différence de potentiel d'entrée de commande comporte en outre une résistance connectée en série

avec lui.

18. Circuit selon la revendication 1, caractérisé en ce que le premier potentiel d'alimentation est inférieur au second potentiel d'alimentation, et le circuit symétrique de sortie possède un transistor FET à canal N (10) comme premier transistor et un transistor FET à canal P (11) comme second transistor, une première extrémité du transistor FET à canal N est connectée au premier potentiel d'alimentation, et une extrémité du transistor FET à canal P est connectée au second potentiel

d'alimentation.

19. Circuit selon la revendication 3, caractérisé en ce que le transistor de la source de courant constant (12A) du circuit d'entrée (17A) est un transistor FET à canal N, et le transistor d'entrée (15A) est un transistor FET à canal P.

20. Circuit amplificateur symétrique, caractérisé en ce qu'il comprend: un circuit symétrique de sortie ayant un premier et un second transistor (11 et 10) connectés en série entre un premier et un second potentiel d'alimentation, la conducti- vité du second transistor étant opposée à celle du premier transistor, le premier transistor ayant une entrée de commande destinée à recevoir un signal d'entrée, le second transistor ayant une entrée de commande destinée à recevoir un signal de commande, et un circuit de commande qui, en réponse au signal d'entrée, est destiné à créer le signal de commande par multiplication du signal d'entrée par a et décalage du signal multiplié d'entrée par -p, dans lequel a est une valeur positive pratiquement prédéterminée et P est une valeur pratiquement prédéterminée ayant le même signe que le signal obtenu par soustraction du

signal de commande du signal d'entrée.

21. Circuit selon la revendication 20, caractérisé en ce qu'il comporte en outre une source de courant constant connectée en parallèle avec le second transistor de sortie, et dans lequel a et D ont des valeurs telles qu'un courant circulant dans le second transistor est pratiquement nul lorsqu'un courant circulant dans le premier transistor dépasse une valeur minimale alors qu'une charge est connectée pendant le fonctionnement au circuit symétrique de sortie.

22. Circuit selon la revendication 21, caractérisé en ce que le circuit de commande comprend: un premier circuit de conversion de signaux destiné à transmettre un signal intermédiaire qui dépend du signal d'entrée, et un second circuit de conversion de signaux destiné à transmettre le signal de commande en fonction du signal intermédiaire.

23. Circuit selon la revendication 22, caractérisé en ce que le premier circuit de conversion de signaux comprend: un troisième transistor ayant une entrée de commande destinée à recevoir le signal d'entrée, et une première source de courant constant connectée en série avec le troisième transistor, dans lequel le signal intermédiaire est transmis par un noeud de connexion placé entre le troisième transistor et

la première source de courant constant.

24. Circuit selon la revendication 23, caractérisé en ce que le troisième transistor est un transistor FET à canal P, et la première source de courant constant est connectée entre ce transistor FET à canal P et le second potentiel d'alimentation.

25. Circuit selon la revendication 23, caractérisé en ce que le troisième transistor est un transistor FET à canal N, et la première source de courant constant est connectée entre ce transistor FET à canal N et le premier potentiel d'alimentation.

26. Circuit selon la revendication 23, caractérisé en ce que le troisième transistor est un transistor PNP, et la première source de courant constant est connectée entre ce

transistor PNP et le second potentiel d'alimentation.

27. Circuit selon la revendication 23, caractérisé en ce que le troisième transistor est un transistor NPN, et la première source de courant constant est connectée entre ce

transistor NPN et le premier potentiel d'alimentation.

28. Circuit selon la revendication 23, caractérisé en ce que le second circuit de conversion de signaux comprend: un quatrième transistor ayant une entrée de commande destinée à recevoir le signal intermédiaire, et une seconde source de courant constant connectée en série avec le quatrième transistor, le signal de commande étant transmis par un noeud de connexion placé entre le quatrième transistor et la seconde

source de courant constant.

29. Circuit selon la revendication 28, caractérisé en ce que le quatrième transistor est un transistor FET à canal P, et la seconde source de courant constant est connectée entre ce transistor FET à canal P et le second potentiel d'alimentation.

30. Circuit selon la revendication 28, caractérisé en ce que le quatrième transistor est un transistor FET à canal N, et la seconde source de courant constant est connectée entre ce transistor FET à canal N et le premier potentiel d'alimentation.

31. Circuit selon la revendication 28, caractérisé en ce que le quatrième transistor est un transistor PNP, et la seconde source de courant constant est connectée entre ce

transistor PNP et le second potentiel d'alimentation.

32. Circuit selon la revendication 28, caractérisé en ce que le quatrième transistor est un transistor NPN, et la seconde source de courant constant est connectée entre ce

transistor NPN et le premier potentiel d'alimentation.

33. Circuit selon la revendication 22, caractérisé en ce que le premier circuit de conversion de signaux comprend: un troisième transistor ayant une entrée de commande destinée à recevoir le signal d'entrée, et un premier transistor de l'étage d'entrée connecté en série avec le troisième transistor, dans lequel le signal intermédiaire est transmis par un noeud de connexion placé entre le troisième transistor et le premier transistor de l'étage d'entrée, et le second circuit de conversion de signaux comprend un premier transistor de l'étage de sortie connecté afin qu'il constitue un premier circuit miroir de courant avec le

premier transistor de l'étage d'entrée.

34. Circuit selon la revendication 33, caractérisé en ce que le second circuit de conversion de signaux comporte en outre un second transistor de l'étage d'entrée connecté en série avec le premier transistor de l'étage d'entrée, et le second transistor de l'étage d'entrée est connecté afin qu'il constitue un second circuit miroir de courant

avec le second transistor.

35. Circuit selon la revendication 23, caractérisé en ce que le second circuit de conversion de signaux comprend: un quatrième transistor ayant une entrée de commande destinée à recevoir le signal intermédiaire, et un transistor de l'étage d'entrée connecté en série avec le quatrième transistor, le second transistor étant connecté afin qu'il constitue un circuit miroir de courant avec le transistor de

l'étage d'entrée.

36. Circuit selon la revendication 20, caractérisé en ce qu'il comprend en outre un amplificateur différentiel destiné à transmettre le signal d'entrée en réponse à un

signal précédent d'entrée.

37. Dispositif à semi-conducteur ayant un circuit amplificateur symétrique, caractérisé en ce que le circuit amplificateur symétrique comprend: un circuit symétrique de sortie ayant un premier et un second transistor (11 et 10) connectés en série entre un

premier et un second potentiel d'alimentation, la conduc-

tivité du second transistor étant opposée à celle du premier transistor, le premier transistor ayant une entrée de commande destinée à recevoir un signal d'entrée, le second transistor ayant une entrée de commande destinée à recevoir un signal de commande, et un circuit de commande qui, en réponse au signal

d'entrée, est destiné à créer le signal de commande par mul-

tiplication du signal d'entrée par a et décalage du signal multiplié d'entrée de -0, a étant une valeur positive pratiquement prédéterminée et P une valeur pratiquement prédéterminée ayant le même signe que celui du signal obtenu par soustraction du signal

de commande du signal d'entrée.

38. Circuit amplificateur symétrique, caractérisé en ce qu'il comprend: un circuit symétrique de sortie ayant un transistor et un circuit de réglage de courant connectés en série entre un premier et un second potentiel d'alimentation, le transistor ayant une entrée de commande destinée à recevoir un signal de tension d'entrée VA, le circuit de réglage de courant ayant une entrée de commande destinée à recevoir un signal de tension de commande VB, et un circuit de réglage de tension destiné, en réponse au signal de tension de commande, à créer le signal de ten- sion de commande VB par multiplication du signal de tension d'entrée VA par a et par décalage du signal multiplié de tension d'entrée de -p, dans lequel le circuit de réglage de courant, en fonction du signal de commande de tension VB, règle un courant IN qui circule dans lui-même de manière que la relation IN = gm(VB - Vth) soit respectée pratiquement pour VB > Vth, gm étant la conductance de transfert du circuit de réglage de courant et Vth étant une tension de seuil du

circuit de réglage de courant.