FR2773019A1 - Dispositif de generation d'une impulsion de tension - Google Patents
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Abstract
Dans un circuit intégré basse tension, pour générer une impulsion de tension dont le niveau inactif est le niveau haut VDD de la tension d'alimentation du circuit et le niveau bas, un niveau de tension négatif VNEG , un circuit de commande 1 est utilisé avec un premier élément 2 pour appliquer sur une borne B2 d'un condensateur C1 un signal d'entrée VE dont le niveau inactif est le niveau haut VDD et le niveau bas, zéro volt et fournir un chemin d'écoulement de charges pour le condensateur et un deuxième élément 3 pour transmettre ce signal d'entrée VE avec un certain retard DELTAt sur l'autre borne B1 du condensateur.
Description
DISPOSITIF DE GÉNÉRATION D'UNE IMPULSION DE TENSION
La présente invention concerne un dispositif de génération d'une impulsion de tension. L'invention s'applique aux circuits intégrés alimentés en basse tension et plus particulièrement aux circuits MOS et
CMOS basse tension.
La présente invention concerne un dispositif de génération d'une impulsion de tension. L'invention s'applique aux circuits intégrés alimentés en basse tension et plus particulièrement aux circuits MOS et
CMOS basse tension.
On sait que la tendance actuelle est à la réduction du niveau de la tension d'alimentation des circuits intégrés, notamment pour réduire leur consommation électrique.
Ceci oblige les concepteurs de circuits intégré à développer des technologies adaptées dans le but de réduire les niveaux des tensions de seuil de transistors, de manière à faire fonctionner ces transistors sous une tension d'alimentation plus basse avec une fiabilité suffisante.
Or si on prend l'exemple d'une technologie CMOS en 0,25 micron de l'état de la technique, dans laquelle la somme des tensions de seuil d'un transistor P (IVtp/=475 mV) et d'un transistor N (Vtn=469 mV) atteint environ 900 millivolts, on comprend bien que l'on aura quelques difficultés à faire fonctionner un dispositif dans cette technologie sous une tension d'alimentation logique de 1 volt ou moins.
Un moyen pour faire fonctionner un circuit intégré en basse ou très basse tension est de modifier les caractéristiques de certains transistors placés sur des chemins de conduction critiques. Pour cela, on peut utiliser un niveau négatif de tension au lieu de la tension nulle habituellement utilisée. Notamment, en appliquant un tel niveau négatif de tension sur une grille de transistor MOS de type P, on le fait conduire plus que si une tension nulle était appliquée sur sa grille. Par ce moyen, on arrive à compenser au moins en partie la perte due à la tension de seuil de ce transistor. On peut tout aussi bien appliquer cette tension négative sur un drain d'un transistor ou l'utiliser pour polariser un caisson, dans le but de modifier de manière appropriée une caractéristique (modification de la tension caisson-substrat d'un transistor, diminution de la conduction d'un transistor). Le résultat de l'utilisation d'un tel niveau négatif de tension est l'élargissement escompté de la fenêtre de fonctionnement vers les basses tensions.
L'invention concerne la génération d'un tel niveau de tension négatif. Plus particulièrement, l'invention concerne la génération d'une impulsion de tension dont les niveaux haut et bas sont respectivement VDD et un niveau négatif VNEG, à partir d'une impulsion de commande dont les niveaux haut et bas sont respectivement VDD et 0 volt. L'impulsion générée peut être appliquée à une faible charge représentée par exemple par quelques grilles, drains ou sources de transistors. Le dispositif de génération selon l'invention doit en outre pouvoir fonctionner sous une tension d'alimentation de 1 volt ou moins.
I1 ne s'agit pas de générer une haute tension négative (ni -10 ni même -5 volts), ce qui poserait des problèmes de claquage des oxydes, mais une tension
"faiblement négative", de quelques centaines de millivolts, le minimum théorique étant de -VDD. Par exemple, pour VDD = 4l,3 volts, on peut avoir VNEG = - 1,12 volts.
"faiblement négative", de quelques centaines de millivolts, le minimum théorique étant de -VDD. Par exemple, pour VDD = 4l,3 volts, on peut avoir VNEG = - 1,12 volts.
Or les dispositifs connus de génération d'une tension négative d'une part ne fournissent que des niveaux très négatifs (- 10 volts) et en pratique, ils ne fonctionnent pas à moins de 1.8 volt de tension d'alimentation.
Surtout, ils sont incapables de fournir un signal de tension avec un niveau positif très proche de VDD et qui suite à une commande, passe à un niveau négatif le plus proche possible de VDD.
On a donc cherché un dispositif apte à résoudre le problème technique de l'invention. Une solution a été trouvée dans un dispositif de génération d'une impulsion comprenant un condensateur avec une première borne et une deuxième borne et un circuit de commande, caractérisé en ce que le circuit de commande comprend une entrée pour recevoir un signal d'entrée avec des impulsions négatives entre le niveau
VDD de la tension d'alimentation logique du dispositif et zéro volt, ledit circuit de commande comprenant un premier élément de circuit apte à transmettre le niveau bas du dit signal d'entrée sur la deuxième borne du condensateur et à fournir au condensateur un chemin de charge et un deuxième élément de circuit apte à transmettre le niveau bas du dit signal d'entrée sur la première borne du condensateur avec un certain retard, en sorte que l'on obtienne sur la deuxième borne, en réponse à une impulsion négative d'entrée, une impulsion négative entre le niveau haut VDD et un niveau négatif VNEG.
VDD de la tension d'alimentation logique du dispositif et zéro volt, ledit circuit de commande comprenant un premier élément de circuit apte à transmettre le niveau bas du dit signal d'entrée sur la deuxième borne du condensateur et à fournir au condensateur un chemin de charge et un deuxième élément de circuit apte à transmettre le niveau bas du dit signal d'entrée sur la première borne du condensateur avec un certain retard, en sorte que l'on obtienne sur la deuxième borne, en réponse à une impulsion négative d'entrée, une impulsion négative entre le niveau haut VDD et un niveau négatif VNEG.
Ce dispositif peut notamment être utilisé pour commander une ou quelques grilles, drains ou sources de transistors et pour modifier des caractéristiques de ces transistors permettant d'abaisser le niveau de la tension d'alimentation logique VDD nécessaire pour alimenter les différents éléments du circuit intégré basse tension de façon fiable.
D'autres caractéristiques et avantages de l'invention sont présentés dans la description suivante, faite à titre indicatif et non limitatif de l'invention, en référence aux dessins annexés dans lesquels
- la figure 1 représente un schéma d'un dispositif de génération d'une impulsion négative de tension entre un niveau haut VDD et un niveau bas de tension négatif VNEG selon l'invention;
- la figure 2 représente un schérna détaillé d'un exemple de réalisation de ce dispositif;
- les figures 3, 4a et 4b représenterit les signaux de tension obtenus avec un tel dispositif selon l'invention;
- la figure 5 représente les signaux de tension obtenus avec des tailles différentes des éléments du dispositif selon l'invention et
- la figure 6 montre un exemple d'utilisation d'un dispositif de génération d'une impulsion selon l'invention, pour commuter une tension de commande négative sur une charge.
- la figure 1 représente un schéma d'un dispositif de génération d'une impulsion négative de tension entre un niveau haut VDD et un niveau bas de tension négatif VNEG selon l'invention;
- la figure 2 représente un schérna détaillé d'un exemple de réalisation de ce dispositif;
- les figures 3, 4a et 4b représenterit les signaux de tension obtenus avec un tel dispositif selon l'invention;
- la figure 5 représente les signaux de tension obtenus avec des tailles différentes des éléments du dispositif selon l'invention et
- la figure 6 montre un exemple d'utilisation d'un dispositif de génération d'une impulsion selon l'invention, pour commuter une tension de commande négative sur une charge.
On a choisi de décrire la présente invention dans une application à un circuit intégré basse tension en technologie MOS (ou CMOS) sur substrat de type P. Les transistors de type P sont alors réalisés dans un caisson N, qui est polarisé par une prise de caisson ("bulk" dans la littérature anglo-saxonne).
Par ailleurs, par souci de simplification, on utilise la même référence pour désigner le niveau de tension et le signal de tension correspondant. En particulier, VDD désigne aussi bien le signal de la tension d'alimentation logique appliquée au circuit intégré que son niveau.
La figure 1 représente un schéma-bloc d'un dispositif de génération d'une impulsion négative de tension entre le niveau VDD de la tension d'alimentation logique (positive) et un niveau de tension négatif VNEG.
Ce dispositif comprend principalement un condensateur C1 et un circuit de commande 1. Le condensateur a une première borne (ou armature) B1 et une deuxième borne (ou armature) B2. Le circuit de commande 1 reçoit sur une entrée E un signal de tension
VE. Ce signal de tension d'entrée VE est un signal avec des impulsions négatives entre VDD et zéro volt. Ce peut être un signal d'horloge.
VE. Ce signal de tension d'entrée VE est un signal avec des impulsions négatives entre VDD et zéro volt. Ce peut être un signal d'horloge.
Le circuit de commande 1 comprend un premier élément 2 de circuit pour appliquer le niveau bas du signal d'entrée VE sur la deuxième borne B2 du condensateur et un deuxième élément 3 de circuit pour appliquer ce même niveau bas du signal d'entrée VE sur la première borne B1, mais avec un certain retard At.
Sur la borne B1, on a un signal de tension noté Vz et sur la borne B2, on récupère le signal de tension de sortie, noté Vc, que l'on applique sur une charge Z. Ce signal de sortie Vc est un signal avec des impulsions négatives ayant un niveau haut VDD et un niveau bas négatif, VNEG, dont le niveau le plus négatif peut être -VDD en théorie. Le rôle du premier élément de circuit 2 est non seulement de transmettre le niveau bas du signal VE, mais aussi de fournir un chemin de charge du condensateur.
En effet, comme représenté sur la figure 3, le signal d'entrée VE fait partir les signaux Vc et Vz du niveau haut VDD. Les deux armatures B1 et B2 du condensateur sont au même potentiel VDD. Quand une transition VDD vers zéro apparaît sur le signal VE, cette transition est transmise tout de suite sur la deuxième borne B2 du condensateur, tandis que le signal
Vz est encore à VDD. Le condensateur se charge à travers l'élément 2 du circuit de commande et le niveau du signal Vc décroît vers zéro volt. Quand le niveau bas du signal d'entrée VE arrive sur la borne B1 du condensateur (signal Vz), cela a pour effet de pousser la tension de la borne B2 du condensateur dans les tensions négatives. Cet effet est clairement montré sur la figure 3. Quand le signal VE revient à son niveau haut inactif (VDD) , le signal Vc revient à ce niveau
VDD.
Vz est encore à VDD. Le condensateur se charge à travers l'élément 2 du circuit de commande et le niveau du signal Vc décroît vers zéro volt. Quand le niveau bas du signal d'entrée VE arrive sur la borne B1 du condensateur (signal Vz), cela a pour effet de pousser la tension de la borne B2 du condensateur dans les tensions négatives. Cet effet est clairement montré sur la figure 3. Quand le signal VE revient à son niveau haut inactif (VDD) , le signal Vc revient à ce niveau
VDD.
La figure 2 représente un schéma détaillé d'un exemple de réalisation d'un dispositif selon l'invention pour un circuit intégré en technologie MOS ou CMOS. On transposera aisément ce circuit dans d'autres technologies, en bipolaire notamment. Dans l'exemple de réalisation représenté sur la figure 2, le premier élément 2 de circuit est un transistor de type P T1. I1 a sa source 20 reliée à l'entrée E et son drain 22 relié à la borne B2. Sa grille 23 est reliée à la masse. En outre, la prise de caisson 21 ("bulk") de ce transistor est reliée à la source. Ce transistor transmet ainsi le niveau bas du signal d'entrée VE sur la borne B2 du condensateur. En outre, ce transistor assure la charge du condensateur en tirant vers la masse l'armature B2 du condensateur. La structure MOS en soi n'est pas très efficace dans cette fonction mais le transistor bipolaire Tbl parasite inhérent à la structure va, lui, tirer un courant bipolaire très fort vers la masse. D'autre part, la diode drain-prise de caisson 23 est en conduction à ce moment.
Ces différents composants favorisent le passage de la tension sur la borne B2 vers la masse, lors de la charge du condensateur. En pratique, on pourrait très bien remplacer le transistor MOS T1 par un transistor bipolaire monté comme le transistor bipolaire parasite
PNP Tbl : ce transistor Tbl a sa grille commandée par le signal d'entrée VE et il est connecté entre la borne
B2 du condensateur ( par son émetteur) et la masse (par son collecteur). Ceci est particulièrement intéressant pour un circuit intégré en technologie bipolaire.
PNP Tbl : ce transistor Tbl a sa grille commandée par le signal d'entrée VE et il est connecté entre la borne
B2 du condensateur ( par son émetteur) et la masse (par son collecteur). Ceci est particulièrement intéressant pour un circuit intégré en technologie bipolaire.
I1 est a noter qu'une diode pourrait aussi être utilisée à la place du transistor T1, avec des résultats comparables, montée comme la diode 23 du transistor drain-prise de caisson. On pourrait dans ce cas prendre une diode de type polysilicium dopé.
Le deuxième élément 3 de circuit dont on rappelle que la fonction est de transmettre le niveau bas du signal de tension d'entrée VE avec un certain retard At, comprend dans l'exemple deux inverseurs (CMOS) I1 et
I2. Mais d'autres circuits à retard pourraient être utilisés.
I2. Mais d'autres circuits à retard pourraient être utilisés.
Le condensateur C1 est dans l'exemple formé par un transistor de type P noté T2, dont le drain et la source sont réunies ensemble pour former la borne B1.
La borne B2 est formée par la grille de ce transistor
T2 (on pourrait tout aussi bien utiliser comme condensateur C1 une capacité pure ou un transistor MOS déplété).
T2 (on pourrait tout aussi bien utiliser comme condensateur C1 une capacité pure ou un transistor MOS déplété).
Classiquement, la prise de caisson est raccordée à la tension d'alimentation. Mais de préférence et comme représenté sur la figure 2, la prise de caisson de ce transistor T21 est elle-même connectée a la borne B1.
Le signal de sortie Vc disponible sur la borne B2 du condensateur est appliqué à un circuit de charge Z.
Avantageusement, pour maintenir le niveau inactif
VDD sur le signal de tension Vc, indépendamment de la charge Z, on prévoit un troisième transistor T3 connecté entre la tension d'alimentation VDD et la borne
B2 pour forcer le niveau VDD tant que le signal d'entrée
VE reste à VDD. Pour cela, on prévoit dans l'exemple que le signal d'entrée est fournit par un inverseur I3 qui fournit le signal d'entrée VE à partir d'un signal d'activation noté VIN.
VDD sur le signal de tension Vc, indépendamment de la charge Z, on prévoit un troisième transistor T3 connecté entre la tension d'alimentation VDD et la borne
B2 pour forcer le niveau VDD tant que le signal d'entrée
VE reste à VDD. Pour cela, on prévoit dans l'exemple que le signal d'entrée est fournit par un inverseur I3 qui fournit le signal d'entrée VE à partir d'un signal d'activation noté VIN.
Si on note VR le signal de tension entre les deux inverseurs I1 et I2, on peut obtenir les signaux VIN,
VE, VR, VZ et Vc représentés sur les figures 4a et 4b pour une tension d'alimentation VDD de 1 volt. Ces signaux correspondent à un cas où l'on simule la charge Z par la grille et la prise de caisson d'un transistor MOS de charge de type P (non représenté) avec un rapport W/L de 190p/0,275Kt, la tension de sortie Vc étant appliquée sur la grille et sur la prise de caisson de ce transistor de charge.
VE, VR, VZ et Vc représentés sur les figures 4a et 4b pour une tension d'alimentation VDD de 1 volt. Ces signaux correspondent à un cas où l'on simule la charge Z par la grille et la prise de caisson d'un transistor MOS de charge de type P (non représenté) avec un rapport W/L de 190p/0,275Kt, la tension de sortie Vc étant appliquée sur la grille et sur la prise de caisson de ce transistor de charge.
La figure 4a correspond spécialement au cas où la prise de caisson du transistor T2 formant le condensateur est connectée de manière classique, à la tension d'alimentation logique VDD (cas non représenté).
Dans ce cas, on voit que l'on atteint un niveau négatif d'environ -200 millivolts sur le signal de sortie Vc.
Mais, comme on peut le voir sur la figure 4a, ce niveau négatif de sortie n'est pas très stable et les autres signaux de tension montrent des pics parasites. En effet, la connexion de la prise de caisson à la tension d'alimentation logique Vnn, fixe, équivaut pour la structure à avoir deux condensateurs, l'un relié à VDD, l'autre à Vc. On perd donc de l'énergie.
La figure 4b correspond au cas où la prise de caisson est raccordée comme indiqué plus haut et sur la figure 2, au potentiel Vz qui varie. Les pics parasites ont disparu et l'on arrive à atteindre un niveau plus négatif, de l'ordre de -300 millivolts, sur le signal de sortie Vc. Ce niveau négatif est aussi plus stable.
On voit donc que la connexion de la prise de caisson à la source et au drain du transistor T2 contribue à un résultat bien meilleur.
En pratique, les géométries des transistors T1 et
T2 sont déterminées pour avoir d'une part une capacité pas trop élevée pour le condensateur C1 et d'autre part pour passer le plus de courant possible (gros transistor T1).
T2 sont déterminées pour avoir d'une part une capacité pas trop élevée pour le condensateur C1 et d'autre part pour passer le plus de courant possible (gros transistor T1).
La figure 5 montre ainsi les signaux Ve, Vz et Vc obtenus avec des tailles du transistor T2 et du condensateur C1 optimisés pour fournir un niveau plus négatif en sortie sur la même charge Z que précédemment. On voit que l'on peut ainsi atteindre un niveau VNEG de -0,6 volt pour un niveau de tension VDD de 0.9 volt et de -1,2 volts pour un niveau de tension
VDD de 1,3 volts. On est proche du niveau négatif ~VDD théorique
Avec un dispositif selon l'invention, on arrive ainsi à des tensions négatives de l'ordre de la tension de seuil des transistors voir même inférieures (plus négatives). L'impulsion obtenue en sortie a un niveau haut VDD et un niveau bas VNEG qui permettent de commander une faible charge (un(e) ou quelques grilles, drains ou sources de transistors).
VDD de 1,3 volts. On est proche du niveau négatif ~VDD théorique
Avec un dispositif selon l'invention, on arrive ainsi à des tensions négatives de l'ordre de la tension de seuil des transistors voir même inférieures (plus négatives). L'impulsion obtenue en sortie a un niveau haut VDD et un niveau bas VNEG qui permettent de commander une faible charge (un(e) ou quelques grilles, drains ou sources de transistors).
La figure 6 représente un exemple pratique d'utilisation d'un générateur d'impulsions selon l'invention. Dans cet exemple, il s'agit de commuter une tension de commande négative notée VF, plus négative ou égale au niveau VNEG, sur une charge Z qui est ici une rangée de cellules Ci d'une mémoire dynamique.
On a ainsi un dispositif 4 de génération d'une impulsion selon l'invention qui délivre un signal de sortie Vc ayant les caractéristiques décrites plus haut et un dispositif 5 de génération d'une tension négative
VF, qui peut être du type pompe de charge. Le signal de sortie Vc est appliqué à un circuit de commande de rangée 6 ("row driver") pour commuter la tension négative VF sur une sortie OUT connectée à une rangée
Row de cellules Ci d'une mémoire dynamique. Le dispositif à pompe de charge 5, ainsi que les cellules de mémoire dynamiques peuvent être de tous types, pris dans l'état de la technique.
VF, qui peut être du type pompe de charge. Le signal de sortie Vc est appliqué à un circuit de commande de rangée 6 ("row driver") pour commuter la tension négative VF sur une sortie OUT connectée à une rangée
Row de cellules Ci d'une mémoire dynamique. Le dispositif à pompe de charge 5, ainsi que les cellules de mémoire dynamiques peuvent être de tous types, pris dans l'état de la technique.
Le circuit de commande de rangée G comprend dans l'exemple deux transistors MOS de type P connectés en série entre la tension VDD et la tension négative VF. Le premier transistor 7 est ainsi connecté entre la tension VDD et le noeud de sortie OUT. Le deuxième transistor 8 est connecté entre le noeud de sortie OUT et la tension négative VF. Ce deuxième transistor est commandé par le signal Vc, dont le niveau inactif est
VDD, bloquant le transistor 8. Quand le dispositif est activé (impulsion positive sur VIN), on a une impulsion négative sur Vc dont le niveau passe à VNEG. Le transistor 8 est alors passant et la tension VNEG est transmise sur le noeud de sortie OUT. Ceci suppose que le premier transistor est bloqué à ce moment. En pratique, pour avoir le moins de pertes possible, le transistor 7 est bloqué avant que le transistor 8 devienne passant. Ceci est réalisé en commandant la grille de ce transistor 7 par le signal de tension VR.
VDD, bloquant le transistor 8. Quand le dispositif est activé (impulsion positive sur VIN), on a une impulsion négative sur Vc dont le niveau passe à VNEG. Le transistor 8 est alors passant et la tension VNEG est transmise sur le noeud de sortie OUT. Ceci suppose que le premier transistor est bloqué à ce moment. En pratique, pour avoir le moins de pertes possible, le transistor 7 est bloqué avant que le transistor 8 devienne passant. Ceci est réalisé en commandant la grille de ce transistor 7 par le signal de tension VR.
Dans ces conditions et comme le transistor de type
P ne peut pas passer moins que son niveau de grille
VNEG. Si la tension VF est plus négative que le niveau
VNEG d'au moins 1 Vtp, on retrouve le niveau VNEG sur le noeud de sortie OUT. Si le niveau VNEGZ est plus négatif que la tension VF, on retrouve VF-Vtp sur le noeud de sortie OUT. Ainsi, le dispositif de l'invention permet dans cet exemple, en rendant plus conducteur le transistor 8, de compenser (en partie au moins) la tension de seuil de ce transistor.
P ne peut pas passer moins que son niveau de grille
VNEG. Si la tension VF est plus négative que le niveau
VNEG d'au moins 1 Vtp, on retrouve le niveau VNEG sur le noeud de sortie OUT. Si le niveau VNEGZ est plus négatif que la tension VF, on retrouve VF-Vtp sur le noeud de sortie OUT. Ainsi, le dispositif de l'invention permet dans cet exemple, en rendant plus conducteur le transistor 8, de compenser (en partie au moins) la tension de seuil de ce transistor.
En pratique, pour améliorer la vitesse de commutation, on prévoit que la prise de caisson du transistor 8 est aussi raccordée à Vc.
Dans cet exemple d'application, on voit comment un générateur d'impulsion selon l'invention peut être avantageusement utilisé dans les circuits basses tensions pour commander une faible charge.
Claims (10)
1. Dispositif de génération d'une impulsion comprenant un condensateur (C1) avec une première borne (B1) et une deuxième borne (B2) et un circuit de commande (1), caractérisé en ce que le circuit de commande (1) comprend une entrée (E) pour recevoir un signal d'entrée (VE) avec des impulsions négatives entre le niveau VDD de la tension d'alimentation logique du dispositif et zéro volt, ledit circuit de commande comprenant un premier élément de circuit (2) apte à transmettre le niveau bas du dit signal d'entrée (VE) sur la deuxième borne (B2) du condensateur et à fournir au condensateur un chemin de charge et un deuxième élément de circuit (3) apte à transmettre le niveau bas du dit signal d'entrée (VE) sur la première borne (B1) du condensateur avec un certain retard (At) en sorte que l'on obtienne sur la borne B2, en réponse à une impulsion négative d'entrée, une impulsion négative entre le niveau haut VDD et un niveau négatif VNEG.
2. Dispositif selon la revendication 1, caractérisé en ce que le premier élément (2) du circuit de commande est un transistor bipolaire (Tbl) , dont la base est commandée par le signal d'entrée (VE) et qui est connecté entre la deuxième borne (B2) du condensateur et la masse.
3. Dispositif selon la revendication 2, caractérisé en ce que ledit transistor bipolaire est le transistor bipolaire parasite (Tbl) d'un transistor MOS (T1) de type P réalisé dans un caisson, dont la source (20) et la prise de caisson (21) sont reliées ensemble au noeud d'entrée (E) du dispositif, dont le drain (22) est connecté à la deuxième borne (B2) du condensateur et dont la grille 23 est reliée à la masse.
4. Dispositif selon la revendication 1, caractérisé en ce que le premier moyen (2) du circuit de commande est une diode.
5. Dispositif selon la revendication 4, caractérisé en ce que ladite diode est la diode formée par la jonction drain-prise de caisson d'un transistor MOS (T1) de type P réalisé dans un caisson, dont la source (20) et la prise de caisson (21) sont reliées ensemble au noeud d'entrée (E) du dispositif, dont le drain (22) est connecté à la deuxième borne (B2) du condensateur et dont la grille (23) est reliée à la masse.
6. Dispositif selon la revendication 4, caractérisé en ce que la diode est réalisée en polysilicium dopé et la cathode recevant le signal d'entrée (VE) et l'anode étant connectée à la deuxième borne (B2) du condensateur.
7. Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comprend des moyens (T3) pour forcer la deuxième borne (B2) du dit condensateur (C1) au niveau haut VDD en absence d'impulsion d'entrée.
8. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le condensateur (C1) est un transistor MOS de type P, déplété ou non, la deuxième borne (B2) étant constituée par la grille et la première borne (B1) étant constituée par la source et le drain reliés ensemble.
9. Dispositif selon la revendication 8, caractérisé en ce que la prise de caisson du dit transistor (T2) est reliée à la source et au drain pour former la première borne (B1) du condensateur.
10. Circuit intégré basse tension comprenant un dispositif selon l'une quelconque des revendications précédentes.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716463A FR2773019B1 (fr) | 1997-12-24 | 1997-12-24 | Dispositif de generation d'une impulsion de tension |
| US09/220,869 US6091291A (en) | 1997-12-24 | 1998-12-23 | Device for the generation of a voltage pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716463A FR2773019B1 (fr) | 1997-12-24 | 1997-12-24 | Dispositif de generation d'une impulsion de tension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2773019A1 true FR2773019A1 (fr) | 1999-06-25 |
| FR2773019B1 FR2773019B1 (fr) | 2001-10-12 |
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ID=9515097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9716463A Expired - Fee Related FR2773019B1 (fr) | 1997-12-24 | 1997-12-24 | Dispositif de generation d'une impulsion de tension |
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|---|---|
| US (1) | US6091291A (fr) |
| FR (1) | FR2773019B1 (fr) |
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