FR2598517A1

FR2598517A1 - Circuit rapide de comparaison

Info

Publication number: FR2598517A1
Application number: FR8706474A
Authority: FR
Inventors: Algird M Gudaitis
Original assignee: Genrad Inc
Current assignee: Genrad Inc
Priority date: 1986-05-08
Filing date: 1987-05-07
Publication date: 1987-11-13
Also published as: US4686391A; GB8709716D0; DE3715163A1; GB2190205A; JPS6333675A

Abstract

LE CIRCUIT DE DETECTION D'ERREUR DE L'INVENTION COMPREND UN CIRCUIT DE COMPARAISON 12 POUR DETERMINER SI UN SIGNAL DE DETECTION SENSE EST COMPRIS DANS UNE MARGE INDIQUEE PAR DES SIGNAUX XPRANGE. QUAND LE SIGNAL SENSE PASSE DANS OU SORT DE LA MARGE INDIQUEE, UN SIGNAL DE SORTIE INRANGE DU CIRCUIT DE COMPARAISON PASSE D'UN NIVEAU DE TENSION STABLE A UN AUTRE NIVEAU DE TENSION STABLE PAR UN NIVEAU DE SEUIL, PAR UNE OSCILLATION DE TENSION PREDETERMINEE. SELON L'INVENTION, L'UN OU L'AUTRE DES NIVEAUX OCCUPES PARLE SIGNAL INRANGE EST SEPARE DU SEUIL PAR UNE TENSION QUI N'EST QU'UNE PETITE FRACTION DE L'OSCILLATION ENTRE LES DEUX NIVEAUX ET, EN CONSEQUENCE, LE RETARD ENTRE LA TRANSITION DU SIGNAL SENSE ET LA TRANSITION DU SIGNAL INRANGE N'EST QU'UNE PETITE FRACTION DU TEMPS VOULU POUR L'OSCILLATION DE TENSION. ON PEUT AINSI UTILISER, DANS UN DISPOSITIF AUTOMATIQUE DE TEST, UN GRAND NOMBRE DE TELS CIRCUITS DE COMPARAISON DONT LES COMPOSANTS SONT PLUS LENTS ET MOINS COUTEUX QUE CEUX DES CIRCUITS CLASSIQUES AYANT LA MEME VITESSE.

Description

i

CIRCUIT RAPIDE DE COMPARAISON

La présente invention concerne des détecteurs de niveau logique, en particulier, des détecteurs à utiliser pour tester des

circuits numériques très rapides.

Un grand nombre de procédures utilisées dans un équipement automatique de test servant à tester des circuits numériques impliquent la détermination qu'un signal a atteint un de deux niveaux logiques discrets en un temps prédéterminé. Le détecteur servant à faire la détermination comprend typiquement un comparateur, qui reçoit un niveau de référence comme un signal d'entrée et, comme

son autre signal d'entrée, un signal provenant du circuit à tester.

Le signal de sortie du comparateur prend un premier niveau quand la tension détectée est supérieure à la tension de signal de référence et prend un second niveau quand la tensiondétectée est inférieure à la tension de référence. L'équipement automatique de test vérifie le signal de sortie du comparateur en un temps prédéterminé pour déterminer si le signal de sortie du circuit testé est au niveau logique voulu. Dans les circuits rapides, les exigences sont telles que le temps pris par le comparateur pour une transition de son signal de 20 sortie d'un de ses niveaux à l'autre est important. On peut exiger que le circuit testé atteigne un niveau prédéterminé à un certain temps, mais la vérification du signal de sortie de comparateur doit être retardée par rapport à ce temps car le comparateur doit avoir du temps pour changer son signal de sortie en réponse au changement 25 du signal de sortie du circuit testé. En conséquence,le dispositif de test doit prendre en compte le retard de comparateur et vérifier le signal de sortie de comparateur en un temps retardé par rapport

au temps de transition voulu du retard prévu pour le comparateur.

Pour cette raison, les comparateurs utilisés à cette fin sont 30 typiquement des dispositifs rapides. La vitesse élevée est voulue

pour deux raisons. L'une de ces raisons est qu'il résulte d'un retard de comparateur plus court un test plus rapide dans son ensemble.

La seconde raison est qu'un comparateur plus rapide réduit au minimum les imprécisions; la vitesse d'une transition de comparateur est 35 fonction dans une certaine mesure de la quantité dont le signal détec-

::: 0 : :::

::;::::::

:::

D: D:::

A

:::::: |

: 0: : :: : S

: 7 DE

:D::: 0

:: :::: A, :-:

:: 010

: : : S 20 ::

: 0' X.

. : 7: : 0. f :: A: C: :: 0

: -:: 30

\ R; :

: -:: A:::

:,

:.:_::

: ::; d:: , :: :: :: ::: f:::-:: :: f: : ::::

té diffère du signal de référence, aussi le retard imposé par le comparateur peut varier. Un comparateur plus rapide réduit la quantité de variation due aux variations du signal d'entrée.

Il peut résulter de cette exigence pour des comparateurs

rapides des augmentations importantes du coût de l'équipement automatique de test. Il n'est pas rare qu'un équipement automatique de test comporte de deux à trois cents broches de test, et au moins deux comparateurs sont typiquement exigés pour chaque broche de test. Ainsi, la dépense pour le comparateur représente une part importante de la dépense de tout le système.

En conséquence, un but de la présente invention est d'obtenir des faibles temps de comparaison pouvant être répétés sans utiliser les comparateurs coûteux que ces comparaisons rapides exigent ordinairement.

Comme les dispositifs antérieurs, la présente invention met en oeuvre un comparateur servant à comparer le signal d'entrée à un niveau de référence. Elle comprend également un moyen pour échantillonner le signal de sortie du comparateur en un temps prédéterminé. Comme il est classique, le signal de sortie de comparateur est généralement à l'un ou à l'autre de deux niveaux de tension prédéterminés seulement, un niveau prédéterminé indiquant que le signal d'entrée est supérieur au niveau de référence, l'autre niveau prédéterminé indiquant que le signal d'entrée est inférieur. Cependant, contrairement aux autres dispositifs, le dispositif de la présente invention décode le signal de sortie de comparateur comme ayant la signification représentée par un des niveaux prédéterminés, chaque fois que le signal de sortie de comparateur diffère de l'autre niveau prédéterminé de plus d'une fraction relativement faible de la différence entre les niveaux nominaux, par exemple, 25% ou moins, plutôt qu'à peu près les 50% qu'on a généralement. Ce dispositif permet de traiter autrement un comparateur relativement lent comme un comparateur plus rapide. Si le seuil de sortie du comparateur est très proche du niveau inférieur, par exemple, et si le niveau haut de sortie indique que le signal d'entrée a atteint un niveau prévu, le signal de sortie du comparateur peut alors être échantillonné en un temps très court après que le signal de sortie du comparateur ait commencé son passage de son niveau bas à son niveau haut.

D'autres caractéristiques et avantages de la présente invention seront mis en évidence dans la description suivante, donnée à

titre d'exemple non limitatif, en référence aux dessins annexes dans lesquels: la Figure 1 est un schéma fonctionnel d'un circuit de détection mettant en application les enseignements de la présente invention; la Figure 2 est un diagramme des temps indiquant les différents signaux dans le circuit de la Figure 1; la Figure 3 est un diagramme des temps indiquant les différences entre les effets de signaux de différences amplitudes; la Figure 4 est une représentation schématique plus détaillée 15 des circuits de comparaison, de commutation et de réglage de seuil; la Figure 5 est un diagramme des temps représentant le fonctionnement de la caractéristique de réglage de seuil de la présente invention; et la Figure 6 est un diagramme des temps représentant une sé20 quence des transitions de signaux qui indique le fonctionnement de

l'exemple de réalisation de la présente invention représenté.

La Figure 1 représente un détecteur d'erreur 10 destiné à un dispositif de test de circuits numériques mettant en application les enseignements de la présente invention. Un signal SENSE est le si25 gnal mis en mémoire tampon provenant d'un noeud de test inclus dans l'unité testée. Un signal XPRANGE indique la marge du signal qui sera considérée correcte, et tout signal hors de cette marge au

temps voulu est erroné.

Dans l'exemple de réalisation représenté, il y a trois signaux 30 de sortie prévus possibles: haut, bas, et à trois états. Si la valeur prévue du signal est à un niveau haut, la marge comprend toutes

les valeurs de tension supérieures à un niveau haut de référence.

Si la valeur prévue est à un niveau bas, une valeur correcte est toute tension inférieure à un niveau inférieur de référence. Si le 35 signal de sortie prévu est à un état de haute impédance, le dispositif de test aura chargé le noeud de test pour que celui-ci prenne 2598! une valeur de tension intermédiaire quand il est à son état de haute impédance (à trois états), et le signal de noeud sera c3nsidéré comme correct s'il est compris entre les niveaux de référenc

haut et bas.

Le détecteur d'erreur 10 détermine si le niveau prévu était présent pendant un intervalle de temps prédéterminé. Le temps pendant lequel le niveau prévu doit être présent est défini par un signal d'échantillonnage STROBE, qui est, disons, à un niveau haut pendant une période de temps représentant le temps o le niveau pré 10 vu doit être présent. Typiquement, le signal STROBE est légèrement retardé par rapport au temps effectif o le signal prévu doit être présent de manière à permettre différents retards dans le circuit détecteur. Si le niveau prévu est présent d'un bout à l'autre du temps indiqué par le signal d'échantillonnage, le signal de sortie 15 d'erreur ERROR du circuit 10 est à un niveau bas, indiquant que le signal de sortie n'est pas erroné. Si le signal SENSE est hors de I marge prévue pendant une partie de l'intervalle de temps indiqué par le signal STROBE, le signal ERROR prend alors un niveau haut pour indiquer qu'une erreur a été détectée, et il reste à ce niveau 20 haut jusqu'à ce qu'un autre circuit, non représenté, ait lu le signal ERROR et envoyé un signal FLUSH pour remettre le signal ERROF

à son niveau bas.

Pour exécuter ces fonctions, un circuit de comparaison 12 engendre un signal INRANGE qui a une valeur à un niveau haut pendani 25 les temps o le signal SENSE est dans la marge indiquée par les signaux XPRANGE. Le circuit de comparaison 12 envoie le signal INRANGE

à un circuit d'échantillonnage 14, qui sert d'indicateur d'erreur.

Le circuit d'échantillonnage 14 est indiqué dans un but d'explication comme incluant une porte ET 16 qui reçoit le signal INRANGE

à son entrée d'inversion et reçoit le signal STROBE à son autre entrée de non-inversion.

Le signal de sortie de la porte ET 16 est reçu à l'entrée de mise à un d'une bascule de type R-S 18 qui reçoit le complément du signal STROBE à son entrée de remise à zéro. Le résultat de cet agencement est que la bascule R-S 18 reste à son état de remise à zéro tant que le signal STROBE est à un niveau bas, mais qu'elle est e a positionnée ou mise à un si le signal INRANGE est à un niveau bas chaque fois que le signal STROBE est à un niveau haut. Quand la bascule R-S 18 est dans son état de mise à un, elle reste dans cet état jusqu'à ce que le signal STROBE passe à nouveau à un niveau bas et la remette à zéro. Le signal de sortie de la bascule R-S 18 est à un niveau haut à la fin de toute période de niveau haut du signal STROBE pendant laquelle le signal INRANGE a été à un niveau bas à un certain temps, c'est-à-dire, à la fin de toute période pendant

une partie de laquelle le signal SENSE était à l'extérieur de la 10 marge prévue.

Le signal STROBE est également envoyé à une des entrées d'une porte OU 20, qui envoie son signal de sortie à l'entrée de porte d'un verrou transparent 22. Une valeur à un niveau haut du signal STROBE met à un niveau haut le signal de sortie de la porte OU 20, 15 et ce signal de sortie rend transparent le verrou transparent 22, c'est-à-dire, transmet le signal de sortie de la bascule R-S comme le signal d'erreur ERROR. Ainsi, quand un signal SENSE hors de marge apparaît pendant un intervalle de temps défini par le signal STROBE, le verrou transparent 22 transmet le signal de sortie résultant à 20 un niveau haut de la bascule R-S 18 comme un signal ERROR de niveau haut. Lors de l'apparition de la queue d'onde du signal STROBE, qui remet à zéro la bascule R-S, l'entrée de porte du verrou transparent 22 passe alors à un niveau bas pour saisir la valeur que le signal de sortie de la bascule R-S 18 avait juste avant la fin du 25 signal STROBE. Le verrou transparent 22 maintient donc le signal ERROR à un niveau haut, en gardant l'information qui indique qu'une

erreur s'est produite pendant l'intervalle défini.

Quand le dispositif a lu le signal de sortie du verrou transparent 22, il envoie un signal FLUSH momentanément à un niveau haut 30 à la porte OU 20, ce qui rend momentanément transparent le verrou transparent pour qu'il fasse transférer et verrouiller le signal de sortie alors à un niveau bas de la bascule R-S 18 et fasse ainsi

passer à nouveau à un niveau bas le signal ERROR.

Comme on l'a décrit jusqu'à maintenant, le circuit de détec35 tion d'erreur 10 fonctionne d'une manière relativement classique.

Le circuit diffère des circuits classiques de ce type, néanmoins,

en ce que les niveaux de sortie de circuit de comparaison sont augmentés ou diminués par rapport aux niveaux qu'on trouverait habituellement, et il en résulte que le circuit réagit plus rapidement dans r certaines circonstances.

On suppose que le signal SENSE passe dans la marge indi5 qué par les signaux XPRANGE. Avant que le signal SENSE passe dans cette marge, le signal INRANGE est à un niveau bas indiquant que le signal SENSE n'est pas dans la marge. Quand le signal SENSE passe dans la marge, le signalINRANGE commence à se déplacer vers sa valeur de niveau haut, mais la transition n'est pas instan10 tanée, et il y a en conséquence un retard entre la transition du signal SENSE et le temps o le signal INRANGE atteint sa valeur de niveau haut. Ce retard change le temps o le signal STROBE peut être envoyé. Spécifiquement, pour déterminer si une valeur prévue a commencé au temps t0, le signal STROBE ne doit pas passer au niveau haut avant un temps(tO + TpD),o TPD est le retard entre le temps o le signal de tension SENSE passe d'abord dans la marge prévue et le temps o le signal de sortie de comparateur résultant passe par le

seuil d'entrée de la porte ET 16.

Si le retard est connu, on peut faire une adaptation de syn20 chronisation par STROBE, et, en principe, le retard n'a pas à diminuer la précision de la mesure. Cependant, d'une manière pratique, le retard est modifié par l'amplitude du signal de détection; une surtension plus grande entraîne un changement plus rapide du signal INRANGE et ainsi un retard plus court. Cette variation de retard en25 traîne une imprécision de mesure. En outre, un plus grand retard pour une surtension donnée donne lieu généralement à une variation de retard plus grande pour une variation de surtension donnée et

ainsi une plus grande imprécision.

Il est donc souhaitable que le retard soit aussi court que possible. Selon la présente invention, ce résultat est obtenu-sans utiliser des comparateurs plus rapides dans le circuit de comparaison -- en changeant les niveaux de sortie du circuit de comparaison de sorte qu'un ou l'autre de ses niveaux soit plus proche du seuil d'entrée de la porte ET 16. ( Comme il ressortira à la lumière

0 35 de la description qui suit, ce qui change les niveaux de sortie du

circuit de comparaison peut juste être aussi bien considéré comme un changement du seuil d'entrée de la porte ET 16 pour le mettre plus près de l'un ou de l'autre des niveaux de sortie de circuit

de comparaison). On peut apprécier le résultat de ce changement en se référant à la Figure 2, qui est un diagramme des temps représen5 tant la relation qui existe entre les différents signaux et le circuit de la Figure 1.

Le signal du haut indiqué sur la Figure 2 est le signal SENSE.

Pour satisfaire le test, le signal SENSE doit dépasser le niveau de

référence supérieure REFHI du temps to et rester au-dessus de ce 10 niveau au moins jusqu'au temps(tO + idur).

Le deuxième signal indiqué sur la Figure 2 est le signal INRANGE, qui est représenté comme commençant à augmenter au temps to, quand le signal SENSE passe par le niveau de référence supérieur REFHI. Dans un dispositif plus classique, le signal de sortie de 15 comparateur est interprété comme indiquant que le signal SENSE est passé par REFHI jusqu'à peu près le temps tmid, c'est-à-dire, le temps o le signal de sortie de comparateur atteint le milieu entre ses deux niveaux de sortie prédéterminés. Selon la présente invention, cependant, la tension Vtrans o la transition entre les niveaux 20 de sortie de comparateur est identifiée diminue vers le niveau inférieur de sortie de comparateur, de sorte que le retard entre la transition de signal SENSE et le temps o la transition est identifiée n'est égal qu'à TpDISL. En conséquence, le temps o le

signal STROBE doit faire sa transition n'est égal qu'à (to+ TpDISL), 25 et non à tmid. En résumé, le temps de réponse du circuit est beaucoup diminué.

I1 en résulte que la précision est également augmentée, comme le montre la Figure 3. La Figure 3 est une représentation exagérée des résultats de deux signaux SENSE différents, SENSEl et SENSE2. 30 Ces deux signaux atteignent REFHI en même temps, mais le signal SENSEi a une plus grande surtension. En raison de sa surtension supérieure, le signal SENSE1 produit un signal INRANGE, INRANGE1, qui augmente plus vite que le signal INRANGE2, qui est ie résultat du signal SENSE2. Si la tension o la transition entre les niveaux de 35 comparateur est identifiée était Vmid, la variation de retard serait la quantité relativement grande (tmid2tmidl). Cependant, puisque la tension de transition est Vtrans, la variation de retard est 13

quantité relativement petite (tFpISL2- tppISl).

C'est non seulement le niveau ou une transition ce sortie de comparateur est identifiée comme décalée du milieu, mais on peut aussi la régler selon un signal THAD3 (réglage de seuil) ervoyé au circuit de comparaison 12 de la Figure 1. On peut apprécier quelle en est la raison en se référant encore à la Figure 2, o5 la tension de transition Vtrans n'est pas réglée. Au temps (t+ T dur) le Signal SENSE diminue jusqu'au-dessous de REFHI; c'est-à-dire qu'il 10 diminue à l'extérieur de la marge prescrite exactement à la fin de la durée prescrite. Quand le signal SENSE diminue jusqu'au-dessous de REFHI, le signal INRANGE commence à baisser mais prend un temps relativement long TDIST pour atteindre la tension de transition Vtrans. En conséquence, afin de garantir que le signal SENSE a été 15 au-dessus de REFHI d'un bout à l'autre de la période (to+ Td), le signal STROBE ne doit pas pouvoir diminuer jusqu'au- dessous de son niveau de transition jusqu'au temps (t0+ Tdur+ TpDIST). En conséquence, l'avantage obtenu à l'apparition du front d'onde est perdu

à l'apparition de la queue d'onde.

2Pour éviter ce résultat, le circuit est agencé pour que Vtrans soit réglable du niveau proche du niveau bas du signal INRANGE

indiqué sur la Figure 2 jusqu'à un niveau qui est une tension correspondante à partir de son niveau haut.

La Figure 4 indique plus en détail le circuit de comparaison 25 12 de la Figure 1. Dans la description du circuit de la Figure 4 qui

suit, la plupart des signaux dans le circuit sont indiqués comme des signaux différentiels, la quantité d'intérêt étant la différence entre les tensions sur les deux lignes de signaux. Il est évident que la présente invention peut également être mise en pratique dans 30 des dispositifs o les signaux sont transmis par de simples lignes de signaux, c'est-à-dire, par un circuit dans lequel tous les signaux se rapportent à un niveau de référence qui est un simple niveau de masse. La conception spécifique représentée dans ce dessin se prête X35 en particulier à la mise en application dans une puce prédiffusée relativement économique du type dans lequel une conception de puce standard est adaptée au moyen d'une couche d'interconnexion spécifiée par l'utilisateur. L'agencement indiqué sur la Figure 4 est adapté pour une utilisation avec une puce de base du type désigné

MOR par Interdesign Corporation. En mettant en oeuvre les enseigne5 ments de la présente invention, on peut réaliser un circuit à réponse rapide dans un circuit prédiffusé de ce type plutôt que dans un circuit mettant en oeuvre des comparateurs rapides plus coûteux.

Le signal SENSE introduit en bas de la Figure 4 est envoyé à une entrée de chacun de deux comparateurs 30 et 32. Le comparateur 10 30 reçoit à son autre entrée une tension de référence de niveau bas REFLO, qui représente la limite supérieure de l'intervalle de basse tension pour lequel l'unité testée doit être testée; si la tension prévue est une tension de niveau bas, l'unité testée aura satisfait le test si le signal SENSE est inférieur à REFLO. Pareillement, le 15 comparateur en haut 32 reçoit le signal REFHI, qui représente la limite inférieure de l'intervalle de niveau haut. Un noeud testé qui est prévu à un niveau haut satisfera le test si sa tension est

supérieure à REFHI.

Le reste du circuit de la Figure 4 met en oeuvre les signaux 20 de sortie des comparateurs 30 et 32 pour engendrer une indication si le signal SENSE se trouve à l'intérieur de la marge prévue. Cette indication est représentée par la différence de potentiel entre les signaux INRANGEHI et INRANGELO. Les signaux INRANGEHI et INRANGELO sont représentés collectivement sur la Figure 1 par la simple ligne 25 INRANGE. La marge prévue est indiquée par le signal XPRANGE de la Figure 1, comme on l'a expliqué plus haut, et les signaux XPRANGE sont représentés sur la Figure 4 comme les signaux désignés XPDATALO,

XPDATAHI, XPTRIHI, et XPTRILO.

Quand le signal XPTRIHI est supérieur au signal XPTRILO, le 30 niveau de tension du signal SENSE est prévu comme étant compris entre les niveaux REFHI et REFLO, et le signal INRANGEHI sera à un niveau supérieur au signal INRANGELO si le signal SENSE est compris entre REFHI et REFLO. Si le signal SENSE est supérieur à REFHI ou inférieur à REFLO, d'autre part, le signal INRANGELO sera supérieur 35 à INRANGEHI, ce qui indique que le signal SENSE n'est pas compris

dans la marge prévue.

Quand le signal XPTRILO est supérieur au signal XPTRHI, le niveau prévu est indiqué par les tensions relatives des signaux XPDATALO et XPDATAHI. Si le signal XPDATAHI est supérieur au signal

XPDATALO, la tension de signal SENSE est prévue comme étant supé5 rieure à REFHI. Si le signal XPDATALO est supérieur au signal XPDATAHI, le signal SENSE est prévu comme étant inférieur à REFLO.

Les niveaux relatifs des signaux INRANGEHI et INRANGELO indiquent

encore si le signal SENSE est effectivement à l'intérieur de la marge indiquée par les signaux XPDATAHI et XPDATAL0.

Comme on l'a établi précédemment, les valeurs relatives des signaux INRANGEHI et INRANGELO sont représentées sur la Figure 1 par la simple ligne INRANGE. Le circuit de la Figure 1 interprète le

signal INRANGE comme étant à un niveau haut si le signal INRANGEHI est supérieur au signal INRANGELO et l'interprète comme étant à un 15 niveau bas si le signal INRANGELO est inférieur au signal INRANGEHI.

En d'autres termes, la tension Vtrans de la Figure 2 est le point o le signal INRANGEHI égale le signal INRANGELO. Pour "déplacer" le niveau Vtrans vers l'une ou l'autre extrémité de la marge de INRANGE, les marges des tensions relatives des signaux INRANGELO et INRANGEHI 20 sont réglées au moyen du dispositif de réglage de seuil 34. Afin de comprendre comment fonctionne le dispositif de réglage de seuil, il est néanmoins nécessaire de considérer d'abord le fonctionnement du

reste du circuit de comparaison de la Figure 4.

Le circuit de comparaison 12 de la Figure 4 fonctionne par 25 l'interaction des comparateurs haut et bas 32 et 30 avec des commutateurs haut et bas 36 et 38 et un commutateur à trois états 40. Les commutateurs haut et bas sont eux-mêmes commandés par des transistors Q1 et Q2,qui reçoivent à leurs bases les signaux XPDATAHI et XPDATAL0 respectivement. D'autres transistors Q3 et Q4 qui reçoivent à leurs 30 bases les signaux XPTRIHI et XPTRIL0 respectivement,commandent le commutateur à trois états 40 et contribuent aussi à la commande des commutateurs haut et bas 36 et 38.Les commutateurs 36,38 et 40 servent à diviser les courants tirés par les puits de courant 42 et 44 entre des résistances de charge R1 et R2, par lesquelles des lignes 35 INRANGEHI et INRANGELO 46 et 48 sont connectées à une des sorties d'une source de tension 50. Conjointement avec l'action du dispositif de réglage de seuil 34, la manière dont le courant total tiré par les puits de courant 42 et 44 est divisé entre les lignes INRANGEHI et INRANGELO 46 et 48 détermine les tensions relatives de

ces signaux.

Pour décrire la manière dont le courant est divisé, on consi5 dère d'abord le cas o le signal prévu est un signal de niveau haut; c'est-à- dire qu'on prévoit que le signal SENSE soit supérieur à REFHI et donc supérieur à REFLO. Pour indiquer que le signal SENSE doit être de niveau haut, il faut que le signal XPDATAHI soit supérieur au signal XPDATALO, et que le signal XPTRILO soit supérieur au signal XPTRIHI. Si le signal SENSE prend sa valeur prévue, c'està-dire, si le signal SENSE est supérieur à REFHI, le courant tiré par le puits de courant 44 traverse alors le transistor de comparateur haut Q5 de gauche plutôt que le transistor de commutateur de haut Q6 de droite, et il est tiré par l'intermédiaure du commutateur 15 à trois états 40 plutôt que par le commutateur haut 36. En outre, le courant traversant le commutateur à trois états 40 traverse le transistor de gauche Q7 plutôt que le transistor de droite Q8 et il est ainsi tiré le long de la ligne INRANGELO 48 par l'intermédiaire de la résistance R2 plutôt que le long de la ligne INRANGEHI 46 par l'intermédiaire de la résistance Ri. Le transistor Q7 est conducteur car le signal XPTRILO à la base du transistor Q4 est supérieur au signal XPTRIHI à la base du transistor Q3, et les transistors Q3 et Q4 ont leurs émetteurs connectés dans une disposition différentielle à un puits de courant commun 54. Il en résulte que le courant 25 de commande Icont tiré par le puits de courant 54 est tiré par l'intermédiaire d'une résistance de charge R3, plutôt que par l'intermédiaire d'une autre résistance de charge R4, à partir d'une des sorties de la source de tension 50 et cela entraîne que la tension de

base du transistor Q7 est supérieure à celle du transistor Q8.

En résumé, tout le courant I0 tiré par le puits de courant 44 est tiré par l'intermédiaire de la résistance R2 et tend ainsi à tirer la tension de la ligne INRANGELO 48 à un niveau bas. En même temps,le courant tiré par le puits de courant de comparateur bas 42 traverse le transistor de comparateur bas Q9 de droite plutôt que le 35 transistor de comparateur bas QlO de gauche, car le signal SENSE à la base du transistor Q9 est supérieur au signal REFLO à la base du transistor Q10, et ces : - - w:D00 A;:::::::: :

:: 0::::::

s

:0.0:: D: 0

:::):::

l :: : ::

: 00 0

à:: i.: ::: 7 : f: 10 : 0,

:::: 0 0 E

0 D. 0 0 0:

0.; X. d :T - f f -01-5::: 0:

::: -à

. :::: u

V - 7

:; : : dû: 0 20 * V:; ::.:: .. :

:: -,.

0:

:::?:::

:

:.:: 0

.

0 V 30

:: :

:: 0:.:::: 0:.

:X: 0:

: : : ::0: : :: :: :0 g.: d: : transistors ont leurs émetteurs connectés en conmun au Duits ce

courant 42. En conséquence, le courant tiré par le pJits de courant 42 traverse le commutateur bas 38 plutôt que le commutateur à trc.s états 40. Comme on l'expliquera dans la suite, le courant traversant le commutateur bas 38 traverse le transistcr de commutateur bas Qll de droite, et non le transistor de commutateur bas Qi2 de gauche, aussi le courant tiré par le puits de courant de comparateur bas 42 traverse la résistance R2 pour faire chuter encore la tension de la ligne INRANGELO 48.

La raison pour laquelle le courant de commutateur bas traverse le transistor Qll plutôt que le transistor Q12 est que le circuit de base du transistor Qll est polarisé à partir d'une sortie de la source de tension 50 différente de celle par laquelle le circuit de base du transistor Q12 est polarisé. Spécifiquement, la tension de base du transistor Q12 est réglée par un courant qui passe à partir de l'émetteur d'un transistor de source de tension Q13 à un puits de courant 52 par l'intermédiaire d'une résistance de charge R5. Tout le courant Icont tiré par le puits de courant 52 traverse une résistance R5 et le transistor Ql plutôt qu'une résistance R6 et le transistor Q2 car le signal XPDATAHI est supérieur au signal XPDATALO.

Par contre, la base du transistor Qll, comme la base du transistor Q8 du commutateur à trois états 40, a sa tension réglée par un courant qui passede l'émetteur d'un transistor de source de tension Q14 jusqu'à un puits de courant 54, par l'intermédiaire de la résistance de charge R3 et du transistor de commande Q4, ce puits tirant un courant égal à celui du puits de courant 52. Les résistances de charge R3 et R5 sont égales en valeur, aussi les chutes de tension dans les résistances R3et R5 sont égales. Cependant, la tension d'émetteur du transistor de source de tension Q14 est supérieure à la tension d'émetteur du transistor de source de tension Q13, et la tension de base du transistor Qll est supérieure à celle du transistor Q12. Quand les signaux XPDATAHI et XPTRILO sont tous les deux à un niveau haut, la tension de base du transistor Qll est donc supérieure à la tension de base du transistor Q12, et le transistor Qll est conducteur et le transistor Q12 ne l'est pas.

En résumé, quand les signaux XPTRIHI, XPTRILO, XPDATAHI, et XPDATALO indiquent que le signal SENSE est prévu pour qu'il soit supérieur à REFHI, tout le courant tiré par les puits de courant 42 et 44 traverse la résistance de charge R2 au moyen de la ligne INRANGELO 48, et cela rend la tension INRANGELO relativement faible si le signal SENSE est supérieur à REFHI. Dans cet état, aucun courant tiré par les puits de courant 42 et 44 ne passe au moyen de la ligne INRANGEHI 46 par l'intermédiaire de la résistance R1. C'est un résultat général; quand le signal SENSE est dans sa marge prévue, 10 tout le courant tiré par les puits de courant 42 et 44 traverse la

résistance R2.

Cependant, un certain courant est tiré par l'intermédiaire de la résistance R1 et d'un transistor de réglage de niveau Q15 par un autre puits de courant 56 et éventuellement par le dispositif de 15 réglage de seuil 34. Si un signal THAD3 appliqué au dispositif de réglage de seuil 34 est supérieur à un niveau de référence ECLREF, le dispositif de décalage de seuil 34 ne tire pas de courant, et le courant qui traverse la résistance Rl est simplement le courant Ibias tiré par un puits de courant de polarisation 56. Si le signal 20 THADJ est inférieur au signal ECLREF, le dispositif de réglage de seuil tire le courant Iadj tiré par son puits de courant 58, et le courant traversant la résistance R1 égale (Ibias + Iadj). Les résistances R1 et R2 ont des valeurs égales, et la somme de Ibias et de Iadj est inférieure à deux fois IO. En conséquence, quand le signal SENSE est compris dans la marge prévue, le signal INRANGEHI

est supérieur au signal INRANGELO.

Le résultat est différent quand le signal SENSE n'est pas compris dans la marge prévue. Par exemple, si le signal SENSE est prévu comme étant supérieur à REFHI mais s'il est en réalité infé30 rieur, le courant tiré par le puits de courant 44 traverse le transistor Q6 plutôt que le transistor Q5 et il est donc tiré à partir du commutateur haut 36. Puisque le signal XPDATAL0 est à un niveau bas et que le signal XPTRILO est à un niveau haut, le courant est tiré par l'intermédiaire de la résistance R3 dans le circuit de base 35 d'un transistor de commutateur haut Q16 et non par l'intermédiaire d'une autre résistance de charge R6 dans le circuit de base de l'autre transistor de commutateur haut Q17. En conséquence, le courant traverse le transistor de commutateur haut Q17 de droite plut t que le transistor de commutateur haut de gauche Q16 et il est ainsi tiré au moyen de la ligne INRANGEHI 46 par l'intermédiaire de la-résistance Rl. Par conséquent, comme le signal SENSE est inférieur à REFHI, le courant tiré par le puits de courant 44 passe au moyen de la ligne INRANGEHI 46 plutôt que la ligne INRANGELO 48

comme c'est le cas quand le signal SENSE est supérieur à REFHI.

D'autre part, le courant tiré par le puits de courant de 10 comparateur bas 42 traverse encore la ligne INRANGELO 48. Si le signal SENSE est inférieur à la tension REFHI, il peut être supérieur ou inférieur à la tension REFLO. Ainsi, le courant tiré par le puits de courant 42 peut traverser le commutateur bas 38 ou le commutateur à trois états 40. Dans les deux cas, puisque le commu15 tateur bas 38 et le commutateur à trois états 40 sont tous les deux réglés pour tirer du courant de la ligne INRANGELO 48, comme on l'a expliqué plus haut, le courant tiré par le puits de courant 42 traverse la résistance R2 indépendamment de la valeur du signal

SENSE.

Par conséquent, quand le signal prévu est à un niveau haut mais qu'en réalité le signal SENSE n'est pas supérieur à REFHI, le courant tiré par le puits de courant 44 traverse la résistance de charge Rl, et le courant tiré par le puits de courant 42 traverse la résistance R2. Les tensions sur les lignes INRANGEHI et INRANGELO 25 46 et 48 sont ainsi égales s'il n'y a pas du courant traversant le transistor de réglage de tension Q15. Puisque ce transistor est conducteur, Ibias ou (Ibias+ I) étant lecourant qui le traverse bias bias adj selon la valeur du signal THAD3, plus de courant est tiré par l'intermédiaire de la résistance Rl que par l'intermédiaire de la résis30 tance R2, et le signal INRANGEHI est inférieur au signal INRANGELO quand le signal SENSE est prévu comme étant de niveau haut mais

qu'il est en réalité inférieur à REFHI.

Par une analyse semblable, on peut voir que tout le courant tiré par les puits de courant 42 et 44 passe au moyen de la ligne 35 INRANGELO 48 par l'intermédiaire de la résistance R2 si le signal SENSE est inférieur à REFLO quand on le prévoit à un niveau bas, et ce courant est partagé entre ces deux résistances si le signal SENSE est supérieur à REFLO bien qu'il soit prévu comme étant de niveau bas. Par conséquent, si le niveau du signal SENSE prévu est haut ou bas, le courant de comparateur passe complètement dans la résistance R2 quand le signal SENSE est dans la marge prévue et il

est partagé entre les résistances R1 et R2 quand il nrie l'est pas.

On obtient le même résultat quand le signal SENSE est prévu comme étant au niveau de trois états. Quand le signal SENSE est prévu comme étant au niveau de trois états, c'est-à-dire, quand on 10 veut que le signal SENSE soit compris entre REFLO et REFHI, le signal XPTRILHI est supérieur au signal XPTRILO, et, comme il apparaîtra évident, les tensions relatives des signaux XPDATAHI et XPDATALO n'ont pas d'importance. Quand le signal XPTRIHI est supérieur au signal XPTRILO, le courant tiré par le puits de courant 54 15 traverse le transistor Q3 plutôt que le transistor Q4, étant tiré de l'émetteur du transistor de source de tension Q14 par l'intermédiaire de la résistance de charge R4 pour que la base du transistor Q7 soit inférieure à la base du transistor Q8. Ainsi, quel que

soit le courant tiré par les comparateurs par l'intermédiaire du 20 commutateur à trois états,celui-cipasse au moyen de la ligne INRANGEHI 46 par l'intermédiaire de la résistance R1.

Par contre, la ligne INRANGELO 48 et la résistance R2 transmettent n'importe quel courant qui traverse le commutateur haut 36 ou le commutateur bas 38, indépendamment des valeurs relatives des 25 signaux XPDATAHI et XPDATALO. Les valeurs relatives des signaux XPDATAHI et XPDATALO n'ont pas d'importance, car, quand le signal XPTRILO est à un niveau bas, les bases du transistor de commutateur haut Q16 et du transistor de commutateur bas Qll sont toutes les deux maintenues à la tension d'émetteur du transistor de source de 30 tension Q14. Cette tension est supérieure à la tension d'émetteur du transistor de source de tension Q13, qui alimente ies circuits de base du transistor de commutateur haut Q17 et du transistor de commutateur bas Q12. Par conséquent, le transistor de commutateur haut Q16 et le transistor de commutateur bas Qll sont conducteurs quel 35 que soit le courant qui traverse leurs commutateurs respectifs, en le tirant dans la résistance R2 au moyen de la ligne INRANGELO 48, - | S, 0:

: - -:

-: -: 10 i : 0 : m : C. 0: - -n...:

- R.:: ,R

f: * f: -:

:, V:00:E Dû 20

:: - V. ::

:::: 25:

A: :

7 -: V

:

::: 0 C '

-:::0 0:30

:,. : f::

::0::::

:

A-: :-::

::>: D

0 35 :

: | L:

::::: 0: :: : : -: ::::: ::::: ::: E8517

indépendamment des vaieJrs oes -- '/ /:' 1-k- et X_ _.

Si le signal SES est r.. e;-- -. e parateur haut 32 tire son conraît car '' e?:ae a o,,_e;e haut 36, alors que le comparateur 'a- 3::e sc -o -<-.'_.termédiaire du commutateur tbas. Si e s -ce E',- 'eç v- c:mpris entre REFHI et REFLO, O'autre ar, 'r 5 are *es o.. ''J9 o::om;

rateurs 30 et 32 tire son ccu-arat car '"- nzl -De_..à trois états 40 alors que l'autre tire son Ao:-C r l'nte-diaire de l'un ou de l'autre des co.r:ta:eds i,_> e: as 3E e 3E..

En conséquence, tout le courant teré par les puits je:acrant 42 et 44 passe au moyen de la ligne INRANELG 48 oar "'rmé '...e de la résistance R2 si la tension de signal SENSE est comncrise, camme prévu, entre REFHI et REFLO. Si, de farec impré'ue, le signs2 SENSE est supérieur à REFHI ou inférieur à REFLD, le coorant t:ré par l'un des puits de courant 42 et 44 passe au moyen oe la ligne INRANGEHI 46 par l'intermédiaire de la résistance zl, et le ran: tiré par l'autre puits de courant passe au moyen ce La lione INRANGELO 48 par l'intermédiaire de la résistance P2. Ainsi, le signal INRANGEHI est supérieur au signal INRAN'ELO si le signal SENSE est compris entre REFHI et REFLO Quand le signal prévu est au niveau à trois états,et,comme Ibias ou (Ibias iacust) passe ans

la résistance Rl,le signal INRANGELO est supérieur au segnal INRANGEHI si le signal SENSE est supérieur à REFH! o. inférieur REFLO.

Il est maintenant possible de décrire la fason oont le seuil du signal INRANGE est réglé pour permettre au circuit de réazir;Lus rapidement que la vitesse des comparateurs 30 et 32 le renrait Dossible autrement. Jusqu'à maintenant,on a décrit des cas o le signal SENSE diffère de REFHI ou de REFLO. On va maintenant exnliquer ce qui arrive quand le signal SENSE passe par l'une des tensions De référence, par exemple, REFHI. Au point o le signal SENSE égale exactement REFHI,la tension de base du transistor Q5 écale celle Ou transistor Q6,et le courant tiré par le puits de courant 44 est cvise entre ceux-ci si l'égalité a duré très longtemps.Mais cette égalité n'est qu'un état très transitoire;la sensibilifédelastructure cifférentielle des comparateurs est telle qu'il est seulement nécessaire d'avoir une très petite différence de

tension entre les signaux de base pour que l'un ou l'autre des transistors soit complètement dominant comme chemin de courant.

Bien qu'il y ait un temps extrêmement court pendant lequel le signal SENSE est à un niveau qui entraîne le partage du courant de puits de courant par les transistors Q5 et Q6 dans un état statique, la réponse des transistors au passage d'un état à un autre n'est pas aussi rapide que le changement du signal SENSE pourrait le faire penser; bien que le signal SENSE passe très rapidement d'un niveau qui, dans un état statique, a pour effet de faire passer tout le courant dans le transistor Q5 à un niveau qui, dans un état statique, a pour effet de le faire passer complètement dans le transistor Q6, le passage du courant du transistor Q5 au transistor Q6 n'est pas rapide, et c'est la cause du retard de comparateur. C'est

le régime de fonctionnement, dans lequel le courant passe d'un tran15 sistor à l'autre, o le réglage de seuil a son effet.

Dans les circuits numériques classiques,le niveau de transition pour un signal de sortie de comparateur,c'est-à-dire,la limite entre ce qui est interprété comme un niveau haut et ce qui est interprété comme un niveau bas,apparaît à peu près à mi-chemin entre les 20 deux niveaux de sortie stables du comparateur. Ce niveau de transition est produit quand le signal d'entrée est égal au signal de référence dans un comparateur classique. Dans le circuit de la Figure 4, cela signifie que le courant passant dans le transistor Q15 est égale à I0 si le circuit fonctionne d'une manière classique;quand le 25 signal SENSE égale REFHI et REFLO,de sorte que l'un ou l'autre des comparateurs divise le courant également entre ses transistors,les

commutateurs tirent un courant 3I0/2 par la ligne INRANGELO 48 et un courant I0/2 par là ligne INRANGEHI 46, et l'égalité de tension entre les signaux INRANGEHI et INRANGELO indique que le transistor Q15 con30 duit le courant Io, de sorte que le courant 3IO/2 est tiré par l'intermédiaire des deux résistances R1 et R2.

Cependant, selon la présente invention,le courant qui passe dans le transistor Q15 est considérablement inférieur ou considérablement supérieur au courant I0/2.Spécifiquement,le puits de courant 35 56 tire moins que Io/2.I1 en résulte que, lorsque le signal est supérieur à ECLREF et que le signal SENSE est prévu comme étant de niveau haut, le signal INRANGEHI n'égale pas le signal INRANGELO tant que le transistor Q6 ne conduit pas beaucoup plus de courant que le transistor Q5. D'autre part, le courant Iadj tiré par le puits de courant 58 du dispositif de décalage de seuil 34 est suffisamment élevé pour que (I1adj + Ibias) soit supérieur à 3 I0/2. Par conséquent, si THADJ est inférieur à ECLREF et si le signal SENSE est prévu comme étant de niveau haut, les signaux INRANGEHI et INRANGELO sont égaux entre eux quand le transistor de comparateur haut Q6 tire même un quart du courant tiré par le puits de courant de comparateur haut 44. En conséquence, en réglant le signal THADJ à un niveau haut ou à un niveau bas selon le signal de sortie de circuit de comparaison de courants, une égalité entre les signaux INRANGEHI et INRANGELO peut être amenée à se produire très tôt après que l'état de comparateur ait commencé à passer d'un état

à l'autre.

La Figure 5 représente ce comportement. Sur la Figure 5, il y a trois courbes, l'une représentant le signal SENSE, une autre représentant les signaux INRANGEHI et INRANGELO, et une troisième représentant le signal THADJ. Les signaux INRANGEHI et INRANGELO sont représentés comme commençant relativement près entre eux,comme ils 20 le font si le signal SENSE commence en étant supérieur à REFHI, le signal XPDATAHI est supérieur au signal XPDATALO, ce qui indique qu'un signal de niveau haut est prévu, et le signal THADJ est inférieur au signal ECLREF, de sorte que le niveau supérieur du courant traverse le transistor Q15. Quand aucun courant ne passe dans le 25 transistor Q15, le signal INRANGEHI est au niveau indiqué sur la Figure 5 comme Vswitch. Si le signal THADJ était supérieur au signal ECLREF, de sorte que lecourant tiré par le puits de courant 58 dans le dispositif de décalage de seuil 34 ne serait pas tiré dans le transistor Q15, le signal INRANGEHI neserait inférieur àVswitch que d'une quantité indiquée sur la Figure 5 comme Vbias. Cependant, quand le signal THADJ est inférieur au signal ECLREF, le courant supplémentaire tiré par le puits de courant 58 abaisse le signal INRANGEHI

d'une tension supplémentaire Vadjpour donner le niveau INRANGEHI indiqué à gauche de la Figure 5.

Les signaux INRANGEHI et INRANGELO maintiennent les niveaux indiqués à gauche de la Figure 5 jusqu'à ce que le signal SENSE diminue au-dessous du signal REFHI au temps tO. Quand le signal SENSE diminue au-dessous de REFHI, comme on l'a mentionné plus haut, les transitions des transistors de comparateur Q5 et Q6 ne sont pas instantanées. En conséquence, les signaux INRANGEHI et INRANGELO varient progressivement, le signal INRANGEHI devenant inférieur d'un bout à l'autre de la période de t0 à t3 sur la Figure 5, alors que le signal INRANGELO passe de son niveau relativement bas à son niveau supérieur pendant la même période. Dans un circuit comparateur 10 classique comportant des transistors de même vitesse que ceux de l'exemple de réalisation de la Figure 4, la transition dans le sens du signal de sortie du circuit 12, c'est-à-dire, le point o les signaux INRANGEHI et INRANGELO deviennent égaux, se produit au temps t2, qui est à mi-chemin entre le temps o les signaux commencent leur transition et le temps o la transition est terminée. Cependant, selon la présente invention, le courant tiré par l'intermédiaire du transistor Q15 fait en sorte que les signaux INRANGEHI et INRANGELO commencent relativement près l'un de l'autre, aussi la transition se produit effectivement au temps t1. Il y a ainsi un retard beaucoup 20 plus petit entre le temps oJ le signal SENSE passe par le niveau de référence et le temps o le circuit de comparaison 12 indique ce fait. Au temps t3, les signaux INRANGEHI et INRANGELO sont relativement éloignés, et un changement du signal SENSE entraîne un retard 25 notablement plus grand s'il n'y a pas de changement dans le dispositif de décalage de seuil 34. Mais le dispositif de décalage de seuil est réglable par une variation de la valeur du signal THADJ. Comme l'indique la Figure 5, le signal THADJ passe d'en-dessous du niveau ECLREF au-dessus du niveau ECLREF au temps t4. Il en résulte que le 30 signal INRANGEHI augmente de valeur de Vadjet redevient donc proche du niveau INRANGELO. Ainsi, quand le signal SENSE augmente à nouveau au- dessus du niveau REFHI au temps t5, les signaux INRANGEHI et INRANGELO sont proches entre eux, et le circuit de Ja Figure 4

réagit à nouveau rapidement à une transition du signal SENSE.

La Figure 6 indique un certain nombre de signaux qui expliquent la réponse du circuit de la Figure 1 à différents signaux 15

d'entrée. Sur la Figure 6, le signal XPDATAHI commence à un niveau supérieur à celui du signal XPDATALO. Cela indique qu'un signal SENSE de niveau haut est prévu. ( On suppose d'un bout à l'autre de l'explication de la Figure 6 que les signaux XPTRIHI et XPTRILO indiquent que l'état de haute impédance n'est pas prévu).

Sur la Figure 6, le dispositif de test teste initialement un signal de niveau haut qui doit être présent au temps t0. La Figure 6 montre que le signal SENSE passe par le niveau REFHI juste au temps voulu, aussi le dispositif de test doit conclure qu'une erreur ne s'est pas produite. En réponse à la transition du signal SENSE, le signal INRANGEHI devient plus positif et le signal INRANGELO devient moins positif. Le temps nécessaire pour accomplir la transition est la période de temps relativement longue indiquée par les flèches 60. Cependant, le retard effectif entre la transition du signal SENSE et le temps o une indication de la transition atteint le circuit d'échantillonnage 14 est la petite fraction de la période de temps 60 représentée par les flèches 62. Puisqu'il est prévu que le signal SENSE atteigne son niveau au temps t0, un signal d'échantillonnage STROBE'est engendré au temps (t + TpDMAX 20 qui est le retard maximal prévu du circuit de comparaison 12. Dans ce cas, un signal de surexcitation important est présent, c'est-àdire que le signal SENSE est très supérieur à REFHI, et les signaux INRANGELO et INRANGEHI ont leurs niveaux qui changent rapidement, et les faisant croiser au temps tl, avant la transition du signal 25 STROBE. En conséquence, aucune erreur n'est détectée, et le signal

d'erreur ERROR reste à un niveau bas.

Puisque le signal SENSE est passé au niveau haut, les signaux INRANGEHI et INRANGELO continuent à changer tous les deux jusqu'à ce qu'ils atteignent des valeurs qui diffèrent considérablement l'une de l'autre. Si le signal SENSE devait diminuer jusqu'au-dessous de REFHI alors que les signaux INRANGEHI et INRANGELO diffèrent de beaucoup, il faudrait une période de temps relativement longue avant que le signal INRANGEHI atteigne le signal INRANGELO, et il y aurait

un retard long entre le changement du signal SENSE et un changement 35 résultant du signal de sortie du circuit de comparaison 12.

Afin d'éviter ce résultat, le signal THADJ est mis à un niveau inférieur à ECLREF au temps t2, ce qui entraîne que des transistors de dispositif de décalage de seuil Q18 et Q19 sont respectivement mis à l'état bloqué et à l'état conducteur, et le signal INRANGEHI diminue jusqu'à un niveau proche ce celui du signal 5 INRANGELO. En conséquence, quand le signal SENSE diminue jusqu'audessous de REFHI au temps t3, le temps nécessaire pour que les signaux INRANGEHI et INRANGELO se coupent est une fraction relativement petite du temps nécessaire pour que ces signaux atteignent leurs nouveaux niveaux. On prévoit que le signal SENSE soit à un niveau haut au moins jusqu'au temps t3, et le signal STROBE est amené à faire sa transition au temps (t3 + TPDMIN), o TPDMIN est le retard minimal prévu du circuit de comparaison. Puisque les signaux INRANGEHI et INRANGELO ne se coupent pas jusqu'à ce temps, aucune

erreur n'est détectée, et le signal ERROR reste à un niveau bas.

Le signal THADJ fait une autre transition au temps t4, et les signaux INRANGEHI et INRANGELO sont à nouveau mis près l'un de l'autre avant la transition suivante du signal SENSE, qui se produit au temps t5. Dans ce cas, le signal SENSE ne dépasse qu'à peine le niveau REFHI, c'est-à-dire qu'il n'y a qu'une très petite surexcita20 tion du comparateur haut 32. Par conséquent, le temps, indiqué par les flèches 64, o les signaux INRANGEHI et INRANGELO atteignent leurs nouveaux niveaux est plus long que le temps 60 nécessaire pour que ces signaux atteignent leurs nouveaux niveaux pendant l'état à un niveau haut précédent du signal SENSE. S'il était nécessaire que 25 la transition STROBE suive la transition SENSE de la moitié du temps nécessaire pour que les signaux INRANGEHI et INRANGELO atteignent leurs nouveaux niveaux, comme ce serait nécessaire dans le circuit de comparaison classique, la synchronisation du circuit de test devrait adapter une plus grande variation du retard du circuit de com30 paraison qu'elle le fait quand le circuit de la présente invention est utilisé. Bien qu'il y ait une variation importante entre les temps représentés par les flèches 60 et 64, il suffit d'adapter la variation entre les temps représentés par les flèches 62 et 66, qui

est une petite fraction de la variation des temps représentés par 35 les flèches 60 et 64.

Au temps t6, le signal THADJ diminue encore jusqu'au-dessous de ECLREF pour que les signaux INRANGEHI et INRANGELO redeviennent proches l'un de l'autre. Le signal SENSE diminue alors jusqu'audessous de REFHI au temps t7, et les signaux INRANGEHI et INRANGELO se coupent rapidement et deviennent séparés d'une tension de niveau relativement haut. Pendant tout le temps décrit jusqu'ici, le dispositif de test a examiné le signal SENSE pendant les périodes voulues d'un niveau haut. Le dispositif de test cherche alors un niveau bas, et il fait en sorte que les signaux XPDATAHI et XPDATALO changent de niveaux 10 au temps t8. En réponse, les commutateurs haut et bas 36 et 38 sont mis en fonctionnement pour rediriger les courants conduits par les comparateurs haut et bas 32 et 30, et les signaux INRANGEHI et INRANGELO changent de niveaux en conséquence, comme le dessin l'indique. Par conséquent, quand le signal STROBE passe par son seuil 15 au temps tg, les signaux INRANGEHI et INRANGELO indiquent que le signal SENSE est au niveau voulu, et il n'y a initialement pas d'indication d'erreur. Mais le niveau bas est destiné à rester au moins jusqu'au temps tl2, et le signal STROBE est synchronisé pour qu'il passe par son seuil au temps (tl2 + TPDMIN). Par contre, le signal 20 SENSE passe au-dessus du niveau REFLO au temps tlO, qui se produit avant le temps tl2. Il en résulte que les signaux INRANGELO et INRANGEHI se coupent au temps t1l, qui se produit avant le temps

(tl2+ TPDMIN), qui est le temps o le signal STROBE fait sa transition. En conséquence, une erreur est détectée, et le signal ERROR 25 passe à un niveau haut après un court retard.

Après que le dispositif de test ait lu le signal ERROR de sortie du verrou 22, il émet une impulsion FLUSH, ce qui rend le verrou transparent 22 momentanément transparent. Il en résulte que le signal de sortie de la bascule R-S 18, qui a été remise à zéro 30 par le signal STROBE, traverse le verrou transparent 22, de sorte que le signal d'erreur redevient bas. Quand le signal FLUSH est supprimé, le niveau bas reste car le verrou transparent 22 retourne

à son état verrouillé.

Comme il apparait à la lumière de la description précédente, 35 les enseignements de la présente invention peuvent fournir de plus

grandes capacités de réponse et de répétition dans le circuit de comparaison sans mettre en oeuvre des composants comparateurs plus rapides de façon inhérente. I1 en résulte qu'on peut obtenir une réduction importante de coût sans sacrifier la vitesse ou la capacité de répétition dans un équipement automatique de test de grands circuits numériques rapides, et dans d'autres systèmes qui exigent un grand nombre de circuits de comparaison. La présente invention telle qu'elle vient d'être décrite n'est pas limitée à l'exemple de réalisation décrit précédemment en référence aux dessins annexés. Elle inclut également toutes les 10 modifications et variantes que l'homme de l'art pourra déduire de

la description précédente et du cadre de l'invention tel que défini

par les revendications qui suivent.

Claims

REVENDtICATTIEC

1. Circuit de détection d'erre:r,... - L. comprend: A. un indicateur d'erreur (10> ^;er:é: :esei:: s gnal en marge binaire et pouvant fonctionne: oer enerre: -, dication d'erreur si le signal en marge est ' t c'u -.-:ea de transition; B. un circuit de comparaison (12), a-ercé:o: reze signal de détection analogique, pour engenorer e: at i:oe: a dicateur d'erreur le signal en marge, dont la valeur varie 'jrne 10 oscillation de tensionprédétermin4e de "'un à l'autre de;reer et second niveaux de tension par l'intermédiaire Ou nivea oe tra-,sition o le signal de détection passe dans ou sort C'lue marge prédéterminée, un des premier et second niveaux de tension cffférart du niveau de transition de moins d'un quart de l'oscillation de tension, le temps nécessaire pour que le circuit de Cé-tecteon ó*erreur réagisse au passage du signal de détection par une limIte de la marge prédéterminée dans un sens étant ainsi inférieur au te.ps qui serait nécessaire si les premier et second niveaux oe tension

étaient presque équidistants du niveau de transition.

2. Circuit de détection d'erreur selon la revendication i, caractérisé en ce que: A. un signal en marge d'un côté du niveau de transition:n::que que le signal de détection est compris dans la marge préorterminée, et un signal en marge de l'autre câté du niveau de trans!iion 25 indique que le signal de détection est hors de la marge préater.!née; et en ce-que B. l'indicateur d'erreur pet être mis en fonctiornemert par l'app1iCation d'un signal d'échantillonnage à celui-ci pour enendrer l'indication d'erreur si le signal en marge est de l'autre c"té du 30 -niveau de transition pendant la présence du signal d'échartiÄlorynace mais non s'il est de l'autre côté du niveau de transition set..ieme7t

en l'absence du signal d'échantillonnage.

3. Circuit de détection d'erreur, caractérisé en ce qu'il comprend: A. un indicateur d'erreur (10) agencé pour recevoir un signal en marge et pouvant fonctionner pour engendrer une indication d'erreur si le signal en marge est d'un côté d'un niveau de transition; B. un circuit de comparaison (12), agencé pour la réception d'un signal de détection analogique, pour engendrer et appliquer à l'indicateur d'erreur le signal en marge, dont la valeur varie d'une oscillation de tension prédéterminée de l'un à l'autre de premier et second niveaux de tension par le niveau de transition quand le signal de détection passe dans ou sort d'une marge prédéterminée, le 10 circuit de comparaison pouvant être mis en fonctionnement par l'application d'un signal de réglage de seuil à celuici pour décaler les premier et second niveaux de tension dans le même sens pour déplacer un des premier et second niveaux de tension plus près du

niveau de transition.

4. Circuit de détection d'erreur selon la revendication 3, caractérisé en ce que: A. le signal en marge varie d'une oscillation de tension prédéterminée de l'un à l'autre des premier et second niveaux de tension quand le signal de détection passe dans et sort de la marge 20 prédéterminée; et B. le circuit de comparaison (12) prend un de premier et second états selon la valeur du signal de réglage de seuil, le premier niveau de tension différant du niveau de transition de moins d'un quart de l'oscillation de tension quand le circuit de comparaison 25 est dans le premier état, et le second niveau de tension différant

du niveau de transition de moins d'un quart de l'oscillation de tension quand le circuit de comparaison est dans le second état.

5. Circuit de détection d'erreur selon la revendication 4, caractérisé en ce que: A. un signal en marge d'un côté du niveau de transition indique que le signal de détection est compris dans la marge prédéterminée et un signal en marge de l'autre côté du niveau de transition indique que le signal de détection est à l'extérieur de la marge prédéterminée; et B. l'indicateur d'erreur (10) peut être mis en fonctionnement par l'application d'un signal d'échantillonnage à celui-ci pour engendrer l'indication d'erreur si le signal en marge est de l'autre côté du niveau de transition pendant la présence du signal d'échantillonnage mais non s'il est de l'autre côté du niveau de transition

seulement en l'absence du signal d'échantillonnage.

: 5

6. Circuit de détection d'erreur selon la revendication 3, caractérisé en ce que: A. un signal en marge d'un côté du niveau de transition indique que le signal de détection est compris dans la marge prédéterminée et un signal en marge de l'autre côté du niveau de transition 10 indique que le signal de détection est hors de la marge prédéterminée; et B. l'indicateur d'erreur (10) peut être mis en fonctionnement par l'application d'un signal d'échantillonnage à celui-ci pour engendrer l'indication d'erreur si le signal en marge est de l'autre:15 côté du niveau de transition pendant la présence du signal d'échantillonnage mais non s'il est de l'autre côté du niveau de transition

seulement en l'absence du signal d'échantillonnage.