FR2563656A1 - Bloc de circuits a integration a grande echelle - Google Patents

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Abstract

LE BLOC COMPREND UNE SECTION 100 A COUCHE DE CERAMIQUE COMPORTANT AU MOINS UNE PREMIERE COUCHE DE CABLAGE D'ALIMENTATION 101 ET AU MOINS UNE PREMIERE COUCHE DE CABLAGE DE MISE A LA MASSE 102; UNE PLURALITE DE BORNES 300 SUR LA SECTION 100; UNE SECTION DE CABLAGE DE SIGNAL 200 COMPORTANT AU MOINS UNE COUCHE DE CABLAGE DE SIGNAL 203, UNE SECONDE COUCHE DE CABLAGE D'ALIMENTATION 201 OU UNE SECONDE COUCHE DE CABLAGE DE MISE A LA MASSE 207 SUR LA SECTION 100 ET UNE TROISIEME COUCHE DE CABLAGE D'ALIMENTATION OU UNE TROISIEME COUCHE DE CABLAGE DE MISE A LA MASSE, OU LA COUCHE DE CABLAGE DE SIGNAL EST INTERCALEE ENTRE LA SECONDE COUCHE DE CABLAGE D'ALIMENTATION OU LA SECONDE COUCHE DE CABLAGE DE MISE A LA MASSE ET LA TROISIEME COUCHE DE CABLAGE D'ALIMENTATION OU LA TROISIEME COUCHE DE CABLAGE DE MISE A LA MASSE PAR L'INTERMEDIAIRE DE COUCHES ISOLANTES 202, 204, UNE PUCE A CI 400 AYANT DES FILS, ET DES PASTILLES FORMEES SUR LA COUCHE ISOLANTE SUPERIEURE DE MANIERE A CONNECTER ELECTRIQUEMENT LA PUCE ET LA COUCHE DE CABLAGE DE SIGNAL.

Description

1.
La présente invention concerne un bloc à cir-
cuits à intégration à grande échelle monté avec une plura-
lité de puces à circuits intégrés (CI).
Un exemple de blocs classiques à circuits à in-
tégration à grande échelle est proposé dans un article in-
titulé:"A Comparison of Thin Film, Thick Film, and Co-
Fired High Density Ceramic Multilayer with the Combined Technology: T&T HDCM" (Comparaison d'une couche mince, d'une couche épaisse, et d'une multi-couche de céramique haute densité co-cuite avec la technologie combinée: M&E MCHD) du Dr. M. Terasawa et al., publié dans The International Journal for Hybrid Micro-electronics, Vol. 6
n 1, Octobre 1983,pages 607 à 615. Comme le substrat cé-
ramique en alumine (A1203) de ce bloc classique est formé par laminage et frittage de feuilles brutes d'alumine,
on peut lui conférer une épaisseur ne dépassant pas 0,1-
0,3 mm. Il en résulte que l'impédance caractéristique du câblage de signal ne peut ttre réduite au-dessous d'une certaine valeur limite. Par conséquent, si l'impédance des éléments de circuit devant être montés est inférieure à 2. cette valeur limite, il sera impossible d'obtenir une
adaptation d'impédance et il y aura tendance à une dété-
rioration de la caractéristique de diaphonie. On souffrira aussi de l'autre inconvénient selon lequel les circuits intégrés montés sur le bloc à intégration à grande échelle
peuvent provoquer une déviation de l'impédance caractéris-
tique du câblage de signal par rapport à sa valeur nomina-
le. En outre,le matériau organique utilisé pour la
couche isolante du bloc est beaucoup moins dur qu'une ma-
tière minérale. Par conséquent, si les fils de connexion
au circuit intégré et analogue sont connectés à des pastil-
les du substrat en faisant appel à une technique de liai-
son par compression thermique, laquelle implique l'appli-
cation d'une haute température et d'une pression élevée, un bossellement ou autre déformation du matériau organique a tendance à rendre impossible une liaison normale. D'autre part, un tel bossellement ou déformation a un effet sur la
couche de câblage inférieure de sorte qu'un câblage défec-
tueux se trouve formé. Par conséquent, dans ce type de
bloc, les puces CI sont ordinairement connectées par souda-
ge au moyen de supports de puce sans fil. La monture utili-
sant les supports de puce sans fil ne permet pas une den-
sité de montage élevée.
Par conséquent, un objet de la présente inven-
tion est un bloc ne souffrant pas des inconvénients ci-
tés ci-dessus du bloc de l'art antérieur.
Selon un aspect de la présente invention, on prévoit un bloc qui comprend une section avec couche de
céramique comportant au moins une première couche de câbla-
ge d'alimentation et au moins une première couche de câbla-
ge de mise à la masse; et une pluralité de bornes prévues
sur une surface de la section avec la couche de céramique.
Le bloc comprend en outre une section de câblage de signal comportant au moins une couche de câblage de signal ayant 3. une configuration de câblage désirée, une seconde couche de câblage d'alimentation ou une seconde couche de câblage de mise à la masse formée sur l'autre face de la section
avec couche de céramique, et une troisième couche de câbla-
ge d'alimentation ou une troisième couche de câblage de
mise à la masse.La couche de câblage de signal est interpo-
sée entre la seconde couche de câblage d'alimentation ou une seconde couche de câblage de mise à la masse et la
troisième couche de câblage d'alimentation ou une troisiè-
me couche de câblage de mise à la masse par l'intermédiai-
re de couches isolantes.
Le bloc de la présente invention comprend en ou-
tre au moins une puce à circuits intégrés comportant une pluralité de fils et montés à travers une couche isolante
supérieure sur la couche de câblage de signal; et une plu-
ralit6 de pastilles formées sur la couche isolante supérieu-
re de manière à connecter électriquement la puce de cir-
cuits intégrés et la couche de câblage de signal. Chacune des
pastilles est connectée mécaniquement au moyen d'un allia-
ge eutectique or-argent à un fil correspondant.
La présente invention sera bien comprise lors de
la description suivante faite en liaison avec les dessins
ci-joints dans lesquels: La figure 1 est une vue en coupe d'un mode de réalisation préféré de la présente invention;
Les figures 2A à 2F sont des vues en plan de dif-
férentes configurations de câblage de mise à la masse ou d'alimentation; et La figure 3 est une vue en coupe agrandie de la
surface entourant la puce CI représentée en figure 1.
Dans les dessins, les mêmes numéros de référence
représentent les mêmes éléments structurels.
En liaison avec la figure 1, un mode de réalisa-
tion préféré de la présente invention comprend une section
100 constituée d'une couche de céramique formée par lamina-
ge de feuilles brutes, une pluralité de bornes 300 4. d'entrée/sortie de signaux en forme de broches montées sur la surface inférieure de la section 100, une section 200 avec une couche de câblage, et une pluralité de puces CI (seule une puce 400 est représentée en figure 1) montée sur la section 200 par l'intermédiaire de pastilles de liai-
son correspondantes (seule une pastille 401 est représen-
tée en figure 1).La section 100 renferme au moins une premiè-
re couche de câblage d'alimentation 101 en molybdène ou en tungstène, et au moins une première couche de câblage de mise à la masse 102 en molybdène ou en tungstène. La couche
101 est connectée aux bornes d'alimentation en forme de bro-
ches (non représentées) par l'intermédiaire d'un câblage à
trous traversants (non représentés). Les bornes d'alimen-
tation en forme de broches, comme les bornes 300, sont pré-
vues sur la surface inférieure de la section 100. La puce 400 à circuits intégrés est alimentée en énergie à partir de la couche 101 via la section 200. D'une manière similaire, la couche 102 est connectée à des bornes en forme de broches pour la mise à la masse (non représentée) afin de fournir
à la puce 400 le potentiel de la masse. La section 200 com-
prend une seconde couche de câblage d'alimentation 201 com-
portant une pluralité de pastilles de signaux 2011 et un ca-
blage d'alimentation 2012 formés sur -la section 100 ayant la couche de céramique en utilisant soit la technologie des couches épaisses, soit la technologie des couches minces, une première couche 203 de câblage de signal formée sur la couche de câblage 201 par l'intermédiaire d'une première
couche isolante 202 en polyimide, une seconde couche de ca-
blage de signal 205 formée sur la couche de câblage 203 par l'intermédiaire d'une seconde couche isolante 204 en polyimide, une seconde couche de câblage de mise à la masse
207 formée sur la couche de câblage 205 par l'intermédiai-
re d'une troisième couche isolante 206 en polyimide, et une quatrième couche isolante 208 en polyimide formée sur la couche de câblage 207. Comme matériau pour constituer chaque 5.
couche isolante, on peut utiliser une époxy, ou le maté-
riau dit téflon ainsi qu'une polyimide. Les couches 203
et 205 sont soit en or soit en cuivre dans les configura-
tions de câblage désirées en faisant appel à la technolo-
gie des couches minces, et réalisent une connexion électri- que entre les puces CI et entre chacune des puces CI et une (des) borne(s) désirée(s) 300. Les pastilles 2011
sont connectées aux bornes correspondantes 300 par un câ-
blage correspondant 103 à trou traversant et aux parties désirées des couches désirées de câblage de signal par un
câblage par élément d'interconnexion (non représenté).
Dans le présent mode de réalisation, la section à couche de céramique et la couche isolante 202 sont protégées électromagnétiquement l'une vis-àvis de l'autre par la présence entre elles de la couche 201 de câblage
d'alimentation.Il en résulte que la constante diélectri-
que spécifique effective ( re) dans les couches de câbla-
ge de signal 203 et 205 n'est pas influencée par la cons-
tante diélectrique spécifique de la céramique et devient sensiblement égale à celle de la polyimide constituant la couche isolante 202. Le retard de propagation du signal
Td (ns/m) dans les couches 203 et 205 est généralement don-
né par l'équation suivante: Td = 3,335fre Ainsi, comme l'indique l'équation précédente, le retard de propagation Td est d'autant plus court que la
constante diélectrique effective rre est plus petite.Par con-
séquent, il est évident que l'utilisation-de polyimide ou E: analogue de constante diélectrique re comme matériau de la couche isolante facilitera la réduction du retard de
propagation des signaux. D'une manière similaire, la cou-
che 207 de câblage de mise à la masse a pour effet d'évi-
ter que des objets présents dans le voisinage de la partie
supérieure de la section 200 à couche de câblage ne provo-
quent des variations des constantes diélectriques spécifiques 6. effectives des couches de câblage 203 et 205. En outre,
comme les couches de câblage de signal 203 et 205 sont recou-
vertes par la couche 207 de câblage de mise à la masse et par la couche 201 de câblage d'alimentation, l'impédance
caractéristique des couches 203 et 205 peut âtre facile-
ment commandée par la distance entre les couches 207 et 201 qui sont mises à la masse sous forme, soit de courant alternatif, soit de courant continu. Par conséquent, les impédances caractéristiques des couches 203 et 205 peuvent
être facilement rendues identiques à leurs valeurs nomina-
les respectives. Par exemple, comme la couche 207 est pla-
cée très près des couches 203 et 205, leur impédance caractéristique diminue ce qui se traduit par un bruit
de diaphonie réduit entre lignes de signaux.
On peut obtenir un effet similaire en utilisant les couches 201 et 207 comme couche de câblage de mise
à la masse et couche de câblage d'alimentation, respecti-
vement,les deux couches 201 et 207 comme couches de câbla-
ge de mise à la masse, ou les deux couches 201 et 207 comme couches de câblage d'alimentation. Le polissage de la surface supérieure de la section 100 à couche en céramique avant la formation de la couche 201 de câblage de signal sur son dessus permet la réalisation de la configuration de câblage de la couche 201 avec un degré de précision extrêmement élevé, de sorte que le contrôle de l'impédance
caractéristique des couches 203 et 205 se trouve facilité.
La section 200 à couches de câblage peut égale-
ment être formée après réalisation d'une couche isolante supplémentaire, constituée de polyimide ou de quelque autre matériau organique, sur la section 100 à couche
de céramique.
Diverses configurations de câblage illustrées en figures 2A à 2F, peuvent être envisagées pour les couches 201 et 207. La figure 1 représente une vue en coupe selon
la ligne A-A de la figure 2A.
7.
On procèdera maintenant à la description de la
structure de montage de la puce 400 à circuits intégrés en liaison avec la figure 3. Sur la section 200 à couches de câblage on forme des pastilles de liaison 401 et des électrodes 403. Sur les surfaces des électrodes 403 on for- me de fines pellicules de revêtement 404. Des fils 402 sont connectés mécaniquement à la puce 400 de manière à être
reliés électriquement à des circuits à l'intérieur de la pu-
ce 400 dans les parties de connexion 405. Sur les surfaces des fils 402, y compris les zones de liaison 402a, on forme des pellicules 402b de revêtement en or. Tout d'abord, la
puce 400 est fixée sur la pastille 401 de la section 200.
A ce moment là,les zones de liaison 402a des fils 402 sont
placées dans des positions opposées à celles des électro-
des 403,respectivement. Ensuite, en déplaçant un outil de liaison 500 dans le sens représenté par la flèche X, les fils 402 sont comprimés pour amener les pellicules 402b en
contact avec les pellicules 404. A ce moment là, les extré-
mités 500a de l'outil 500 sont en contact avec les pellicu-
les 402b des fils 402. En chauffant les pellicules 402b et les pellicules 404 par l'intermédiaire de l'outil 500, on forme des couches d'alliage argent-étain entre les fils
402 et les électrodes 403. Dans ce cas, le chauffage au-
delà du point de fusion de l'étain, c'est-à-dire 232 C, a
pour effet de faire fondre les pellicules 404 de revête-
ment en étain et de diffuser des atomes d'or entre les pellicules 402b de revêtement en or et la pellicule 404 de revêtement en étain. La poursuite du chauffage jusqu'à une température de 269 C ou à une température supérieure, qui est la température eutectique de l'or et de l'étain, se traduit par un mélange de cristaux d'or et d'étain
stable à des fins pratiques.
Ainsi, dans ce mode de réalisation, la connexion
de chaque électrode 403 et du fil correspondant 402 est obte-
nue par formation d'une couche d'alliage par chauffage et, 8.
par conséquent, est exempte de l'application aux électro-
des 403 d'une précision extrêmement élevée, laquelle serait nécessaire pour effectuer une connexion en faisant appel à la méthode classique de liaison par compression thermique. Il en résulte qu'une polyimide ou autre matériau relativement tendre peuvent être utilisés pour la
section 200 à couches de cfblage.
La présente invention n'est pas limitée aux exem-
ples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de modifications et de
variantes qui apparaîtront à l'homme de l'art.
9.

Claims (6)

REVENDICATIONS
1 - Bloc à circuits intégrés à grande échelle, caractérisé en ce qu'il comprend:
- une section (100) à couche de céramique compor-
tant au moins une première couche de câblage d'alimenta-
tion (101) et au moins une première couche de câblage de mi-
se à la masse (102); - une pluralité de bornes (300) prévues sur une surface de la section à couche de céramique;
- une section de câblage de signal (200) compor-
tant au moins une couche de câblage de signal (203) ayant une configuration de câblage désirée, une seconde couche de câblage d'alimentation (201) ou une seconde couche de
câblage de mise à la masse (207) formée sur la surface exté-
rieure de la section à couche de céramique, et une troisiè-
me couche de câblage d'alimentation ou une troisième cou-
che de câblage de mise à la masse, o ladite couche de câ-
blage de signal (203) est intercalée entre la seconde cou-
che de câblage d'alimentation (201) ou la seconde couche de câblage de mise à la masse (207) et la troisième couche
de câblage d'alimentation ou la troisième couche de câbla-
ge de mise à la masse par l'intermédiaire de couches isolan-
tes (202; 204); - au moins une puce (400) à circuits intégrés
ayant une pluralité de fils (402) et montée par l'intermédiai-
re d'une couche isolante supérieure (208) sur ladite cou-
che de câblage de signal (200); et - une pluralité de pastilles (401) formées sur la
couche isolante supérieure de manière à connecter électri-
quement la puce à circuits intégrés et la couche de câbla-
ge de signal et chacune étant connectée mécaniquement par l'intermédiaire d'un alliage eutectique argent-étain
à un fil correspondant.
2 - Bloc selon la revendication 1, caractérisé en ce que les couches isolantes sont constituées d'un matériau 10.
isolant organique.
3 - Bloc selon la revendication 2,caractérisé
en ce que le matériau organique isolant est une polyimi-
de, une époxy ou un matériau dit Téflon.
4 - Bloc selon la revendication 1, o la surface extérieure de la section comportant la section à couche
de céramique (100) est polie.
-Bloc selon la revendication 1, caractérisé en ce que la première et/ou troisième couche de câblage de mise à la masse est reliée à la masse sous forme soit
d'un courant alternatif soit d'un courant continu.
6 - Bloc selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche isolante en matériau organique formée entre la section à la couche de
céramique (100) et la section de câblage de signal (200).
7 - Bloc selon la revendication 1, caractérisé
en ce que la couche de câblage est soit en or soit en cui-
vre.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0226316A1 (fr) * 1985-11-06 1987-06-24 Nec Corporation Substrat d'interconnexion à couches multiples
EP0379404A2 (fr) * 1989-01-14 1990-07-25 TDK Corporation Circuit hybride multicouche
EP0414204A2 (fr) * 1989-08-21 1991-02-27 Hitachi, Ltd. Substrat d'interconnexion à multicouche et dispositif semi-conducteur à circuit intégré comprenant ce substrat
EP0436848A2 (fr) * 1990-01-10 1991-07-17 International Business Machines Corporation Conducteurs verticaux à impédance adaptée dans un substrat laminaire métal-diélectrique à multi-couches
US5157477A (en) * 1990-01-10 1992-10-20 International Business Machines Corporation Matched impedance vertical conductors in multilevel dielectric laminated wiring
EP0590324A1 (fr) * 1992-10-02 1994-04-06 International Business Machines Corporation Distribution d'alimentation et de signal dans les boîtiers electroniques
EP0644596A1 (fr) * 1993-09-21 1995-03-22 Fujitsu Limited Méthode de conception pour un circuit imprimé à couches multiples

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5066831A (en) * 1987-10-23 1991-11-19 Honeywell Inc. Universal semiconductor chip package
US5036431A (en) * 1988-03-03 1991-07-30 Ibiden Co., Ltd. Package for surface mounted components
US5159536A (en) * 1988-05-13 1992-10-27 Mupac Corporation Panel board
US4916259A (en) * 1988-08-01 1990-04-10 International Business Machines Corporation Composite dielectric structure for optimizing electrical performance in high performance chip support packages
JPH0268571A (ja) * 1988-09-02 1990-03-08 Konica Corp 画像形成装置に於けるプリント基板
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
US5072075A (en) * 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
JP3090453B2 (ja) * 1989-07-10 2000-09-18 株式会社日立製作所 厚膜薄膜積層基板およびそれを用いた電子回路装置
US5061824A (en) * 1989-08-23 1991-10-29 Ncr Corporation Backpanel having multiple logic family signal layers
US5036163A (en) * 1989-10-13 1991-07-30 Honeywell Inc. Universal semiconductor chip package
US5067004A (en) * 1989-12-13 1991-11-19 Digital Equipment Corporation Module for interconnecting integrated circuits
MY105486A (en) * 1989-12-15 1994-10-31 Tdk Corp A multilayer hybrid circuit.
GB9000264D0 (en) * 1990-01-05 1990-03-07 Int Computers Ltd Circuit packaging
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
EP0526992B1 (fr) * 1991-07-25 1996-05-01 Ncr International Inc. Dispositif multicouche pour le montage de circuits intégrés et son procédé de fabrication
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
JPH07123150B2 (ja) * 1992-03-06 1995-12-25 インターナショナル・ビジネス・マシーンズ・コーポレイション ハイブリッド半導体モジュール
CA2093407C (fr) * 1992-04-06 1997-12-09 Jun Inasaka Methode de fabrication de substrat ceramique multicouche
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5442225A (en) * 1993-08-13 1995-08-15 Lsi Logic Corporation Integrated circuit having interconnects with ringing suppressing elements
KR20090059173A (ko) * 1998-09-17 2009-06-10 이비덴 가부시키가이샤 다층빌드업배선판
JP4127433B2 (ja) * 1998-09-17 2008-07-30 イビデン株式会社 多層ビルドアップ配線板及び多層ビルドアップ配線板の製造方法
US6181004B1 (en) * 1999-01-22 2001-01-30 Jerry D. Koontz Digital signal processing assembly and test method
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
EP1699277A4 (fr) * 2003-12-26 2007-08-15 Murata Manufacturing Co Substrat multicouche ceramique
DE102004033251B3 (de) 2004-07-08 2006-03-09 Vishay Bccomponents Beyschlag Gmbh Schmelzsicherung für einem Chip
US7518236B2 (en) * 2005-10-26 2009-04-14 General Electric Company Power circuit package and fabrication method
US9069121B2 (en) 2011-07-08 2015-06-30 Nora LIGORANO Fiber optic tapestry

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0026807A1 (fr) * 1979-10-06 1981-04-15 International Business Machines Corporation Module à plusieurs couches à impédance caractéristique constante
JPS5815264A (ja) * 1981-07-21 1983-01-28 Nec Corp マルチチツプパツケ−ジ
EP0083406A2 (fr) * 1981-12-31 1983-07-13 International Business Machines Corporation Module pour supporter des composants électriques

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1167162B (de) * 1961-05-16 1964-04-02 Siemens Ag Lot zum Verloeten von Teilen, von denen eines Gold enthaelt, und Verfahren zum Loeten mit diesem Lot
US3472653A (en) * 1967-03-28 1969-10-14 Du Pont Nonmigrating solders and printed circuits therefrom
US3579312A (en) * 1967-03-28 1971-05-18 Du Pont Printed circuits from nonmigrating solders
FR1552207A (fr) * 1967-11-22 1969-01-03
US3519890A (en) * 1968-04-01 1970-07-07 North American Rockwell Low stress lead
US3742597A (en) * 1971-03-17 1973-07-03 Hadco Printed Circuits Inc Method for making a coated printed circuit board
US3740678A (en) * 1971-03-19 1973-06-19 Ibm Strip transmission line structures
US3855693A (en) * 1973-04-18 1974-12-24 Honeywell Inf Systems Method for assembling microelectronic apparatus
JPS5377857A (en) * 1976-12-22 1978-07-10 Hitachi Ltd Solder material
US4176443A (en) * 1977-03-08 1979-12-04 Sgs-Ates Componenti Elettronici S.P.A. Method of connecting semiconductor structure to external circuits
JPS55130198A (en) * 1979-03-30 1980-10-08 Hitachi Ltd Hybrid integrated circuit board for tuner
US4322778A (en) * 1980-01-25 1982-03-30 International Business Machines Corp. High performance semiconductor package assembly
US4396140A (en) * 1981-01-27 1983-08-02 Bell Telephone Laboratories, Incorporated Method of bonding electronic components
JPS58100993A (ja) * 1981-12-10 1983-06-15 Tokuriki Honten Co Ltd 金一錫共晶型合金ろう材の製造方法
US4498122A (en) * 1982-12-29 1985-02-05 At&T Bell Laboratories High-speed, high pin-out LSI chip package
US4648179A (en) * 1983-06-30 1987-03-10 International Business Machines Corporation Process of making interconnection structure for semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0026807A1 (fr) * 1979-10-06 1981-04-15 International Business Machines Corporation Module à plusieurs couches à impédance caractéristique constante
JPS5815264A (ja) * 1981-07-21 1983-01-28 Nec Corp マルチチツプパツケ−ジ
EP0083406A2 (fr) * 1981-12-31 1983-07-13 International Business Machines Corporation Module pour supporter des composants électriques

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 13, no. 4, septembre 1970, page 962, New York, US; W.F.FINCH et al.: "Integrated circuit interconnection and packaging" *
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 20, no. 6, novembre 1977, pages 2221-2222, New York, US; J.A.BENENATI: "Semiconductor module" *
PATENTS ABSTRACTS OF JAPAN, vol. 7, no. 88 (E-170)[1233], 12 avril 1983; & JP - A - 58 15 264 (NIPPON DENKI K.K.) 28-01-1983 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0226316A1 (fr) * 1985-11-06 1987-06-24 Nec Corporation Substrat d'interconnexion à couches multiples
EP0379404A2 (fr) * 1989-01-14 1990-07-25 TDK Corporation Circuit hybride multicouche
EP0379404A3 (fr) * 1989-01-14 1993-03-31 TDK Corporation Circuit hybride multicouche
EP0414204A2 (fr) * 1989-08-21 1991-02-27 Hitachi, Ltd. Substrat d'interconnexion à multicouche et dispositif semi-conducteur à circuit intégré comprenant ce substrat
EP0414204A3 (en) * 1989-08-21 1991-05-08 Hitachi, Ltd. Multilayer interconnection substrate and semiconductor integrated circuit device using the same
EP0436848A2 (fr) * 1990-01-10 1991-07-17 International Business Machines Corporation Conducteurs verticaux à impédance adaptée dans un substrat laminaire métal-diélectrique à multi-couches
EP0436848A3 (en) * 1990-01-10 1991-10-09 International Business Machines Corporation Matched impedance vertical conductors in multilevel metal dielectric laminated wiring
US5157477A (en) * 1990-01-10 1992-10-20 International Business Machines Corporation Matched impedance vertical conductors in multilevel dielectric laminated wiring
US5508938A (en) * 1992-08-13 1996-04-16 Fujitsu Limited Special interconnect layer employing offset trace layout for advanced multi-chip module packages
EP0590324A1 (fr) * 1992-10-02 1994-04-06 International Business Machines Corporation Distribution d'alimentation et de signal dans les boîtiers electroniques
EP0644596A1 (fr) * 1993-09-21 1995-03-22 Fujitsu Limited Méthode de conception pour un circuit imprimé à couches multiples

Also Published As

Publication number Publication date
FR2563656B1 (fr) 1987-05-15
US4754371A (en) 1988-06-28

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