FR2535128A1 - Circuit d'interface pour generateurs de signaux de synchronisme a deux phases non superposees - Google Patents

Circuit d'interface pour generateurs de signaux de synchronisme a deux phases non superposees Download PDF

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FR2535128A1 FR8316774A FR8316774A FR2535128A1 FR 2535128 A1 FR2535128 A1 FR 2535128A1 FR 8316774 A FR8316774 A FR 8316774A FR 8316774 A FR8316774 A FR 8316774A FR 2535128 A1 FR2535128 A1 FR 2535128A1
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Abstract

CIRCUIT D'INTERFACE A TRANSISTORS DE TYPE MOS, POUR GENERATEURS DE SIGNAUX DE SYNCHRONISME A DEUX PHASES NON SUPERPOSEES, CONSTITUE PAR DEUX CIRCUITS JUMEAUX, IDENTIQUES ENTRE EUX, AYANT CHACUN UN ETAGE FINAL DU TYPE QUI COMPREND DEUX TRANSISTORS Q1, Q2 MONTES EN SERIE ENTRE LES DEUX POLES -V, V D'UN GENERATEUR DE TENSION D'ALIMENTATION ET UN CONDENSATEUR DE "BOOTSTRAP" C2. CHACUN DES DEUX CIRCUITS JUMEAUX COMPREND UN CIRCUIT LOGIQUE NI ET UN CIRCUIT LOGIQUE ET, QUI COMMANDENT RESPECTIVEMENT LA CHARGE ET LA DECHARGE DU CONDENSATEUR PAR L'INTERMEDIAIRE D'ELEMENTS DE COMMUTATION APPROPRIES, RELIES AUX DEUX POLES. DANS CHAQUE CIRCUIT, IL EST RELIE, A CES CIRCUITS LOGIQUES, UN ELEMENT DE MEMOIRE QUI EST SENSIBLE AUX SIGNAUX DE SORTIE DES DEUX CIRCUITS JUMEAUX ET QUI AUTORISE LA CHARGE ET LA DECHARGE DU CONDENSATEUR DE "BOOTSTRAP" DANS DES INTERVALLES DE TEMPS SUCCESSIFS, DETERMINES LOGIQUEMENT, COMPRIS ENTRE LES IMPULSIONS DE CES SIGNAUX DE SORTIE.

Description

la présente invention concerne les circuits d'interface pour
générateurs de signaux de synchronisme à deux phases non superpo-
sées, ayant une forme d'ondle à impul Isions de type rectangulaire, en particul:ier un circuit d'interface à transistors à effet de champ à g 1 chette isolée de type M 4 OS (ifetal- xide Semiconductor),
ul.;îlisable dans des circuits intégrés niumériques à logique à.
dexphases, par e pedans des systèmes numériques de syntoni-
-ati-on p Jour réceptiontéviel.
Un circuit V 2 interface pour de tels générateurs de signaux
lz synchronisme, codifîables suivante -ne logique bi naire, a princi-
palieient pour fntoide désaccoiuple le circuit utilisateurs commadé a V leoa a u de synchjroniem 8 du gé'nérateur de ces
signauxî de ma Ie éitrde-s réactions susceptibles de modi-
f ier lsniveauix logiqui;s des sîignaux générésq fournissant en
Aime tewmp, la puissance; néiceseaire de S ignaî, exigés par le cir'-
Jcs or{ d' interfacq de la technique connue, réalisés -wo c des trni% àE Dffet de champ, utilisent en génral des éta ges -I Crtha:la qui comprenent un condensateur appelé l"condensateur de bootsl 1;au" Par les tebiin permettiant d 2 améliorer la
r-éocnse daas le temps du systèms.
Un é-,tage final de ce type peut être simplement constitué par demix trawsisltors eoté N série, par les électrodes de source et Jedr-aiîa entre 3 deux;lsd'fun générateur de ten-,sion daireïaonet nyairb leurs electrodes de gâchette raccordées à une bo edentrée du circuit, relié au générateur de signaux de oync Ironienme, par lequel ils sont, commandés en -opposition de hà la Conduction L'électrode de gàe 1-2 htte du transistor -raccordé au pôle positif est reliée au point de jonction des deux transistors par
l'intermédiaire précisément d'un condensateur de "bootstrap".
Le point de Jonction des deux transistors constitue une
borne de sortie du circuit.
L'électrode de gâchette du transistor raccordé au p 8 le néga-
tif est reliée à la borne d'entrée par l'intermédiaire d'un cir-
cuit inverseur, ce Qui fait qu'à des niveaux bas ou hauts du signal en entrée, auxquels peuvent être associées respectivement les valeurs logiques binaires " O " et " 1 " suivant une logique positive, correspondent des états de conduction ou de blocage de
ce transistor.
Entre les électrodes de source et de drain, un transistor à effet de champ est virtuellement un court-circuit dans l'état de conduction et un circuit ouvert dans l'état de blocage, ce qui fait qu'au niveau de potentiel de la borne de sortie correspondant à un " O " ou un " 1 " en entrée, on peut encore associer, toujours suivant une "logique positive", une valeur logique binaire " O " ou " 1 " respectivement Le niveau logique du signal en entrée est
donc transféré correctement en sortie et aussi le signal de sor-
tie est une forme d'onde du type à impulsions L'emploi d'un condensateur de "bootstrap" permet de réduire le temps de montée des flancs antérieurs des impulsions du signal de sortie, dont la forme d'onde peut ainsi approcher davantage d'une forme d'onde
idéale de type rectangulaire.
En effet, si ce condensateur est chargé opportunément avant une transition de " O " à " 1 " du signal d'entrée, au moment o, lors du flanc antérieur d'une impulsion en entrée, le transistor relié au pôle négatif se bloque et le niveau de la sortie tend vers le potentiel du pôle positif, le potentiel de l'électrode de gâchette du transistor relié au pôle positif est porté à un niveau plus élevé que celui que permettraient le raccordement à l'entrée et
la même tension d'alimentation.
En l'absence d'un condensateur de "bootstrap", la tension appliquée à l'électrode de gâchette du transistor relié au pâle positif serait constante Pour cette raison, en même temps que
l'élévation du potentiel de la borne de sortie ou bien de l'élec-
trode de source de ce transistor, on aurait une diminution pro-
gressive de la tension gâchette-source appliquée au transistor et, par suite, une diminution de sa conductibilité, qui ralentirait le transitoire de mont 4 e du signal de sortie, avec une allure de
type exponentiel.
Par contre, le condensateur de "bootstrap" maintient quasi-
ment constante la tension gâchette-source et permet ainsi, pen-
dant tout le transitoire de commutation, une vitesse de montée
quasiment constante à " 1 " du signal de sortie.
La capacité doit être ensuite déchargée pour ne pas faire
obstacle à la transition suivante de " 1 " à " O ".
Un circuit d'interface qui utilise un condensateur de "boot-
strap" dans l'étage ou dans les étages finals qu'il comprend doit donc comprendre aussi des éléments de circuit appropriés pour
charger et décharger ce condensateur, sans perturber le fonction-
nement logique correct du circuit.
Pour des générateurs de signaux de synchronisme à deux
phases non superposées à forme d'onde à impulsions de type rec-
tangulaire, présentant deux bornes distinctes de sortie, il est réalisé, avec des transistors à effet de champ de type MOS, un circuit d'interface, connu dans la technique, qui répond à de
telles exigences.
Celui-ci comprend deux circuits Jumeaux distincts, identi-
ques entre eux, présentant chacun une borne d'entrée pour le raccordement au générateur de signaux et une borne de sortie
pour le lraccordement à un circuit utilisateur de ces signaux.
Sur la fig 1 est justement représenté l'un de ces circuits identiques, comprenant un étage final constitué par un premier Q 1 et par ut second transistor Q 2, respectivement du type "à enrichissement" et du type "à appauvrissement", montés en série
entre Jle pôle positif +Vcc et pôle le négatif -Vcc d'un généra-
teur de tension d'alimentation.
L'électrode de source de Q 1 est reliée à -Vcc et l'électrode de drain de Q 2 est reliée à +V' C Des électrodes de drain de Q 1 et de source de Q 2 sont reliées ensemble à un noeud du circuit
qui constitue une borne de sortie Ul.
Le circuit représenté sur la figure comporte une borne d'en-
trée A pour son raccordement à un générateur de signaux de syn-
chronisme Cette borne est reliée à l'électrode de gâchette de Ql par l'intermédiaire d'un premier I, d'un deuxième I 2 et d'un
troisième I 3 circuits inverseurs.
L'électrode de gâchette de Q 2 est reliée au noeud de circuit
de sortie par l'intermédiaire d'un condensateur de "bootstrap" Cl.
Le circuit comprend un troisième Q 3 et un quatrième Q 4 tran-
sistors, respectivement de type "à enrichissement" et de type "à appauvrissement" L'électrode de source de Q 3 est reliée à -V C, l'électrode de drain de Q 4 est reliée à +Vc L'électrode de drain de Q 3 et l'électrode de source de Q 4 sont reliées à un noeud de circuit constitué par le point de jonction entre l'électrode de gâchette de Q 2 et le condensateur Cl L'électrode de gâchette de
Q 3 est reliée à la sortie du premier circuit inverseur Il; l'élec-
trode de gâchette de Q 4 est reliée à la sortie d'un circuit logique NI Nl, dont une première entrée est reliée à la borne d'entrée A du circuit par l'intermédiaire d'un quatrième circuit inverseur I 4, et dont la seconde entrée est reliée h la sortie
du deuxième circuit inverseur I 2.
On considèrera maintenant en particulier le fonctionnement d'un seul des circuits jumeaux, le fonctionnement de l'autre étant identique On supposera qu'initialement, le niveau de signal en entrée est bas, ce qui correspond à la valeur logique " O ", et que Q 1 et Q 3 sont en conduction, les valeurs des signaux de sortie de
Il et de I 3 étant égales à "l"; dans ces conditions, le condensa-
teur de "bootstrap" 01 Cl est sûrement déchargé et Q 2 est bloqué, ce qui fait que le niveau de potentiel de la sortie correspond à la valeur logique "O" On notera que la valeur de la sortie de I 4 étant "l", la sortie du circuit logique NI est forcément à "O" elle aussi, d'o il résulte que Q 4 est peu conducteur lui aussi
(c'est-à-dire qu'il a la conductivité minime qui peut être obte-
nue avec l'électrode de source à "O" et l'électrode de gâchette à un potentiel non négatif) et que la charge de CI ne peut pas
se produire.
lorsque le niveau de signal en entrée passe à la valeur logiqjue " 1 " 1 lors du flanc antérieur d'une impulsion, les sorties de Il et 14 descendent en même temps au niveau " 10 " Du fait que
le niveau de la sortie de 12 ne monte à " 1 " 1 qu'après un interval-
le de temps d 6 terminé, d-f aux retards analogiques du circuit
:Lr;Nereur lui-mêmel, les deux entréesducrit II Nonp-
dant tout cet intervalle de temps, la valeur logique "O" 11, ce qui fait que la sor-tie prend la valeur " 1 " 1 et détermine pendant cette
périodele temps la co-nduictîoo de Q 4.
Q 3 étant; di,à bloqué et sa, ori ét-ant encore à "O" 1, le cond-_ensat 11 eur de i"bootsturn-o" Cil est ohargéq à tra)vers 04, à une l:;:nz-ion proche de la tension D lmnainès que la sortie de 12 Zni'eà 7 E L bloque Q/45 mais du, fait qlue 03 est toujours bcpél, Ci reste charge O Avec unz retazrd déterminé,: la sorbie de 13 ccl e< 1 aenvau" bloquait QI 1 O niveau de p 1-otentiel de la sotedu circuit,minà rionter, le potentiel de gâ chette de Q 2 etéievan 3; Cue môrnre T au-delà du, nirveau de q+Voe rc au condereats ur de "bosra"cui maiii 7 1 ent quasîme-ni constante la tans' on g-à-chet' e-source de Q 2 Du -L Iait a urc la conductibilit,é d'un transistor de type "à
appavrieexnt",ayn upe 1 tension de seuil inégative 5 est beau 1-
Coup plus U-au orauaulnt la tensionq positti-vae appliquée 1 la, r Ach;te, le potontiel,,, de la sortie 1 l J du circuit molinte au n 1 lau" 1 -7 Cc N trnitîeextr&mement bref Au moment oti
8 ryn 1 ite lor f Lanc potriu de l' imwpulsion de signal, Il'en-
rée assea " O ", b sortie G de et 14 monrtent simutanément X.x",dtrmnn la conduction de Qqui permet 1-a décharge
d C Il &e l blocage de Q 2, et confirmant la, valeur "O" 1 de la sor-
c î du c-ircul It NI quil rniain Mrent blooué Q 4 Avec uncertain 'ead di, aux rersan-alogiques de I 2 et 13 e dont les sorties passent
r eciveent ?Oflet 9 ' Qi enre en concluction et le poten-
îIl:e 1 q zz Ortie U 11 descend au nîveam 2 9 "O", cae qui rétablit les
%Q Ondllti 1 ofl iit'ial s.
Le circuit d'interface connu, représenté sur la fig 1, garantit une commutation rapide de la sortie, déterminant ainsi des impulsions de signal ayant une forme qui s'approche bien de
la forme rectangulaire.
Mais la présence de plusieurs inverseurs en cascade détermi-
ne des retards de signal non négligeables entre entrée et sortie.
En outre, le temps disponible pour la charge du condensateur de "bootstrap", obtenu en mettant à profit les retards analogiques des circuits inverseurs, étant assez bref, des niveaux élevés de
courant de charge sont nécessaires, ce qui exige un dimensionne-
ment plus coûteux des composants du circuit.
À des flux de courant plus élevés dans les connexions métal-
liques et dans les jonctions du dispositif intégré correspondent plus de bruit et une plus grande dissipation thermique En raison
précisément de la forte dissipation thermique, lorsque la tempé-
rature de fonctionnement à fréquence élevée approche ou dépasse les niveaux auxquels les jonctions se détériorent ou se rompent,
la fiabilité du dispositif diminue rapidement.
Le but de la présente invention est de réaliser un circuit d'interface pour générateurs de signaux de synchronisme à deux phases non superposées, ayant une forme d'onde à impulsions de type rectangulaire, qui produise des retards de signal inférieurs à ceux des circuits d'interface connus et qui soit, par rapport
à ceux-ci, plus économique et plus fiable.
Ce but est atteint avec un circuit d'interface à transistors de type MOS, pour générateurs de signaux de synchronisme à deux
phases non superposées, constitué par deux circuits jumeaux, iden-
tiques entre eux, comportant chacun un étage final du type qui comprend deux transistors montés en S 6 rie entre les deux pôles d'un générateur de tension d'alimentation et un condensateur de "bootstrap", ce circuit étant caractérisé d'après l'invention par le fait que chacun des deux circuits jumeaux comprend un circuit logique NI et un circuit logique ET, qui commandent respectivement la charge et la décharge du condensateur par l'intermédiaire d'éléments de commutation appropriés, reliés aux deux pôles, et par le fait que, dans chaque circuit, il est raccordé auxdits circuits logiques un élément de mémoire, sensible aux signaux de sortie des deux circuits jumeaux, qui autorise la charge et la décharge du condensateur de "bootstrap" dans des intervalles de temps successifs, déterminés logiquement, compris entre les
impulsions de ces signaux de sortie.
L'invention pourra 8 tre mieux comprise à l'aide de la des-
cription détaillée qui suit, donnée purement à titre d'exemple
et, par suite, non limitative, en référence aux dessins ci-annexés.
La fig 1 est le schéma de l'un des deux circuits identiques distincts qui constituent ensemble un circuit d'interface connu pour générateurs de signaux de synchronisme à deux phases non superposées. Ia fig 2 est le schéma complet d'un circuit d'interface pour
générateurs de signaux de synchronisme à deux phases non super-
posées suivant l' invention.
les mômes lettres et chiffres de référence ont été utilisés
sur les figures pour désigner des éléments correspondants.
Le circuit d'interface représenté sur la fig 2 peut être réalisé sous forme de circuit intégré à transistors à effet de champ à gâchette isolée et canal "u" de type MOS, et celui-ci peut faire partie d'un circuit intégré plus complexe qui n'a pas
été representé.
Le circuit de la fig 2 est constitué par un premier circuit, comportant une borne d'entrée A et une borne de sortie Ul, et par un second circuits identique au premiers comportant une borne d'entrée B et ivne borne de sortie U 2, Pour plus de commodité, on décrira un seil de ces circuits jumeaux identiques, les connexions
entre eux étant en outre symétriques.
Ce circuit comprend un étage final constitué par un premier Q 1 et par un second Q 2 transistors, respectivement de type "à enrichissement" et de type "à appauvrissement" L'électrode de source de Q 1 est reliée à un pôle -Vca d'un générateur de tension d'alimentation; l'électrode de drain de Q 2 est reliée au second
prle +Vc C, opposé au premier, du générateur de tension d'alimen-
tation L'électrode de drain de Qi et l'électrode de source de Q 2 sont reliées ensemble à un noeud de circuit qui constitue la borne de sortie Ul du circuit L'électrode de gâchette de Q 2 est
reliée à ce noeud de circuit par l'intermédiaire d'un condensa-
teur Cl qui constitue le "condensateur de bootstrap" de l'étage final. Le circuit comprend aussi un troisième Q 3 et un quatrième Q 4 transistors, respectivement de type "à enrichissement" et de type "à appauvrissement" L'électrode de drain de Q 3 et l'électrode de
source de Q 4 sont reliées à l'électrode de gâchette de Q 2, la-
quelle est reliée également à l'électrode de drain d'un cinquième transistor Q 5 de type "à enrichissement" L'électrode de drain de Q 4 et l'électrode de source de Q 5 sont reliées respectivement à +c et à Vc L'électrode de source de Q 3 est reliée à l'électrode de drain
d'un sixième transistor Q 6 de type "à enrichissement", dont l'élec-
trode de source est reliée à -V,.
Les électrodes de gâchette de Ql et de Q 3 sont raccordées à
la borne d'entrée A par l'intermédiaire d'un circuit inverseur Il.
L'électrode de gâchette de Q 6 est reliée à une borne d'un second
condensateur 02, dont la seconde borne est reliée à -V^^.
La première borne de C 2 est également reliée à la borne-de sortie Ul par l'intermédiaire d'un transistor monté en diode Di, à l'électrode de drain d'un septième transistor Q 7 de type "à enrichissement", dont l'électrode de source est reliée à -V cc, et à une première borne d'un circuit logique NI désigné par Ni la sortie de ce circuit logique NI est reliée à l'électrode de gâchette de Q 4; une seconde et une troisième entrées de Ni sont reliées respectivement à la borne d'entrée A du circuit et à la borne de sortie U 2 du circuit jumeau Les électrodes de gâchette
de Q 5 et Q 7 sont également reliées à la borne de sortie U 2 du cir-
cuit jumeau.
Les éléments correspondants du circuit jumeau, identique au premier et raccordé à celui-ci, sont désignés sur la fig 2 par les mêmes lettres et chiffres de référence, comportant toutefois
une marque distinctive en haut.
on examinera maintenant en particulier le fonctionnement du circuit d'interface suivant l'invention, représenté sur la f ig 2 j,
en ne considérant aue l'un des deux circuits jumeaux qui le com PO-
sent, le fonctionnement de ces circuits jumeaux étant identique
et leurs interconnexions étant symétriques.
Avec le condensateur 01, les transistors QI et Q 2 consti -
tuent li étage final à "capacité de bootstrap 11 du type connu déjà décrit 14 aisq al q ue l' électrode de gâchette de Q l est raccoe déc î.O 11 oe'maleamnt 7 _) labrn d'entrée par l' intermédiaire d'un circuit tnves:r, Ect Od Cde gâchette de Q 2 est raccordée 5 par 1 ' îit 5 iêdirede cicit ogique; appropriés, noil Seul Gxant L' à ";a birno 'x,-e,- ucrci mais aussi à la sortie U 2 du
cireuriît ufeu et à 1 ln élé-meint de Mémoire-, constitué par le con-
desatcr t% z:i'L&au-_ sorti,es MJ 2 et 1 des deux circuits Lrqe le ptotentiel de la k J' laquelle il U e reli,J-é ar Il in:termédiaire 3 i a I' c e ie lorsou, 1 est bloqué C at s codû 7 i-a, î aison de la dliode Dlq il n nie ûir q ue qaand Q mntre cin con -ductior-0 ou bien u-ancd l sn Ii Qr 2 a l 'alr et cela independarment des trasithm <bcs e î, cosqent 2 S hr lors dn flans-e r, Us e 1 ai JZ S sion de S ignal a la sortie T 131 2 e'; Ir;oe oixgé jusqy ao ul N au ér ile -u 2 de 19 imp-,uls-ion, de i &,a a zu 7 aasot i e 12
Ea cbarge de Cl n Ue peut se produire qu 'à travers q 4, lo-rs-
ee Ii-i est ceni cond-on,% ont, par conte-re 5, la décharge de, Cl n-e peut s-: nroduire à' & ta- cs oe Q 6, lorsqus ceux-ci son, 7 lieo4 ns ald a co&i-ductîon- que quand le cii,aderisatcour 1 J 2 east déch-a-rge 5 étant 2 elié à ce condensateur par c Srui* in ' i<WI Le transistor Q 6 N 5 'est ani conduction que rd ? es e qil fait cét 1 e Q 4 et QG ne peuvrent jamais rêre 19 W l,éonil éta-ide conduction ari e et, poar suite, on est assuré de la non-simultanéité de la charge et de
la décharge de Cl.
Le transistor Q 4 est également relié, par l'intermédiaire du circuit NI, à la borne d'entrée A et à la borne de sortie U 2 du circuit jumeau, ce qui fait qu'il ne peut conduire et, par suite, permettre la charge de Cl et la conduction de Q 2, que lorsque toutes les entrées du circuit NI ont la valeur 1101 ", c'est-à-dire seulement dans l'intervalle de temps qui se situe entre le flanc postérieur de chaque impulsion de signal à la sortie U 2 et le flanc antérieur de chaque impulsion de signal suivante dans le temps, à l'entrée A. De transistor Q 3 est piloté à la conduction, en même temps
que Q 1, par les signaux d'entrée, par l'intermédiaire d'un cir-
cuit inverseur, ce qui fait que la décharge de 01 C à travers Q 3 et Q 6 (et le blocage de Q 2) se produit lorsque simultanément le signal d'entrée a la valeur " O " et le condensateur C 2 est charge, c'est-à- dire seulement dans l'intervalle de temps qui se situe
entre le flanc postérieur de chaque impulsion de signal à l'en-
trée A et le flanc postérieur de chaque impulsion de signal, suivante dans le temps, à la sortie U 2 On peut noter que la fonction remplie par Q 3 et Q 6 ensemble est identique à celle que pourrait remplir un seul transistor, mais qui serait commandé par
un circuit logique ET ayant deux entrées reliées à Il et à 02.
Le transistor Q 5 maintient ensuite C 101 déchargé et Q 2 bloqué,
jusqu'à ce que la sortie U 2 ait la valeur " 1 ", c'est-à-dire Jus-
qu'à l'instant oh peut débuter la recharge suivante de Cl.
Le circuit d'interface représenté sur la fig 2 transfère le signal d'entrée à la sortie avec un retard inférieur à celui qui est introduit par le circuit connu représenté sur la fig 1: en
effet, l'électrode de gâchette de Q 1 est reliée à la borne d'en-
trée A par l'intermédiaire d'un seul circuit inverseur.
Le circuit suivant l'invention utilise, pour la charge et la décharge de la "capacité de bootstrap", des intervalles de temps déterminés logiquement par le circuit lui-même, de manière à pouvoir tirer profit de tout le temps disponible entre les 1.
impulsions de signal, sans perturber d'aucune manière celles-ci.
Plus précisément, les intervalles de temps disponibles pour la charge sont beaucoup plus longs que ceux que l'on obtient dans le circuit de la technique connue avec les retards analogiques des circuits inverseurs (par exemple, pour des fréquences de signal de 250 k Hz, on a des intervalles de temps de 500 ns au lieu de
à 40 ns), et leur durée s'adapte à la fréquence des impulsions.
Il en résulte une meilleure fiabilité et un moindre bruit, du
fait que des niveaux de courant de charge plus réduits sont possi-
bles.
En outre, la réduction des niveaux de courant dans le circuit permet un dimensionnement pl Lus favorable des composants et de l'alimentation nécessaire, avec, en conséquence, de meilleures
conditions économiques des dispositifs résultants, intégrés mono-
lithî quement par les techniqcues conues d'intégration.
Du fait qu'il n'a été decrit et représente qu'un seul exemple de ra isation de l'inventions il est évident que de nombreuses variantes sont possibles, sans que l'on s'écarte pour autant du
cadre de l'inlvention.
Par exemple, les transistors de type "à appauvrissement" et le
condensateur de bootstrap peuvent être remplacés par des disposi-
tifs équivalents du type "à enrichissement".
Dans une autre solution les transistors peuvent tre tous
des transistors à canal "lp'.
Xs

Claims (1)

REVENDICATIONS 1 Circuit d'interface pour générateurs de signaux de synchro- nisme à deux phases non superposées ayant une forme d'onde à impulsions de type rectangulaire, comprenant deux circuits jumeaux à transistors à effet de champ, identiques entre eux, comportant chacun une borne d'entrée (A, B) pour leur raccordement à un géné- rateur de signaux de synchronisme et une borne de sortie (U 1, U 2) pour leur raccordement à un circuit utilisateur, chacun de ces circuits jumeaux comportant un étage final comprenant un premier (Q 1, Q'l) et un deuxième (Q 2, Q'2) transistors-, reliés respecti- vement à un premier (-Vcc 00) et un second pôle (+V 0), opposé au premier, d'un générateur de tension d'alimentation, entre lesquels ils sont montés en série, le point de Jonction des deux transis- tors constituant la borne de sortie (ul, U 2) du circuit, l'élec- trode de gâchette du premier transistor (Q 1, Q'l) étant raccordée à la borne d'entrée du circuit par l'intermédiaire d'un circuit inverseur (Il, I'l), l'électrode de gâchette du deuxième transistor (Q 2, Q'2) étant reliée au point de jonction du premier et du deuxième transistors par l'intermédiaire d'un élément capacitif ( 01 C, C'l) et étant reliée, par l'intermédiaire d'un premier élé- ment de commutation, au second pôle (+Vc O c) du générateur de tension d'alimentation et, par l'intermédiaire d'un second élément de commutation, au premier pÈle du générateur de tension d'alimenta- tion (-Vc 00), caractérisé en ce que chacun des circuits jumeaux comprend un circuit logique NI (Nl, N'l) qui commande le premier élément de commutation, auquel il est relié, et un circuit logique ET qui commande le second élément de commutation, auquel il est relié, et en ce qu' il comprend un élément de -mémoire ( 02, C'2) qui est sensible aux signaux de sortie des deux circuits Jumeaux 2535 12 8 et quip lors du flanc antérieur de chacune des impulsions de ces signaux, mémorise le niveau du signal en sortie du circuit auquel appartient Ilèlément de mémoires transférant jusqu'à l'instant correspondant au flanc Intérieur de l'impulsion de signal de sortie suivantee un signal ayant un niveau constante égal à celui qui est mÉ,llorisê, à une première borne d'entrée du circuit logi- quo NI (Nle Nl) t-t à une premîêre borne d'entrée du circuit logi- 1,:ie ET, le circuit Tonique HI comportant une deux Ume et U-ne l'ai _ième 'Ibornes d'entrée reli'es respectivement à la borne e A,, Z) du qui le comprend et à la borne de sor- V, ('M' Ul, 'wa -u:i; jumeau, Da circuit logique EC comportait u,_> rell-lée par l'intermédîaire discircuit "r orrcitr ( 11 l 1) b 'La borîn C du, circ-ait qui la Co Erpre-ap, V 'C aelon la j,,eveiidîca-, Gionle caractérise -C de rr Atz'mçir-e ( 02, Q,12) compris dans chacun des cir- e.1 t comportant une promi'ra bor-ne t 81 î-Ze G au PC)1,:F (-V '; dia général Pur de tens S on de al imenta- 01 G e Réelle; la premiêre borne CI 1 entrêc dis 11 T f NIV à la prcnxibf- e boi P, deantrécri 011 Uî_-%a J t Implique _d Me, la borne d& sortie (Ulq 32) dud-lit cil-ecuit C 1 D et eau Premier pble par -d eune i J,, i ds (D __V de Irbension 00 _PC par Ilintermâ- i a-'; 1 r d'ul, (C î'q Q'7) mon Cés avec leurs êlec- '"- codes e 1 a ï,- 1 da draii-, la seconde borne du condensa- e ', t 1 p e Mi Gr -pÈle (-V ayai t lait 'lactroce eur 'J M ZL e tic la boriie de sort-ie ('02, M) du circuit jumeau. selon laz 1 ou 2, caractéri- 34 en c A, i 1-ac l' 47 _èl,îGik dans cbacm-i des circuits -01 i umnc- ux: est -"Àn eue (CI, terf ace selon 1 Avertie îrcuît a in y-alcoiil,- cie des car, en cc que la Premier è ' ent de comimi-'tatior- compris aan des circuits jumeai Ls est un quatrième transis- tor mon 1 jà rar ses Q'lectroclles de source et de drain entre l'electrode de gâchette du deuxième i Gransistor ( 02, Q? 2) et 3 e second pôle (+Vc) du générateur de tension d'alimentation et relié par son électrode de gâchette au circuit logique NI (Ni, N'l) qui le commande à la conduction. Circuit d'interface selon l'une quelconque des revendications i à 4, caractérisé en ce que le circuit logique ET et le second élément de commutation compris dans chacun des circuits Jumeaux sont constitués ensemble par un cinquièeme (Q 6 Q'6) et un sixième transistors (Q 3, Q'3), dont les électrodes de gâchette constituent respectivement la première et la seconde bornes d'entrée du cir- cuit logique ET, ces cinquièmes (Q 6, Q'6) et sixièmes (Q 3, Q'3) transistors étant montés en série par leurs électrodes de source et de drain, entre l'électrode de gâchette du deuxième transistor (Q 2, Q'2) et le premier pôle (-V) du générateur de tension d'ali- oc mentation. 6 Circuit d'interface selon l'une quelconque des revendications 1 à 5, caractérisé en ce que chacun des circuits jumeaux comprend un septième transistor (Q 5, Q'5), monté par ses électrodes de source et de drain entre l'électrode de gâchette du deuxième tran- sistor (Q 2, Q'2) et le premier pÈle (-Vnc) du générateur de tension d'alimentation, son électrode de gâchette étant reliée à la sortie (U 2, Ul) du circuit jumeau. 7 Circuit d'interface selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les transistors qui y sont contenus sont des transistors à effet de cbamp à gâchette isolée, de type M O S, à canal "n", les transistors qui ont une électrode directe- ment reliée au second pôle (+Vc) du générateur de tension d'ali- mentation étant du type"à appauvrissement", les autres transistors étant du type "à enrichissement". 8 Circuit d'interface selon l'une quelconque des revendications
1 à 6, caractérisé en ce que les transistors qui y sont contenus sont des transistors à effet de champ à gâchette isolée, de type
IMS, à canal "p".
I
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