EP0550731A1 - Convertisseur statique d'energie electrique a semi-conducteurs - Google Patents

Convertisseur statique d'energie electrique a semi-conducteurs

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Publication number
EP0550731A1
EP0550731A1 EP19920916067 EP92916067A EP0550731A1 EP 0550731 A1 EP0550731 A1 EP 0550731A1 EP 19920916067 EP19920916067 EP 19920916067 EP 92916067 A EP92916067 A EP 92916067A EP 0550731 A1 EP0550731 A1 EP 0550731A1
Authority
EP
European Patent Office
Prior art keywords
switch
voltage
signal
logic
order
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP19920916067
Other languages
German (de)
English (en)
Inventor
Yvon Cheron
Philippe Cussac
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
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Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP0550731A1 publication Critical patent/EP0550731A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/38—Means for preventing simultaneous conduction of switches

Definitions

  • the invention relates to a static semiconductor electrical energy converter. It is aimed at a converter having two static switches of type'- controllable at ignition and blocking, at the terminals of which are connected in antiparallel diodes, sometimes designated by "freewheeling diodes" (which ensure the free circulation of the charging current in case of simultaneous blocking of the two switches).
  • This converter structure is in particular used to produce voltage inverters or resonance converters.
  • the invention extends to an elementary converter comprising two switches as well as to the more complex converters produced by combining these elementary converters (each of these being generally designated in this case by "inverter arm").
  • converters There are essentially two types of converters having the aforementioned structure: one operating in switching termed “hard”, in which the switching of the switches are independent of the sign of the current flowing through the load, the other operating in “soft” switching in which the switching operations are carried out taking account of the sign of this current in order to avoid a violent blocking of the freewheeling diodes, liable to induce overcurrents, overvoltages and additional losses ...
  • the simultaneous conduction of the two switches is usually avoided (which would induce a short circuit in the voltage source) by introducing a delay time (called “dead time”) between the blocking of a switch and priming the other.
  • This dead time fixed in most assemblies, is sometimes adapted to the operating conditions so as to minimize it while avoiding short-circuits (references: J. BARRET, Thomson Semiconducteurs France, “Interactive switching in a bridge leg” EPE '87 Grenoble; S. BONTEMPS, Power Compact SA, "Hybrid power module for the control and protection of bipolar inverter arms 1000V / 1000A. ", " Power Electronics of the Future, Toulouse,
  • the converter control logic is then carried out by detecting the polarization state of the base / emitter junction of one of the bipolar transistors and by preventing the starting of the additional switch if this junction is conductive .
  • This improvement avoids short circuits of the voltage source but does not exclude violent blockages of the freewheeling diodes.
  • this technique is difficult to transpose outside of a bipolar technology.
  • converters of the second type (operating with soft switching) have control logic which takes account of the sign of the load current: they therefore have the essential advantage of excluding violent blockages of the diodes and their detrimental consequences; it should be noted that for a given switch, the reduction of switching losses allows much higher operating frequencies.
  • certain arrangements of this second type also exclude the risks of short circuit of the voltage source * . (patent FR 78/32428).
  • the present invention proposes to provide a new soft switching converter, free from the aforementioned faults, which eliminates both the risks of short circuits and violent blockages of the freewheeling diodes.
  • the invention aims in particular to make it possible to combine the following advantages simultaneously:
  • the static converter targeted by the invention comprises: - a source of voltage
  • a first static switch of the type controllable at ignition and blocking having two power electrodes and a control electrode
  • a second static switch of the '• type controllable during priming and blocking having two power electrodes and a control electrode, the two switches being connected in series on the voltage source and having a common point for the connection of 'a charge
  • a first adaptation circuit associated with the first switch to ensure polarization of its control electrode capable of triggering the changes of states thereof
  • a second adaptation circuit associated with the second switch to ensure polarization of its control electrode capable of triggering the changes of states thereof
  • control unit adapted to deliver additional logic control signals
  • a first state detector connected between the power electrodes of the first switch to deliver a state signal representative of the voltage level between said power electrodes
  • a second state detector connected between the power electrodes of the second switch to deliver a state signal representative of the voltage level between said power electrodes
  • the converter is characterized in that:
  • the first logic interface is arranged to receive the state signal from the second state detector, said interface being adapted to deliver to the first adaptation circuit a logic command signal, carrying a conduction order if and only if:
  • control logic signal from the control unit corresponds to a conduction authorization
  • the state signal from the second state detector is representative of the blocked state of both the second AND switch of the second diode, and carrying a blocking order if:
  • control logic signal corresponds to a blocking order
  • the status signal is representative of the conductive state of the second switch OR of the conductive state of the second diode
  • the second logical interface is arranged to receive the state signal from the first state detector, said interface being adapted to deliver to the second adaptation circuit a logical conduction signal carrying a conduction order if and only if :
  • control logic signal from the control unit corresponds to a conduction authorization
  • the status signal from the first state detector is representative of the blocked state of both the first AND switch of the first diode, and carrying a blocking order if:. the control logic signal corresponds to a blocking order,
  • the status signal is representative of the conductive state of the first switch OR of the conductive state of the first diode.
  • the state detectors monitor the two switch / diode assemblies; their crossed arrangement as well as the logic of the interfaces make it possible to strictly prohibit the initiation of a switch if the opposite set * . switch / diode is not blocked, so that any short circuit of the voltage source is excluded as well as any sudden blocking of the diodes (the blocked state of a "switch / diode assembly" is defined as l state where the switch and the diode are simultaneously blocked, and the conductive state as the state where at least one is on).
  • the converter also comprises: - a c ir cui tr and ard inte rc alé ent between the first logic interface and the second state detector in order to introduce a delay on the state signal and deliver a delayed status signal to the first logical interface,
  • these delay circuits are adapted to introduce equal delays on the status signals in order to preserve the operating symmetry of the converter.
  • delay circuits guarantee that, regardless of the operating point, switching when the switches are primed at minimum voltage.
  • the delay circuit of the detector concerned differs the ignition authorization assigned to the opposite switch, thus allowing the voltage across this switch to decrease.
  • An appropriate choice of the value of this delay allows in each application to initiate the minimum voltage ⁇ s, in particular at zero voltage when the load current is sufficient at the time of switching.
  • the converter according to the invention advantageously comprises:
  • a second pulse current source associated with the second switch to force the appearance of a direct voltage between its power electrodes after polarization of the control electrode of said switch in the direction of blocking.
  • these sources have the function of temporarily reinforcing the charge current so as to artificially cause a direct voltage to appear between the power electrodes of the switch which must be blocked: this voltage causes the state detector of the switch / diode assembly concerned to consider this assembly as blocked so as to immediately authorize the striking of the opposite switch.
  • the current source makes it possible to block the corresponding diode (which is then crossed by a weak current), at the appearance of the blocking order of the associated switch: this ensures, in this case, the appearance of the aforementioned direct voltage.
  • a delay circuit is associated with each pulse current source in order to trigger the current pulse with a predetermined delay after the appearance of a blocking order at the output of the corresponding logic interface; each current source being of the voltage-limited current source type, this delay prevents systematic triggering of the current sources after each blocking order: in fact, if the charging current is sufficient to cause the appearance of the direct voltage sus - mentioned, the voltage-limited current source will be inhibited .
  • - Figure 1 is a block diagram of this converter
  • - Figure 2 is a detailed electronic diagram, giving an exemplary embodiment of a pulse current source
  • FIGS. 3a to 3n, 4a to 4n, and 5a to 5n are timing diagrams illustrating various operating modes of the converter
  • FIG. 6 is a block diagram of an application of the invention (series resonance inverter).
  • the elementary converter shown by way of example in FIG. 1 is an inverter arm which can be combined with one or more identical arms in order to supply a load CH (single or multi-phase); these elementary converters are supplied by the same voltage source (E) which in the example is a continuous source of amplitude e.
  • Each elementary converter comprises two static switches K- j and K 2 of the type which can be controlled by starting and blocking. Each switch is connected to a diode (freewheeling) in antiparallel D - j , D 2 "The switches KH and K 2 can in particular be MOS transistors, the diodes D -. and D p then being naturally integrated into these components (body diodes).
  • the two switches 1 and K 2 are connected in series to the terminals of the voltage source E, the load being connected in star with the two switches.
  • the control electrode of each switch K 1 or K 2 is connected to an adaptation circuit AD- j or AD 2 (commonly referred to as "driver circuit") which ensures shaping, adaptation and amplifying the control logic signal received or- ,, or 2 in order to trigger the changes of state of the switch Ki or K 2 -
  • the converter comprises a UP control unit which is known per se (generally a microprocessor) and delivers two complementary control logic signals pil and pil in order to control, according to * the application, the exchanges of energy between the voltage source E and the load CH (for example adjustment of the amplitude and the frequency of the voltage across the load in the case of a passive load).
  • UP control unit which is known per se (generally a microprocessor) and delivers two complementary control logic signals pil and pil in order to control, according to * the application, the exchanges of energy between the voltage source E and the load CH (for example adjustment of the amplitude and the frequency of the voltage across the load in the case of a passive load).
  • the LOG. ,, logic interface (respectively L0G) also receives a delayed status signal s' 2 ,
  • the delayed status signal s'- (respectively s' ..) is generated by a state detector DKD 2 (respectively DKD-,) followed by a delay circuit RET 2 (respectively RET ").
  • Each state detector DKD., (Or DKD-) comprises in the example shown in FIG. 1:
  • a voltage comparator COMP-, (or C0MP 2 ) arranged to compare the reverse voltage v-, (or v 2 ) at the terminals of the corresponding diode D 1 (or D 2 ) with a reference voltage v ⁇ - j (or Vf) greater than the saturation voltage of the static switches, and less than the voltage e at the terminals of the voltage source E,
  • an inverter INV 1 (or INV 2 ) arranged to receive the logic control signal from the logic interface LOG-, (or L0G 2 ) in order to deliver a signal complementary
  • an AND AND (or AND-) logic gate arranged to receive the signal from the comparator C0MP, (or C0MP 2 ) and the complementary signal from the inverter INV 1 (or INV 2 ) in order to deliver the signal state s-, (or s 2 ).
  • the reference voltage is delivered by a voltage generator GF, (or GF 2 ) and is fixed in each application according to the type of switch to a value greater than the saturation voltage thereof, in particular the 1.2 to 2 times the saturation voltage.
  • the signal s., Or s 2 is galvanically isolated, for example using an optocoupler.
  • the logic interface LOG. (Respectively L0G 2 ) associated with the switch K-, (respectively K 2 ) receives a piloting signal pil (respectively pil) and the delayed status signal s ' 2 (respectively s'. ,) representative of the state of the complementary switch K 2 / diode D 2 assembly (respectively K -, / D.,).
  • the delay r, or r 2 introduced by the delay circuits RET-, or RET 2 makes it possible to initiate the switches under the minimum voltage and in particular, when the load current is sufficient at the instant of a switching, d ' prime the switches at zero voltage, so as to reduce the switching losses in these switches.
  • the converter comprises, associated with each switch K, / diode D, assembly (respectively K 2 / D 2 ) a pulse current source J,
  • each current source J ,, J- gives rise to a direct voltage across the terminals of the corresponding switch K,, K, which is greater than the reference voltage v ⁇ , or Vf> 2 and allows the state detector to consider that the corresponding switch / diode assembly is blocked: the initiation of the additional switch is then possible.
  • These provisions make it possible in particular to obtain the no-load operation of the converter (charging current i ch zero) as well as its starting in all cases j moreover, if the charging current at the instant of a switching is a current diode weak, the current source causes a blocking of the corresponding diode, then the appearance of a direct voltage as above indicated.
  • FIG. 2 shows an exemplary embodiment of a pulse current source J, (or J 2 ).
  • the delayed control signal or ', from the TEMP delay circuit, is delivered to the control electrode of a static switch Tj 1 (in the example the gate of a MOS transistor).
  • This transistor T j is connected, on the one hand, to a voltage source of amplitude e-, which makes it possible to calibrate the current pulse j ,, on the other hand, to an inductance L -; -, in series with a diode D ** ,.
  • the switching on of the transistor j triggers a current oscillation through the oscillating circuit constituted by the inductance L j , and the power inter-electrode capacitor of the switch K, / diode D, assembly.
  • the diode D j - prevents the appearance of this current oscillation if the direct voltage across the terminals of the switch K-, is greater than the voltage e ,. (This voltage can in particular be chosen to be equal to the thresholds v-, * . Or v f2 ).
  • the diode DJ spontaneously inhibits the current source in the event of sufficient direct voltage between the terminals of the switch K ,.
  • FIGS. 3a to 3n illustrate the essential signals generated in the converter in the case of switching in the direction of blocking of the switch K 2 with a low but not zero load current i ch .
  • the voltages v ⁇ . ,, v ⁇ .-., E, and e 2 are equal ( Figure 3c).
  • passage at 0 pil represents an order for blocking the switch K 2
  • passage at 1 pil represents the authorization to initiate the switch K- (FIGS. 3a, 3b) •
  • This switch K causes the collapse of the voltage v, and, therefore, the voltage v 2 goes to the value + e (FIG. 3c).
  • the voltage v passes below the threshold v * .
  • And causes the switching to 0 of the status signals s, and s', (FIGS. 3i and 3j), which confirms the initiation prohibition of switch K 2 .
  • the current source J 2 is requested (or ' 2 1; figure 41). In this case, this current source is no longer inhibited and delivers a current pulse (FIG. 4m) which ensures operation identical to the previous case (growth of the voltage v 2 and decrease of the voltage v, ).
  • FIGS. 5a to 5n illustrate the same signals but in the case of switching under load current i ⁇ h of sufficient value to ensure the ignition of switches under zero voltage.
  • FIG. 6 is a diagram of a non-reversible continuous / continuous series resonance converter.
  • This converter consists of two inverter arms of the type previous, arranged in full deck.
  • Each switch of the two arms is constituted by a MOS transistor (MOS, ... MOSj j ); the diodes shown are the body diodes of said transistors; the capacities represented are the capacities intrinsic to the transistors.
  • the charge consists of a *. transformer T, the primary of which is connected in series with an LC series oscillating circuit, and the secondary of which outputs on a conventional RED diode rectifier.
  • the control part of each inverter arm PCM, 2 , PC ⁇ is identical to that described above.
  • Such a converter is particularly advantageous for operating at high frequency (a few hundred kilohertz), this operation being viable only because of the performance of the device, in particular the reduction of switching losses and operational safety.

Abstract

L'invention concerne un convertisseur statique d'énergie électrique à semi-conducteurs, en particulier du type onduleur. Ce convertisseur se caractérise en ce qu'il comprend des détecteurs d'état (DKD1, DKD2) associés aux ensembles interrupteurs/diodes et une logique spécifique qui confère au convertisseur un caractère bistable évitant les courts-circuits et interdisant en outre tout blocage violent des diodes de roue libre (D1, D2). Un tel convertisseur est le siège de faibles pertes de commutation lui permettant de fonctionner à haute fréquence; il possède en outre une large plage de fonctionnement.

Description

CONVERTISSEUR '"STATIQUE D'ENERGIE ELECTRIQUE A SEMI-CONDUCTEURS
L'invention concerne un convertisseur statique d'énergie électrique à semi-conducteurs. Elle vise un convertisseur possédant deux interrupteurs statiques de type'- commandable à l'amorçage et au blocage, aux bornes desquels sont connectées en antiparallèle des diodes, parfois désignées par "diodes de roue libre" (lesquelles assurent la libre circulation du courant de charge en cas de blocage simultané des deux interrupteurs). Cette structure de convertisseur est en particulier utilisée pour réaliser des onduleurs de tension ou des convertisseurs à résonance.
L'invention s'étend à un convertisseur élémentaire comprenant deux interrupteurs ainsi qu'aux convertisseurs plus complexes réalisés en combinant ces convertisseurs élémentaires (chacun de ceux-ci étant généralement désigné dans ce cas par "bras d'onduleur").
Il existe essentiellement deux types de convertisseurs ayant la structure précitée : l'un fonctionnant en commutation qualifiée de "dure", dans lequel les commutations des interrupteurs sont indépendantes du signe du courant qui traverse la charge, l'autre fonctionnant en commutation "douce" dans lequel les commutations sont réalisées en tenant compte du signe de ce courant en vue d'éviter un blocage violent des diodes de roue libre, susceptible d'induire des surintensités, des surtensions et des pertes supplémentaires...
Dans le premier type de convertisseur, on évite habituellement la conduction simultanée des deux interrupteurs (qui induirait un court-circuit de la source de tension) en introduisant un temps de retard (dit "temps mort") entre le blocage d'un interrupteur et l'amorçage de l'autre. Ce temps mort, fixe dans la plupart des montages, est parfois adapté aux conditions de fonctionnement de façon à le minimiser tout en évitant les courts-circuits (références : J. BARRET, Thomson Semiconducteurs France, "Interactive switching in a bridge leg" EPE'87 Grenoble ; S. BONTEMPS, Power Compact S.A., "Module hybride de puissance pour la commande et la protection de bras d'onduleur bipolaire 1000V/1000A."," Electronique de Puissance du Futur, Toulouse,
Octobre 1990) ; dans le cas d'une technologie bipolaire
(transistors bipolaires), la logique de commande du convertisseur est alors réalisée en détectant l'état de polarisation de la jonction base/émetteur de l'un des transistors bipolaires et en interdisant l'amorçage de l'interrupteur complémentaire si cette jonction est conductrice. Cette amélioration évite les courts-circuits de la source de tension mais n'exclut pas les blocages violents des diodes de roue libre. De plus, cette technique est di ficilement transposable en dehors d'une technologie bipolaire.
Le brevet US 4.641.231 et le brevet DE 4.038.299 décrivent des dispositifs du type précité, capables d'éviter les courts-circuits dans le bras d'onduleur mais inaptes à supprimer les risques de blocages violents des diodes de roue libre : dans ces dispositifs, l'état de l'interrupteur complémentaire est détecté au niveau de son électrode de commande, mais, en aucun cas, n'est pris en compte l'état bloqué ou passant des diodes de roue libre. Il est à noter que, dans la variante représentée à la figure 6 du brevet US 4.641.231, est ajoutée de façon redondante une détection de l'état bloqué ou passant de l'interrupteur complémentaire afin de rechercher le meilleur instant d'amorçage ; cette détection qui double la détection effectuée au niveau de l'électrode de commande est assurée sur les électrodes de puissance dudit interrupteur (comparateur 82) et le signal de détection est combiné à un signal d'information de courant (issu du comparateur 90) pour donner une logique spécifique visant à obtenir une redondance de commande des interrupteurs dans le but d'éviter les courts-circuits : un tel montage est totalement inapte à supprimer les blocages violents des diodes de roue libre. Par ailleurs, les convertisseurs du second type (fonctionnant en commutation douce) ont une logique de commande qui tient compte du signe du courant de charge : ils présentent, de ce fait, l'avantage essentiel d'exclure les blocages violents des diodes et leurs conséquences préjudiciables ; il convient de souligner que, pour un interrupteur donné, la réduction des pertes par commutation autorise des fréquences de fonctionnement beaucoup plus élevées. De plus, moyennant des logiques de commutation spécifiques, certains montages de ce second type excluent également les risques de court-circuit de la source de tension *. (brevet FR 78/32428). Toutefois, ces montages présentent un certain nombre de défauts dus précisément à leur logique de commutation très contraignante : cette logique interdit, en effet, les commutations à courant de charge nul et exige donc, au démarrage, un dispositif auxiliaire spécifique pour initier le fonctionnement ; en outre, au voisinage des fonctionnements à vide, cette logique conduit à des arrêts intempestifs qui nécessitent l'adjonction de circuits auxiliaires de forçage de commutation (brevet FR 85/16894). En d'autres termes, la logique de commande des convertisseurs de ce second type assure une sécurité de commutation idéale mais implique une réduction importante de la plage de fonctionnement : pour élargir à nouveau cette plage, il devient alors nécessaire de modifier les circuits de puissance, avec des surcoûts élevés.
La présente invention se propose de fournir un nouveau convertisseur à commutations douces, exempt des défauts précités, qui supprime à la fois les risques de courts-circuits et de blocages violents des diodes de roue libre. L'invention vise en particulier à permettre de réunir simultanément les avantages suivants :
- commutation douce excluant les possibilités de blocages violents des diodes de roue libre, chaque commutation s'accompagnant de surintensités et surtensions négligeables et de pertes énergétiques réduites compatibles avec des fréquences de commutation élevées (plusieurs centaines de kilohertz),
- sécurité de fonctionnement supprimant tout risque de court-circuit de la source de tension,
- démarrage naturel sans moyens de forçage,
- fonctionnement à vide (courant de charge nul).
Le convertisseur statique visé par l'invention comprend : - une source de tension,
- un premier interrupteur statique du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande,
- un second interrupteur statique du type '• commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande, les deux interrupteurs étant connectés en série sur la source de tension et possédant un point commun pour la connexion d'une charge ,
- une première diode connectée en antiparallèle entre les électrodes de puissance du premier interrupteur , - une seconde diode connectée en antiparallèle entre les électrodes de puissance du second interrupteur ,
- un premier circuit d'adaptation associé au premier interrupteur pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci,
- un second circuit d'adaptation associé au second interrupteur pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci,
- une unité de pilotage adaptée pour délivrer des signaux logiques de pilotage complémentaires,
- un premier détecteur d'état connecté entre les électrodes de puissance du premier interrupteur pour délivrer un signal d'état représentatif du niveau de tension entre lesdites électrodes de puissance,
- un second détecteur d'état connecté entre les électrodes de puissance du second interrupteur pour délivrer un signal d'état représentatif du niveau de tension entre lesdites électrodes de puissance,
- une première interface logique intercalée entre l'unité de pilotage et le premier circuit d'adaptation,
- une seconde interface logique intercalée entre l'unité de pilotage et le second circuit d'adaptation. Selon la présente invention, le convertisseur se caractérisé- en ce que :
- la première interface logique est agencée pour recevoir le signal d'état issu du second détecteur d'état, ladite interface étant adaptée pour délivrer vers le premier circuit d'adaptation un signal logique de commande-, porteur d'un ordre de conduction si et seulement si :
. le signal logique de pilotage issu de l'unité de pilotage correspond à une autorisation de conduction, ET
. le signal d'état issu du second détecteur d'état est représentatif de l'état bloqué à la fois du second interrupteur ET de la seconde diode, et porteur d'un ordre de blocage si :
. le signal logique de pilotage correspond à un ordre de blocage, OU
. le signal d'état est représentatif de l'état conducteur du second interrupteur OU de l'état conducteur de la seconde diode,
- la seconde interface logique est agencée pour recevoir le signal d'état issu du premier détecteur d'état, ladite interface étant adaptée pour délivrer vers le second circuit d'adaptation un signal logique de conduction porteur d'un ordre de conduction si et seulement si :
. le signal logique de pilotage issu de l'unité de pilotage correspond à une autorisation de conduction,
ET . le signal d'état issu du premier détecteur d'état est représentatif de l'état bloqué à la fois du premier interrupteur ET de la première diode, et porteur d'un ordre de blocage si : . le signal logique de pilotage correspond à un ordre de blocage,
OU
. le signal d'état est représentatif de l'état conducteur du premier interrupteur OU de l'état conducteur de la première diode. Ainsi, dans le convertisseur de l'invention, les détecteurs d'état assurent une surveillance des deux ensembles interrupteur/diode ; leur agencement croisé ainsi que la logique des interfaces permettent d'interdire de façon stricte l' amorçage d' un interrupteur si l' ensemble opposé *. interrupteur/diode n'est pas bloqué , de sorte que tout court- circuit de la source de tension est exclu de m ême que tout blocage brusque des diodes ( l' état bloqué d'un "ensemble interrupteur/diode" est défini comme l'état où l'interrupteur et la diode sont simultanément bloqués, et l'état conducteur comme l' état où l 'un au moins est passant ) .
De plus, lorsque les deux interrupteurs sont bloqués, la tension délivrée par la source se répartit sur ces deux interrupteurs et chaque détecteur d 'é tat autorise l'amorçage de l'interrupteur opposé : le démarrage peut ainsi se produire sous le contrôle de l'unité de pilotage.
Selon un mode de réalisation préféré , le convertisseur comprend également : - un c ir cui t r et ard inte r c al é ent r e la première interface logique et le second détecteur d 'état en vue d'introduire un retard sur le signal d'état et de délivrer vers la première interface logique un signal d'état retardé ,
- un cir cui t r etard inter calé e ntr e l a seconde interface logique et le premier détecteur d'état en vue d'introduire un retard sur le signal d'état et de délivrer vers la seconde interface logique un signal d'état retardé.
De préférence , ces circuits retards sont adaptés pour introduire des retards égaux sur les signaux d'état afin de préserver la symétrie de fonctionnement du convertisseur .
Ces circuits retards garantissent , que l que soit le point de fonctionnement, une commutation à l'amorçage des interrupteurs sous tension minimale. En effet, lorsqu'un blocage est détecté sur un ensemble donné interrupteur/diode , le circuit retard du détecteur concerné diffère l'autorisation d'amorçage affecté à l'interrupteur opposé , permettant ainsi à la tension aux bornes de cet interrupteur de décroître . Un choix approprié de la valeur de ce retard permet dans chaque application de réaliser l'amorçage soμs tension minimale , notamment sous tension nulle lorsque le courant de charge est suffisant à l'instant de la commutation.
En outre, le convertisseur conforme à l'invention comprend avantageusement :
- une première source de courant-, impulsionnelle associée au premier interrupteur pour forcer l'apparition d'une tension directe entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage,
- une seconde source de courant impulsionnelle associée au second interrupteur pour forcer l'apparition d'une tension directe entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage.
Dans le cas où le courant traversant la charge est nul ou faible aux instants de commutations, ces sources ont pour fonction de renforcer temporairement le courant de charge de façon à faire apparaître artificiellement une tension directe entre les électrodes de puissance de l'interrupteur qui doit être bloqué : cette tension amène le détecteur d'état de l'ensemble interrupteur/diode concerné à considérer cet ensemble comme bloqué de façon à autoriser aussitôt l'amorçage de l'interrupteur opposé. De plus, dans le cas où le courant de charge est un courant de diode faible, la source de courant permet de bloquer la diode correspondante (qui est alors traversée par un courant faible), à l'apparition de l'ordre de blocage de l'interrupteur associé : ceci assure, dans ce cas, l'apparition de la tension directe sus-évoquée.
De préférence, un circuit retard est associé à chaque source de courant impulsionnelle en vue de déclencher l'impulsion de courant avec un retard prédéterminé après apparition d'un ordre de blocage à la sortie de l'interface logique correspondante ; chaque source de courant étant du type source de courant limitée en tension, ce retard évite un déclenchement systématique des sources de courant après chaque ordre de blocage : en effet, si le courant de charge est suffisant pour provoquer l'apparition de la tension directe sus-évoquée, la source de courant limitée en tension sera inhibée .
La description qui suit en référence aux dessins annexés présente un mode de réalisation préféré d'un convertisseur conforme à l'invention et illustre l'allure des signaux correspondants ; sur ces dessins qui font partie-, intégrante de la description :
- la figure 1 est un schéma synoptique de ce convertisseur , - la figure 2 est un schéma électronique de détail, donnant un exemple de réalisation d'une source de courant impulsionnelle,
- les figures 3a à 3n, 4a à 4n, et 5a à 5n, sont des chronogrammes illustrant divers modes de fonctionnement du convertisseur,
- la figure 6 est un schéma synoptique d'une application de l'invention (onduleur à résonance série).
Le convertisseur élémentaire représenté à titre d'exemple à la figure 1 est un bras d'onduleur qui peut être combiné à un ou plusieurs bras identiques en vue d'alimenter une charge CH (mono ou polyphasée) ; ces convertisseurs élémentaires sont alimentés par une même source de tension (E) qui en l'exemple est une source continue d'amplitude e. Chaque convertisseur élémentaire comprend deux interrupteurs statiques K-j et K2 du type commandable à l'amorçage et au blocage. Chaque interrupteur est connecté à une diode (de roue libre) en antiparallèle D -j , D2« Les interrupteurs KH et K2 peuvent notamment être des transistors MOS, les diodes D-. et Dp étant alors naturellement intégrés dans ces composants (diodes de corps) .
Les deux interrupteurs 1 et K2 sont connectés en série aux bornes de la source de tension E, la charge étant connectée en étoile avec les deux interrupteurs. De façon habituelle, l'électrode de commande de chaque interrupteur K1 ou K2 est reliée à un circuit d'adaptation AD-j ou AD2 (couramment désigné par "circuit driver") qui assure la mise en forme, l'adaptation et l'amplification du signal logique de commande reçu or-,, or2 en vue de déclencher les changements d'état de l'interrupteur Ki ou K2-
Le convertisseur comprend une unité de pilotage UP qui est connue en soi (généralement un microprocesseur) et délivre deux signaux logiques de pilotage complémentaires pil et pil en vue de contrôler, selon * l'application, les échanges d'énergie entre la source de tension E et la charge CH (par exemple réglage de l'amplitude et de la fréquence de la tension aux bornes de la charge dans le cas d'une charge passive).
Les signaux de pilotage pil et pil sont délivrés sur des interfaces logiques L0G-, et L0G2 qui transforment lesdits signaux de pilotage en signaux de commande or-, et or2 porteur soit d'ordres de blocage or. = 0, or2 _ 0 soit d'ordres de conduction or., = 1, or = 1, de façon à assurer la commutation des interrupteurs K1 et K2 dans des conditions spécifiques propres à l'invention qui conduisent aux avantages détaillés plus loin.
L'interface logique LOG.,, (respectivement L0G ) reçoit par ailleurs un signal d'état retardé s'2,
(respectivement s'.,) représentatif de l'état bloqué ou passant de l'ensemble interrupteur K /diode D2 complémentaire
(respectivement K^ D<).
Le signal d'état retardé s'- (respectivement s'..) est élaboré par un détecteur d'état DKD2 (respectivement DKD-,) suivi d'un circuit retard RET2 (respectivement RET«).
Les deux circuits retards RET-,, RET2 introduisent de préférence un retard identique, égal à une fraction de la période de commutation des interrupteurs. Chaque détecteur d'état DKD., (ou DKD-) comprend en l'exemple représenté à la figure 1 :
. un comparateur de tension COMP-, (ou C0MP2) agencé pour comparer la tension inverse v-, (ou v2) aux bornes de la diode correspondante D1 (ou D2) avec une tension de référence v^-j (ou Vf ) supérieure à la tension de saturation des interrupteurs statiques, et inférieure à la tension e aux bornes de la source de tension E,
. un inverseur INV1 (ou INV2) agencé pour recevoir le signal logique de commande issu de l'interface logique LOG-, (ou L0G2) en vue de délivrer un signal complémentaire,
. une porte ET logique AND, (ou AND-) agencée pour recevoir le signal issu du comparateur C0MP, (ou C0MP2) et le signal complémentaire issu de l'inverseur INV1 (ou INV2) en vue de délivrer le signal d'état s-, (ou s2).
La tension de référence est délivrée par un générateur de tension GF, (ou GF2) et est fixée dans chaque application en fonction du type d'interrupteur à une valeur supérieure à la tension de saturation de celui-ci, en particulier de l'ordre de 1,2 à 2 fois la tension de saturation .
De façon classique, en sortie de chaque détecteur d'état, le signal s., ou s2 est isolé galvaniquement, par exemple à l'aide d'un optocoupleur .
L'interface logique LOG., (respectivement L0G2) associé à l'interrupteur K-, (respectivement K2) reçoit un signal de pilotage pil (respectivement pil) et le signal d'état retardé s'2 (respectivement s'.,) représentatif de l'état de l'ensemble interrupteur K2/diode D2 complémentaire (respectivement K-,/D.,). Cette interface LOG-, (respectivement L0G ) qui peut être une porte logique ET délivre vers le circuit d'adaptation associé AD-, (respectivement AD2) un signal logique de commande or, (respectivement or2) ; ce signal est porteur d'un ordre de conduction or, = 1 (respectivement or-, = 1) si et seulement si : le signal logique de pilotage pil (respectivement pil) correspond à une autorisation de conduction , ET le signal d'état retardé s'2 (respectivement s',) est représentatif de l'état bloqué de l'ensemble interrupteur K2/diode D2 (respectivement K-j/D,).
Ce signal de commande est porteur d'un ordre de blocage or, = 0 (respectivement or2 _. 0) dans les cas contraires.
Une telle logique de commande permet de gérer les échanges d'énergie entre source et charge, en bénéficiant des avantages suivants. Tout blocage violent des diodes est exclu puisque, préalablement à l'amorçage d'un interrupteur, on s'assure du blocage de la diode complémentaire ; on s'affranchit de ce fait de tous les phénomènes afférant à ces blocages violents : surintensités, surtensions, pertes. Tout risque de court-circuit de la source de tension est exclu puisque, préalablement à l'amorçage d'un interrupteur, on*- s'assure que l'interrupteur complémentaire est effectivement bloqué, c'est-à-dire qu'il a reçu un ordre de blocage et que cet ordre de blocage est devenu effectif au niveau de l'interrupteur (une tension directe est apparue entre ses électrodes de puissance).
Le retard r, ou r2 introduit par les circuits retards RET-, ou RET2 permet d'amorcer les interrupteurs sous la tension minimale et en particulier, lorsque le courant de charge est suffisant à l'instant d'une commutation, d'amorcer les interrupteurs sous tension nulle, de façon à réduire les pertes par commutation dans ces interrupteurs.
Par ailleurs, le convertisseur comprend, associé à chaque ensemble interrupteur K, /diode D, (respectivement K2/D2) une source de courant impulsionnelle J,
(respectivement J-) qui est pourvue d'une sortie de puissance connectée à la cathode de la diode D, (respectivement D2) et d'une entrée de commande connectée à la sortie de l'interface logique LOG, (respectivement L0G2) en vue d'engendrer une impulsion de courant j, (respectivement j2) en présence d'un ordre de blocage or, = 0 (respectivement or- = 0) issu de ladite interface logique, et ainsi de forcer l'apparition d'une tension directe v, (respectivement v2) entre les électrodes de puissance de l'interrupteur K, (respectivement K2) après polarisation de son électrode de commande dans le sens du blocage ; la source de courant est adapté pour que cette tension directe v, (respectivement v2) soit supérieure à la tension de référence v^, (respectivement v^2) engendrée dans le détecteur d'état DKD, (respectivement DKD ). Un circuit retard TEMP, (respectivement
TEMP ) est en l'exemple associé à la source de courant impulsionnelle J, (respectivement J2) qui est du type limité en tension, en vue de déclencher l'impulsion de courant avec un retard prédéterminé b-* (respectivement b2) après apparition de l'ordre de blocage or, = 0 (respectivement or = 0). De préférence, les circuits retards TEMP, et TEMP2 associés aux deux sources J., et J- sont adaptés pour introduire des retards égaux b, = b2. Ainsi, en l'absence de courant de charge i-^ ou en cas d'insuffisance, chaque source de courant J,, J- fait apparaître une tension directe aux bornes de l'interrupteur correspondant K, , K , qui est supérieure à la tension de référence v^, ou Vf>2 et permet au détecteur d'état de considérer que l'ensemble correspondant interrupteur/diode est bloqué : l'amorçage de l'interrupteur complémentaire est alors possible. Ces dispositions permettent en particulier d'obtenir le fonctionnement à vide du convertisseur (courant de charge ich nul) ainsi que son démarrage dans tous les cas j de plus, si le courant de charge à l'instant d'une commutation est un courant de diode faible, la source de courant entraîne un blocage de la diode correspondante, puis l'apparition d'une tension directe comme ci-dessus indiqué. On préserve ainsi le fonctionnement du convertisseur dans les meilleures conditions de commutation sur une plage de variation du courant de charge la plus large possible. Au-delà de cette plage, le convertisseur est naturellement auto-protégé contre les blocages violents des diodes, puisqu'il cesse alors de commuter . Le retard b, ou b2 de déclenchement de la source J, ou J2 évite que celle-ci débite si le courant de charge est suffisant pour développer une tension directe aux bornes des interrupteurs K, ou K2 (tension supérieure à la tension de référence v^», ou v-.-.). La figure 2 présente un exemple de réalisation d'une source de courant impulsionnelle J, (ou J2). Le signal de commande retardé or', issu du circuit retard TEMP, est délivré sur l'électrode de commande d'un interrupteur statique Tj1 (en l'exemple la grille d'un transistor MOS). Ce transistor Tj, est connecté, d'une part, à une source de tension d'amplitude e-, qui permet de calibrer l'impulsion de courant j,, d'autre part, à une inductance L-;-, en série avec une diode D**,. La mise en conduction du transistor j, déclenche une oscillation de courant à travers le circuit oscillant constitué par l'inductance Lj, et le condensateur 'inter-électrodes de puissance de l'ensemble interrupteur K, /diode D,. La diode Dj-, empêche l'apparition de cette oscillation de courant si la tension directe aux bornes de l'interrupteur K-, est supérieure à la tension e,. (Cette tension peut en particulier être choisie égale aux seuils v-., *. ou vf2).
De ce fait, grâce à l'introduction d'un retard b, à la mise en conduction du transistor Tj,, la diode DJ, inhibe spontanément la source de courant en cas de tension directe suffisante entre les bornes de l'interrupteur K,.
Les figures 3a à 3n illustrent les signaux essentiels engendrés dans le convertisseur dans le cas d'une commutation dans le sens du blocage de l'interrupteur K2 avec un courant de charge ich faible mais non nul. Sur ces figures, on a supposé que les tensions v^.,, v^.-., e, et e2 étaient égales (figure 3c).
Le front de passage à 0 de pil représente un ordre de blocage de l'interrupteur K2, tandis que le passage à 1 de pil représente l'autorisation d'amorçage de l'interrupteur K-, (figures 3a, 3b) •
On voit à la figure 3k que le signal de commande bascule en ordre de blocage : or2 = 0 ; le basculement du signal de commande or, est différé (figure 3f). A partir de l'instant de blocage de l'interrupteur K2, le courant de charge iQ^ est dévié vers les condensateurs C, et C2 intrinsèques aux interrupteurs K, et K (figure 3 n). De ce fait, les tensions v, et v2 évoluent comme l'illustre la figure 3c : croissance de la tension v2 à partir de 0 et décroissance de la tension v, à partir de + e. La tension v2 passe la tension de seuil v--2 et induit le basculement du comparateur C0MP2 et conjointement du signal s2 issu du détecteur d'état DKD2 (figure 3d). L'ensemble interrupteur K2/diode D2 est alors considéré comme bloqué (signal d'état s2 = 1).
Le phénomène de charge du condensateur C2 et de décharge du condensateur C-, se poursuit. Après un retard b2, le signal de commande retardé or'2 bascule (figure 31) et sollicite la source de courant J2 : comme à cet instant de sollicitation, la tension v est supérieure à la tension et alimentation 'e2 de la source de courant J-, cette source est inhibée par la diode Dj2 (figure 3m). Ceci illustre l'intérêt du retard b2 qui évite à la source de courant impulsionnelle de débiter inutilement. Après un retard r2, le signal d'état retardé s'2 bascule à son tour et conjointement le signal de*, commande or, bascule et se traduit par un ordre de conduction de l'interrupteur K, : or, = 1 (figures 3e et 3f). L'amorçage de cet interrupteur K, provoque l'effondrement de la tension v, et, de ce fait, la tension v2 passe à la valeur + e (figure 3c). En chutant, la tension v, passe en dessous du seuil v*., et provoque le basculement à 0 des signaux d'état s, et s', (figures 3i et 3j), ce qui confirme l'interdiction d'amorçage de l'interrupteur K2. Ceci montre l'intérêt du retard r2 qui permet un amorçage de l'interrupteur sous tension minimale de façon à réduire les pertes.
Les figures 4a à 4n illustrent les mêmes signaux, mais dans le cas d'une commutation sous courant de charge iQγ. = 0 (fonctionnement à vide). Suite à l'ordre de blocage de l'interrupteur K2 (or2 = 0, figure 4k), les tensions v, et v2 n'évoluent pas puisque ich = 0. Après un retard b2, la source de courant J2 est sollicitée (or'2 1 ; figure 41). Dans ce cas, cette source de courant n'est plus inhibée et délivre une impulsion de courant (figure 4m) qui assure un fonctionnement identique au cas précédent (croissance de la tension v2 et décroissance de la tension v,...).
Les figures 5a à 5n illustrent les mêmes signaux mais dans le cas d'une commutation sous courant de charge iαh de valeur suffisante pour assurer l'amorçage des interrupteurs sous tension nulle. Le courant de charge a, dans ce cas, une valeur suffisante pour assurer la charge complète du condensateur C (v2 = + e) et la décharge complète du condensateur C, (v, = 0) (figures 5c et 5n), ceci avant que le signal d'état retardé s'2 bascule (figure 5e) : la mise en conduction de l'interrupteur K, s'effectue donc sous tension nulle après une séquence de conduction de la diode D-,.
La figure 6 est un schéma d'un convertisseur à résonance série continu/continu non réversible. Ce convertisseur est constitué par deux bras d'onduleur du type précédent, agencés en pont complet. Chaque interrupteur des deux bras est constitué par un transistor MOS (MOS,... MOSjj) ; les diodes représentées sont les diodes de corps desdits transistors ; les capacités représentées sont les capacités intrinsèques aux transistors. La charge est constituée par un*. transformateur T dont le primaire est connecté en série avec un circuit oscillant série LC et dont le secondaire débite sur un redresseur à diode classique RED. A cette figure, la partie commande de chaque bras d'onduleur PCM,2, PC ^ est identique à celle décrite précédemment.
Un tel convertisseur est particulièrement intéressant pour fonctionner à haute fréquence (quelques centaines de kilohertz), ce fonctionnement n'étant viable qu'en raison des performances du dispositif, en particulier la réduction des pertes par commutation et la sécurité de fonctionnement.

Claims

REVENDICATIONS 1/ - Convertisseur statique d'énergie électrique à semi-conducteurs, comprenant : - une source de tension (E), - un premier interrupteur statique (K-, ) du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande, - un second interrupteur statique (K2) du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande, les deux interrupteurs étant connectés en série sur la source de tension (E) et possédant un point commun pour la connexion d'une charge (CH), - une première diode (D,) connectée en antiparallèle entre les électrodes de puissance du premier interrupteur (K, ) , - une seconde diode (D2) connectée en antiparallèle entre les électrodes de puissance du second interrupteur (K2), - un premier circuit d'adaptation (AD,) associé au premier interrupteur (K, ) pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci, - un second circuit d'adaptation (AD-) associé au second interrupteur (K2) pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci, - une unité de pilotage (UP) adaptée pour délivrer des signaux logiques de pilotage complémentaires (pil, pil), - un premier détecteur d'état (DKD,) connecté entre les électrodes de puissance du premier interrupteur (K,) pour délivrer un signal d'état (s,) représentatif du niveau de tension entre lesdites électrodes de puissance, - un second détecteur d'état (DKD2) connecté entre les électrodes de puissance du second interrupteur (K2) pour délivrer un signal d'état (s2) représentatif du niveau de tension entre lesdites électrodes de puissance, - une première interface logique (L0G1) intercalée entre l'unité de pilotage (UP) et le premier circuit d'adaptation (AD-,), - une seconde interface logique (L0G2) intercalée entre l'unité de pilotage (UP) et le second circuit d'adaptation (AD2), ledit convertisseur statique étant caractérisé en ce que : - la première interface logique (LOG 1) est agencée pour recevoir le signal d'état (s2) issu du second détecteur d'état (DKD2), ladite interface étant adaptée pour délivrer vers le premier circuit d'adaptation (AD,) un signal logique de commande (or,) porteur d'un ordre de conduction
(or, = 1) si et seulement si :
. le signal logique de pilotage (pil) issu de l'unité de pilotage (UP) correspond à une autorisation de conduction,
ET
. le signal d'état (s2) issu du second détecteur d'état
(DKD2) est représentatif de l'état bloqué à la fois du second interrupteur (K2) ET de la seconde diode (D2), et porteur d'un ordre de blocage
(or, = 0) si :
. le signal logique de pilotage (pil) correspond à un ordre de blocage,
OU • le signal d'état (s2) est représentatif de l'état conducteur du second interrupteur (K2) OU de l'état conducteur de la seconde diode (D2),
- la seconde interface logique (LOG 2) est agencée pour recevoir le signal d'état (s,) issu du premier détecteur d'état (DKD,), ladite interface étant adaptée pour délivrer vers le second circuit d'adaptation (AD2) un signal logique de conduction (or2) porteur d'un ordre de conduction (or = 1) si et seulement si :
. le signal logique de pilotage (pil) issu de l'unité de pilotage (UP) correspond à une autorisation de conduction, ET
. le signal d'état (s,) issu du premier détecteur d'état (DKD,) est représentatif de l'état bloqué à la fois du premier interrupteur (K,) ET de la première diode (D<|). et porteur..d'un ordre de blocage (or2 = 0) si :•
. le signal logique de pilotage (pil) correspond à un ordre de blocage, OU
. le signal d'état (s,) est représentatif de l'état-, conducteur du premier interrupteur (K,) OU de l'état conducteur de la première diode (D,).
2/ - Convertisseur selon la revendication 1, caractérisé en ce que :
- un circuit retard (RET2) est intercalé entre la première interface logique (LOG,) et le second détecteur d'état (DKD2) en vue d'introduire un retard (r2) sur le signal d'état (s2) et de délivrer vers la première interface logique un signal d'état retardé (s'2),
- un circuit retard (RET,) est intercalé entre la seconde interface logique (L0G2) et le premier détecteur d'état (DKD-,) en vue d'introduire un retard (r,) sur le signal d'état (s,) et de délivrer vers la seconde interface logique un signal d'état retardé (s',).
3/ - Convertisseur selon la revendication 2, caractérisé en ce que les deux circuits retards (RET,, BET2) sont adaptés pour introduire des retards (r,, r2) égaux sur les signaux d'état (s,, s2). 4/ - Convertisseur selon l'une des revendications 1, 2 ou 3> caractérisé en ce qu'il comprend :
- une première source de courant impulsionnelle (J,) associée au premier interrupteur (K,) pour forcer l'apparition d'une tension directe (v,) entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage,
- une seconde source de commande impulsionnelle (J2) associée au second interrupteur (K2) pour forcer l'apparition d'une tension directe (v ) entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage.
5/ - Convertisseur selon la revendication 4, caractérisé en ce que chaque source de courant impulsionnelle (Ji, J2) comprend une sortie de puissance connectée à la cathode de la diode correspondante (D-,, D2) et une entrée de commande connectée à la sortie de l'interface logique correspondante (LOG,, L0G-) en vue d'engendrer une impulsion de courant (j,, j2) en présence d'un ordre de blocage (or, = 0, or = 0) issu de ladite interface logique.
6/ - Convertisseur selon l'une des-, revendications 4 ou 5, caractérisé en ce qu'un circuit retard (TEMP,, TEMP2) est associé à chaque source de courant impulsionnelle (J,, J-) en vue de déclencher l'impulsion de courant avec un retard prédéterminé (b,, b2) après apparition d'un ordre de blocage (or, = 0, or2 = 0) à la sortie de l'interface logique correspondante (LOG,, L0G2), chaque source de courant étant du type source de courant limitée en tension.
7/ - Convertisseur selon la revendication 6, caractérisé en ce que les circuits retards (TEMP,, TEMP2) associés aux deux sources de courant impulsionnelles (J,, J2) sont adaptés pour introduire des retards (b,, b ) égaux sur les ordres de blocage issus des interfaces logiques (LOG,, L0G2). 8/ - Convertisseur selon l'une des revendications 1 à 7, dans lequel chaque détecteur d'état (DKD,, DKD2) comprend :
. un comparateur de tension (COMP,, COMP-) agencé pour comparer la tension inverse (v,, v2) aux bornes de la diode correspondante (D,, D2) avec une tension de référence (vf,, vf2) supérieure à la tension de saturation des interrupteurs statiques, et inférieure à la tension (e) aux bornes de la source de tension (E),
. un inverseur (INV,, INV2) agencé pour recevoir le signal logique de commande issu de l'interface logique (LOG, , L0G2) en vue de délivrer un signal complémentaire ,
. une porte ET logique (AND,, AND2) agencée pour recevoir le signal issu du comparateur (COMP,, COMP-) et le signal complémentaire issu de l'inverseur (INV,, INV2) en vue de délivrer le signal d'état (s-,, s2).
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