FR2467463A1 - Procede de programmation pour une memoire non volatile a semi-conducteur modifiable electriquement du type effacable par groupes de cellules - Google Patents

Abstract

Pour enregistrer un nombre binaire dans une ligne de la mémoire, toutes les cellules de la ligne sont chargées, puis effacées. Les cellules sont ensuite chargées individuellement de manière à représenter le nombre binaire. De cette façon, on évite les inconvénients dus à la dégradation des cellules et on rend maximale la durée utile de la mémoire. (CF DESSIN DANS BOPI)

Description

La présente invention concerne une mémoirenon volatileà semi-conducteur

modifiable électriquement du type effaçable par

groupes de cellules et, plus précisément, un procédé pour pro-

grammer une telle mémoire, c'est-à-dire la charger et l'effacer.

Les mémoires de ce type sont désignées couramment par le sigle EAROM (= Electrically Alterable Read Only Memory) et elles

utiliser.nt, comme élément pour.l'enregistrementde données, un dis-

positif qui fonctionne fondamentalement comme un transistor à effet de champ à "gâchette" isolée (IGFEW = Insulated Gate Field Effect Transis-'r) . On cormaît un dispositif de ce genre qui comporte, outre les électrodes habituelles de "source", de "drain" et de "gâchet-e", une seconde électrode de "gâchette" et une électrode,

noyée dans l'oxyde qui isole les "gâchettes" du substrat semi-

conductcur, appelée couramment "gâchette flottante". Par l'appli-

cation ce tensions appropriées entre les électrodes accessibles

du dispositif, des électrons peuvent être chargés de manière per-

manente dans la "gâchette flottante" (écriture) ou extraits de celle-ci (effacement), ce qui fait que l'élément de mémoire peut se trouver dans deux états électriques différents, correspondant à deux niveaux différents du seuil de conduction du transistor IGFET, auxquel peuvent être associés les deux niveaux d'une information

binaire De telles modifications sont possibles grâce à des phéno-

mènes du transfert de charges à travers l'oxyde qui entoure la "gâchette flottante". Plus précisément, l'écriture est effectuée

en génériant des électrons à grande énergie dans le canal du transis-

tor IGFET et en appliquant une tension élevée à l'une et l'autre des gâcYettes " accessibles. Il s'établit ainsi, à travers l'oxyde, un champ électrique suffisamment intense pour amener les électrons à grande énergie à traverser l'oxyde jusqu'à ce qu'ils atteignent

la "gâchette flottante" dans laquelle ils restent emprisonnés.

L'effacement est obtenu en créant un champ électrique intense entre

la "gâchette flottante" et l'une des deux "gâchettes" accessibles.

La lecture enfin est effectuée en examinant si le transistor est

conducteur ou non lorsqu'il est appliqué, aux "gâchettes" accessi-

bles, une tension dont la valeur est comprise entre les deux ni-

veaux de seuil définis par la "gâchette flottante" dans ses deux

états de charge possibles.

La disposition et le fonctionnement d'un dispositif de ce

type sont décrites avec plus de détails dans le brevet des Etats-

Unis nu 3 825 946.

Il a été constaté qu'on est obligé de prolonger le temps d'écriture, et surtout le temps d'effacement au fur et à mesure qu'augmente le nombre des cycles de programmation. Cette exigence

semble due au fait que la conduction à travers l'oxyde diminue pro-

gressivement à cause du piégeage d'électrons dans l'oxyde lui-

même. Il va de soi qu'une fois qu'on a fixé des limites raisonna-

bles pour les temps de modification, ce phénomène impose une limi-

te à la durée utile des cellules de la mémoire, c'est-à-dire au nombre maximum de cycles de modification auquel une cellule peut

être soumise avec un résultat positif.

Le projeteur de mémoires de ce type sait comment agir sur les caractéristiques géométriques et physiques de la structure

de base de la cellule pour réduire au minimum les effets de la dé-

gradation de l'oxyde et, par suite, atteindre le maximum de durée de la cellule elle-même, et il sait aussi comment prolonger les

temps des cycles de modification pour tenir compte de la dégrada-

tion de l'oxyde.

La durée utile d'une mémoire dans son ensemble peut être toutefois limitée, non pas par le nombre maximum de cycles qu'une cellule individuelle peut supporter, mais par des effets connexes à la structure du circuit de la matrice de cellules dont elle est composée. En particulier, une mémoire dans laquelle l'effacement s'effectue par groupes de cellules peut avoir des cellules qui sont soumises à un grand nombre de cycles d'effacement successifs avant

qu'il y soit procédé à une première opération d'écriture. On a cons-

taté qu'une cellule projetée en vue de rendre maximal le nombre des cycles de modification, si elle est soumise à un nombre même pas très élevé d'effacements successifs, on arrive à se trouver dans un état de "sureffacement" dont elle ne peut pas sortir par un cycle normal d'écriture. Cet inconvénient ne peut être éliminé,suivant la

technique connue, qu'en modifiant certaines caractéristiques struc-

turelles de la cellule. Cela oblige toutefois à s'écarter des cri-

tères optimum de prcjezage, ce qui fait que la cellule résultante a une durée utile inrf reure à celle de la cellule optimisée. Dans la pratique, la r.....on ae la dur'e utile est due au fait que le temps d'effacement cnita, 'est-à-dire celui d'une cellule vierge, doit être plus long que celui d'unme cellule vierge optimisée, ce qui veut dire que l'on isirenoncer à autant de cycles de modification

qu'il en est nécessaire pour que le temps d'effacement d'une cellu-

le optimisée rejoigne, afin de compenser la dégradation de l'oxyde,

ce temps plus long.

-Le but de la présente inven.on est de proposer un procé-

dé de programmation pour une mémoire non vclatiea semi-conducteur modifiable électriquement, constituée par des cellules comprenant chacune une structure fonctionnant comme un transistor à effet de

champ à "gachette" isolée (IGFET) avec un seuil de conduction sus-

ceptible de prendre une première valeur stable, supérieure à un premier niveau pré-établi, et une seconde valeur stable, inférieure à un second niveau pré-établi, de manière à représenter les deux états possibles d'un chiffre binaire, et reliées entre elles par des fils de ligne et de colonne de façon à former une matrice pour

l'enregistrement de données sous forme binaire, matrice dans la-

quelle chaque cellule est adressable individuellement pour la lec-

ture et l'écriture par sélection de fils de ligne et de colonne correspondants et peut être amenée à passer de l'état chargé à l'état effacé, et dans laquelle chaque ligne peut être sélectionnée

pour l'effacement de telle manière que toutes ses cellules se trou-

vant dans l'état chargé soient placées dans l'état effacé, caracté-

risé en ce que, pour enregistrer une série prédéterminée de chiffres binaires dans une ligne sélectionnée, les opérations suivantes sont exécutées: chargement d'au moins toutes les cellules de la ligne qui ne sont pas déjà chargées, effacement de toutes les cellules- de

la ligne et chargement des cellules de la ligne qui doivent repré-

senter un niveau prédéterminé parmi les deux niveaux logiques qui

constituent les chiffres binaires de la série à enregistrer.

Un exemple pratique d'application est donné en référence

aux dessins annexés.

La figure 1 représente, en une vue en coupe à échelle très agrandie, l'élément actif d'une mémoire au silicium du type à double

couche de silicium polycristallin.

La figure 2 est le schéma du circuit d'une cellule de mé-

moire qui contient l'élément actif de la figure 1.

La figure 3 est un schéma, en partie sous forme de cir-

cuits et en partie sous forme de blocs, d'une mémoire comprenant

une matrice de cellules du type de la figure 2, ainsi que les cir-

cuits correspondants de lecture et de programmation nécessaires

pour mettre en pratique le procédé de l'invention.

La structure de la figure 1 présente un substrat 2 de si-

licium monocristallin, dopé avec des impuretés de type P et dans lequel sont formées deux régions 4 et 6 fortement dopées avec des impuretés de conductivité opposée (N+), remplissant les fonctions de "source" et de "drain". Une couche 8 de bioxyde de silicium

recouvre le substrat 2 et contient, complètement isolée, une élec-

trode 10, appelée "gâchette flottante", constituée de silicium poly-

cristallin dopé avec des impuretés de type N+. Cette électrode s'étend audessus du canal 12 délimité par les régions de "source"

et de "drain" 4 et 6. Deux autres électrodes de silicium polycris-

tallin de type N, désignées par 14 et 16, sont disposées sur la cou-

che d'oxyde 8, chacune au-dessus d'une partie de la "gâchette flot-

tante" 10. Deux électrodes métalliques 18 et 20 traversent la cou-

che d'oxyde 8 pour permettre la connexion électrique des régions de

"source" et de "drain" 4 et 6 à un circuit extérieur. Les électro-

des de "gâchette" 14 et 16 sont également raccordées à un circuit

extérieur, de préférence au moyen de pistes de silicium polycristal-

lin à dopage N. Les bornes de "source", de "drain", de "gâchette"

d'effacement et de "gâchette" d'écriture sont désignées respective-

ment par les symboles S, D, GE et G.

La structure décrite ci-dessus fonctionne comme un tran-

sistor IGFET à canal E avec une "gâchette" complètement isolée, la "gâchette flottante", et deux 'gâchettes" accessibles de l'extérieur et elle peut être utilisée, de façon connue en soi, en combinaison avec un transistor à effet de champ à enrichissement à canal N de type usuel, que l'on appellera transistor de sélection, pour former

une cellule de mémoire non v!atiJmodifiable électriquement. Le sché-

ma de circuit de la cellule est représenté sur la figure 2, o TM désigne le transistcr d'enregistrement constitué par la structure

de la figure 1 et TP désigne le transistor de sélection. L'élec-

trode de "source" de TP est raccordée à l'électrode de "drain" de TM et les bornes de la cellule sont constituées par le "drain" DP et par la "gechette" GP et TP, ainsi que par la "source" S et par

les "gâchettes" 'éçcritme Gru et d'e-facement GE et TM.

Comme on i'a déjà indiqué dans le préambule de la présen-

te description, le transistor d'enregistrement TM peut se trouver

dans deux états électriques différents, selon la charge présente

dans la "gâchette flottante". On considèrera ci-après que la cel-

lule est chargée (ou "écrite") lorsque le seuil de conduction du transistor TM est supérieur à un premier niveau pré-établi, et

qu'elle est non chargée ou effacée quand le seuil de TM est infé-

rieur à un second niveau pré-établi, plus bas que le premier.

On considèrera maintenant le fonctionnement de la cellu-

le de la figure 2. L'écriture est effectuée en portant le "drain" et les "gâchettes" accessibles à une tension relativement élevée

(25 V environ) par rapport à l'électrode de "source" S et au subs-

trat 2 qui est normalement au même potentiel que la "source" S. Dans ces conditions, le transistor TP est à l'état conducteur, les

électrodes dans le canal 12 du transistor TM acquièrent des éner-

gies élevées et il s'établit, à travers l'oxyde qui sépare la

"gâchette flottante" 10 du canal 12, un champ électrique qui dé-

termine un transfert des électrons à grande énergie dans la "gâ-

chette flottante". Pour effacer la cellule, la "gâchette" d'effa-

cement GE est mise à une tension élevée (25 V) par rapport à la "source" S et la "gâchette" d'écriture, de même que l'une au moins

des bornes GP et DP, est mise au potentiel le plus bas possible.

Par effet capacitif, il se forme, à travers l'oxyde qui sépare la "gâchette" GE de la "gâchette flottante" 10, un champ électrique d'intensité suffisante pour soustraire des électrons de la "ga-

chette flottante".

Avec une cellule donnée, ayant des caractéristiques géo-

métriques et morphologiques déterminées, et avec des niveaux et des temps d'application fixés des tensions de fonctionnement, le dispositif TM se comporte comme un transistor à effet de champ à enrichissement à canal N, avec un seuil de conduction variable entre deux limites en fonction de la charge accumulée dans la

"gâchette flottante". L'état de la cellule peut être lu en appli-

quant à l'électrode DP une tension plus basse que celle de pro-

grammation et aux bornes GP, GE et GW une tension positive par rapport à la borne S, d'amplitude insuffisante pour modifier la charge de la "gâchette flottante" 10, mais suffisante pour mettre à l'état conducteur le transistor de sélection TP dans tous les cas et le transistor TX uniquement s'il se trouve dans l'état à seuil inférieur (cellule non chargée). L'absence ou la présence de courant entre les bornes de "source" S et de "drain" DP de la cellule, décelée avec un circuit approprié, indique si la cellule

est chargée ou effacée respectivement. L'écart entre les deux ni-

veaux de seuil est déterminé au stade du projet, en considérant

essentiellement la variation possible, due à des tolérances de fa-

brication, des paramètres électriques de la cellule, à la dégrada-

tion des caractéristiques physiques de la cellule au cours de son

fonctionnement normal et à la sensibilité des circuits de lecture.

Pour illustrer le procédé de programmation selon l'in-

vention, on se référera maintenant à la figure 3 sur laquelle ne

sont représentées, pour simplifier le dessin, que trois d'une multipli-

cité c cellules d'une matrice de mémoire, avec les circuits périphé-

riques s'y rapportant. Toutes les cellules de la matrice ont leur électrode de "source" reliée à une borne commune, ou de masse, et toutes les cellules d'une ligne ont leur électrode de "gâchette"

de sélection GP et leur électrode de "gâchette" d'écriture GW rac-

cordées ensemble à un fil de ligne LGW, tandis que les électrodes

de "gâchette" d'effacement GE sont connectées à un autre fil de li-

gne IGE. Chacune des paires de fils IGV et LGE de chaque ligne est reliée à un circuit approprié de décodage de ligne, représenté par un bloc DR, par l'intermédiaire d'un circuit pilote, respective-

ment d'écriture de ligne DW et d'effacement de ligne DE.

Toutes les cellules d'une colonne ont leur électrode de "drain" DP raccordée au moyen d'un fil de colonne ID à un circuit

de décodage et de commande de colonne, représenté par un bloc DU.

Les circuits de décodage de ligne et de colonne DR et DC sont rac-

cordés à des circuits extérieurs, non représentés, qui produisent des signaux d'adresse. Les connexions pour les signaux d'adresse sont réalisées en parallèle au moyen de groupes de bornes, dont le nombre dépend du nombre des cellules de la matrice, et elles sont

indiquées par NR pour le décodage de ligne et par NC pour le déco-

dage de colonne. Le circuit de décodage de colonne DC comporte en outre une borne de sortie de données UD et une borne d'entrée LS pour la commande de lecture/écriture. Une borne analogue d'entrée

LSC de lecture/écriture/effacement est prévue pour tous les cir-

cuits pilotes de ligne DW et DE.

En service, une cellule de la matrice est sélectionnée pour la lecture ou l'écriture lorsque sont présents, aux entrées

NR et NC des circuits de décodage DR et DC, les signaux qui iden-

tifient la ligne et la colonne à l'intersection desquelles se trouve cette cellule. Si la commande de lecture est présente aux entrées SS et ISC, les fils de ligne LGW et LGE et de colonne BD sélectionnés sont mis aux tensions de lecture pré-établies et on aura, sur la borne de sortie de données UD, un signal de niveau haut ou bas selon l'état de la cellule sélectionnée.Si la commande d'écriture est présente aux entrées LS et ISC, les fils de ligne et de colonne sélectionnés reçoivent les tensions d'écriture et le seuil de conduction de la cellule sélectionnée est placé au-delà

du niveau minimum de cellule chargée.

L'effacement s'effectue en sélectionnant la ligne à effa-

cer par l'application de l'adresse correspondante à l'entrée NR du

circuit décodeur de ligne DR et l'application d'une commande d'ef--

facement aux entrées LSC. En réponse à cette commande, le fil de ligne IGE est placé à la tension d'effacement prescrite et l'autre

fil de ligne LGW est mis au potentiel de masse.

On peut alors enregistrer un nombre binaire dans une li-

gne préalablement fixée de la mémoire, en considérant une cellule chargée comme contenant un "1" et une cellule non chargée comme contenant un "O". D'après l'invention, les cellules de la ligne

sélectionnée sont soumises individuellement, et de préférence suc-

cessivement, aux conditions d'écriture, d'o il résulte que les

cellules de la ligne non chargées sont chargées et que les cellu-

les déjà chargées le restent. Etant donné que de façon générale, le fait de soumettre à l'écriture une cellule déjà chargée-provoque

une dégradation inutile de cette cellule, il est également possi-

ble de limiter l'écriture aux seules cellules non chargées. Toutes les cellules de la ligne sont ensuite effacées simultanément, comme cela est imposé par les connexions de circuit de la matrice. Enfin, seules les cellules de la ligne destinées à représenter des "1"

sont chargées.

Avec le procédé de programmation suivant l'invention dé-

crit ci-dessus, toutes les cellules de chaque ligne soumise à une modification subissent le même nombre de cycles d'effacement à partir d'un état de cellule chargée.et, par suite, aucune d'entre

elles ne peut jamais être "sureffacée". En conséquence, la struc-

ture de la cellule peut être réalisée en considérant uniquement les critères de projetage qui tendent à maximiser le nombre de cycles de modification et, par suite, la durée utile de la mémoire

atteint le maximum possible.

Claims (1)

1. - REVENDICATION -

   Procédé de programmation pour une mémoire non volaie à

   semi-conducteur modifiable électriquement, constituée par des cel-

   lules comprenant chacune une structure fonctionnant comme un tran-

   sistor à effet de champ à "gâchette" isolée (IGFET) avec un seuil de conduction susceptible de prendre une première valeur stable, supérieure à un premier niveau'pré-établi, et une seconde valeur

   stable, inférieure à un second niveau pré-établi, de manière à re-

   présenter les deux états possibles d'un chiffre binaire, et reliées entre elles par des fils de ligne et de colonne de façon à former mune matrice pour l'enregistrement de données sous forme binaire,

   matrice dans laquelle chaque cellule est adressable individuelle-

   ment pour la lecture et l'écriture par sélection de fils de ligne et de colonne correspondants et peut être amenée à passer de l'état chargé à l'état effacé, et dans laquelle chaque ligne peut être sélectionnée pour l'effacement de telle manière que toutes ses cellules se trouvant dans l'état chargé soient placées dans l'état

   effacé, caractérisé en ce que, pour enregistrer une série prédé-

   terminée de chiffres binaires dans une ligne sélectionnée, les opérations suivantes sont exécutées: chargement d'au moins toutes les cellules de la ligne qui ne sont pas déjà chargées, effacement de toutes les cellules de la ligne et chargement des cellules de la ligne qui doivent représenter unniveau prédéterminé parmi les deux niveaux logiques qui constituent les chiffres binaires de la série

   à enregistrer.