FI65152C - Foerfarande och anordning foer synkronisering av en binaer datasignal - Google Patents
Foerfarande och anordning foer synkronisering av en binaer datasignal Download PDFInfo
- Publication number
- FI65152C FI65152C FI821193A FI821193A FI65152C FI 65152 C FI65152 C FI 65152C FI 821193 A FI821193 A FI 821193A FI 821193 A FI821193 A FI 821193A FI 65152 C FI65152 C FI 65152C
- Authority
- FI
- Finland
- Prior art keywords
- signal
- input
- data
- clock signal
- circuit
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Description
1 65152
Menetelmä ja laite binäärisen datasignaalin tahdistamiseksi
Tekniikan ala
Esillä oleva keksintö liittyy menetelmään ja laittee-5 seen binäärisen datasignaalin tahdistamiseksi sen tullessa vastaanottimeen kellosignaalin kanssa, joka on paikallisesti saatavilla vastaanottimessa.
Binäärinen datasignaali voi olla ns. RZ-tyyppiä (return to zero = nollaan palautuva) tai ns. NRZ-tyyppiä 10 (non-return to zero = ei nollaan palautuva).
Tekninen tausta
Tahdistusongelma liittyy aina kaikkeen tiedonsiirtoon ja se on ratkaisu käytön, tarkkuusvaatimusten jne. suhteen eri tavoin. Esimerkiksi, jos lähetin- ja vastaanotin-15 puolen kellot ovat tahdistetut, mahdollisesti yhteisen vertailukohdan suhteen, tiedon ilmaiseminen vastaanotinpuo-lella ei luonnollisestikaan aiheuta mitään ongelmia. Vastaanottimen kellon tahdistaminen voi tapahtua siten, että ajoitusinformaatio erotetaan siirretystä datasignaalista, 20 esim. määrittämällä hetket, joina se ohittaa nollan, minkä jälkeen signaalin, joka vastaa ajoitusinformaatiota, annetaan aktivoida ohjattava paikallinen kellosignaaligeneraat-tori. Muutosaikaa ja sallittua tiedonsiirron virhettä koskevat vaatimukset luonnollisesti myös vaikuttavat tahdis-25 tusmenetelmän valintaan.
Keksinnön kuvaus
Esillä olevassa tapauksessa teknillinen ongelma on vastaanottimeen lähetetyn sanoman ilmaisemisessa oikein signaalin avulla, joka on asynkroninen datasignaalin suh-30 teen, tilanteessa, jossa binäärimerkin lisäämisellä sanomaan tai sen putoamisella siitä ei ole vaikutusta. Tämä tilanne on voimassa redundanttisessa järjestelmässä, esimerkiksi, jossa sama, kiinteän bittilukumäärän omaava sanoma lähetetään toistuvasti jonona ja vastaanotin hyväksyy sa-35 noman ehdolla, että se voi ilmaista saman sanoman tietyn lukumäärän kertoja tietyssä ajassa. Jos binäärimerkin lisääminen datasignaaliin tai sen poisjäänti esiintyy 2 65152 suhteellisen harvoin, tällaisella satunnaisella tapauksella ei siten olisi vaikutusta vastaanottimen sanoman oikeaan ilmaisemiseen.
Sen, että kellosignaali on asynkroninen, ei tarvitse 5 luonnollisesti merkitä, että taajuuspoikkeama oikeasta arvosta on liian suuri. Taajuuspoikkeama, joka on luokkaa yksi tuhannesta, aiheuttaa keksinnön mukaan informaation lisäyksen tai poisjäännin noin joka tuhanteen bittipaikkaan, mikä voidaan hyväksyä useissa käyttötarkoituksissa.
10 Esillä olevan keksinnön tähän ongelmaan ehdottama ratkaisu on tunnettu oheisista patenttivaatimuksista. Keksinnön mukaisen laitteen suurin etu on sen äärimmäinen yksinkertaisuus ja sen vähäinen tehonkulutus.
Piirustusten lyhyt selitys 15 Keksintöä kuvataan nyt joittenkin suoritusmuotojen avulla viitaten oheiseen piirustukseen, jossa kuvio 1 on lohkokaavio keksinnön mukaisesta laitteesta.
Kuvio 2 on vaiheenkääntöpiiri, joka sisältyy kuvion 1 mukaiseen laitteeseen, 20 kuvio 3 on ensimmäinen näytteenottopilri, joka si sältyy kuvion 1 mukaiseen laitteeseen, kuvio 4 esittää kuvion 1 mukaisen laitteen useiden signaalien vaihtelua ajan suhteen, ja kuvio 5 esittää samat signaalit kuin kuvio 4 toisel-25 le suoritusmuodolle.
Paras tapa keksinnön toteuttamiseksi Kuvio 1 on lohkokaavio keksinnön mukaisesta laitteesta. Datasisääntulon 4 ja dataulostulon 6 välillä on ensimmäinen näytteenottopiiri 1 ja toinen näytteenottopiiri 2 30 kytkettynä sarjaan. Vaiheenkääntöpiiri 3 on kytketty kello-sisääntulon 5 ja ensimmäisen näytteenottopiirin 1 kellosig-naalisisääntulon väliin. Toinen näytteenottopiiri 2 ajastetaan suoraan kellosisääntulosta 5.
Lähetyspuolelta lähetetty datasignaali syötetään 35 datasisääntuloon 4 ja tämän signaalin oletetaan olevan RZ tai NRZ tyyppinen binäärikoodattu signaali sen mukaisesti, mitä yllä on mainittu. Datasignaalista otetaan näytteet 3 65152 kellosisääntulossa 5 olevan kellosignaalin avulla, joka on asynkroninen datasignaalin suhteen oletusten mukaisesti, jotta saadaan dataulostuloon kellosignaalin kanssa synkroninen ja sisääntulevaa datasignaalia vastaava signaali.
5 Vaiheenkääntöpiiri 3, jota tullaan kuvaamaan lähem min alla, kääntää kellosignaalin vaiheen ensimmäiseen näyt-teenottopiiriin, kun tuloksena datasignaalin ja kellosignaalin taajuuserosta vastaavien signaalien positiiviset tai negatiiviset reunat pyrkivät sattumaan yhteen.
10 Suositeltavassa suoritusmuodossa näytteenottopiirit 1 ja 2 on toteutettu tavanomaisten positiivisella reunalla Hipaistavien D kiikkujen avulla. Kellosignaalilla oletetaan olevan 50 % pulssisuhde ja sisääntulodatan olevan NRZ tyypin signaalin. Näillä oletuksilla kuvio 4 esittää aikavaih-15 telut useille kuvion 1 laitteen signaaleille.
Kuvio 2 esittää vaiheenkääntöpiirin 3 suoritusmuodon. Piirillä on datasisääntulo 12, kellosignaalisisääntulo 11 ja kellosignaaliulostulo 13. Poissulkevaa TAI-piiriä 10 voidaan pitää ohjattuna kääntöpiirinä. Jos sisääntulo 20 ni-20 mittäin nollataan, kellosignaali sisääntulosta 11 kulkee läpi muuttumattomana lukuun ottamatta viivettä, jolla ei ole tässä yhteydessä merkitystä. Kaksi pulssinmuokkauspii-riä 7 on yhdistetty sisääntuloistaan poissulkevan TAI-piirin ulostuloon ja datasisääntuloon 12. Ne on sovitettu siten, 25 että ne syöttävät vastaavaan ulostuloonsa määrätyn kestoisen kanttipulssin, kun sisääntulosignaalilla on positiivinen reuna. Pulssipituus on lyhyt suhteessa kyseisen data-signaalin numeroaikaväliin. Koinsidenssi-ilmaisin JA piirin 8 muodossa, jonka sisääntulot on kytketty pulssinmuokkaus-30 piirien ulostuloihin, lähettää pulssin ulostulostaan, kun piirin 7 ulostulosignaalit limittyvät keskenään. Tällaisen yhteenosuvan pulssin sallitaan ajastaa positiivisella reunalla liipaistavan D kiikun 9, joka on kytketty binääri-laskuriksi. Kiikun Q ulostulo on yhdistetty poiskulkevan 35 TAI-piirin sisääntuloon 20. Tämä järjestely merkitsee siten, että pieni väli positiivisen datasignaalin reunan ja 4 65152 positiivisen kellosignaalin reunan välillä kääntää signaalin vaiheen ulostulossa 13 180°:11a.
Kuviossa 4 signaali A esittää NRZ-tyypin sisääntulo-datavuota. Tämä signaali ilmaistaan siten vastaanottimessa 5 paikallisen asynkronisen kellosignaalin B avulla. Datan bit-tisuhteen on esitetty olevan vakio samoin kuin kellosignaalin taajuuden. Yleisesti ottaen näiden suureiden voidaan kuitenkin sallia siirtyä toistensa suhteen.
Välittömästi nähdään, että ei olisi mahdollista suo-10 raan tahdistaa sisääntulodataa kellosignaalilla B. Keksinnöllisen ajatuksen mukaisesti, kuten on kuvattu yllä kuvion 2 yhteydessä, luodaan nyt positiivisia pulsseja C, kun si-sääntulodatassa A havaitaan positiivisia signaalireunoja. Samalla tavoin luodaan positiivisia pulsseja D kun havaitaan 15 positiivisia signaalireunoja mahdollisesti vaihesiirretys-sä kellosignaalissa kuvion 2 mukaisen poissulkevan TAI-pii-rin 10 ulostulossa. Ensimmäiselle sisääntulodatassa ilmenevälle positiiviselle reunalle saadaan limitys, koinsidenssi, siten muovattujen positiivisten pulssien välillä. Tämä on 20 esitetty pulssilla signaalissa E. Yllä esitetyn mukaisesti tämä pulssi ohjaa sisäääntulevan, kuvion 2 mukaiseen sisääntuloon 11 syötetyn kellosignaalin vaiheenkääntöä. Kaksi muuta koinsidenssia on merkitty signaaliin E. Vaiheenkään-nöllä korjattu kellosignaali on esitetty signaalilla F.
25 Sen mukaisesti, mitä on yllä esitetty, tämä signaali muodostaa kellosignaalin ensimmäiseen näytteenottopiiriin 1. Ulostulosignaali tästä näytteenottopiiristä on merkitty kirjaimella G.
Keksinnöllisen ajatuksen mukaisesti tämä signaali G 30 ajastetaan nyt toisessa näytteenottopiirissä 2 muuttumattomalla kellosignaalilla vastaanottimessa. Tuloksena olevalle ulostulosignaalille toisesta näytteenottopiiristä, joka siten muodostaa tahdistetun datasignaalin, on annettu merkki H. Huomataan, että kellosignaalin toinen vaiheen-35 kääntö on johtanut säröön datasignaalissa yhden bitin lisäyksen muodossa, mikä on merkitty kuvioon varjostuksella. Tosiasiassa tällainen särö havaitaan kellosignaalin joka I; 5 65152 toisessa vaiheen siirrossa. Asynkronista suhdetta on liioiteltu keksinnön toimintatavan havainnollistamiseksi, mikä on johtanut lähekkäin esiintyviin vaiheenkääntöihin. Todellisessa keksinnön käyttötilanteessa nämä vaiheenkäännöt 5 esiintyvät aikavälein, joka on useita kymmenen potensseja suurempi, kuten yllä on mainittu.
Keksinnön toisessa suoritusmuodossa, joka on sovitettu RZ-tyyppiselle sisääntulodatalle, ensimmäinen näytteen-ottopiiri 1 yksinkertaisen D kiikun muodossa on korvattu kulo vion 3 mukaisella piirillä. Tämä piiri on varustettu data-sisääntulolla 17, kellosignaalisisääntulolla 18 ja ulostulolla 19 seuraavaan näytteenottopiiriin 2. Piirin toimintaa kuvataan alla samalla viitaten kuvioon 5, joka esittää useiden laitteen signaalien samanaikaiset arvot.
15 Signaali A kuviossa 5 esittäen sisääntulosignaalin ensimmäiseen näytteenottopiiriin 1, on siten RZ-tyypin si-sääntulodata. Tämä signaali ilmaistaan vastaanottimessa paikallisen asynkronisen kellosignaalin B avulla ja muunnetaan B:n kanssa synkroniseksi NRZ-signaaliksi.
20 Kuvion 2 ylemmän pulssinmuokkauspiirin 7 tehtävänä on, kuten ennenkin, kehittää lyhyt positiivinen pulssi signaalin A positiivisella reunalla. Kun sisääntulosignaali on RZ-tyyppiä, voisi mahdollisesti kuvitella, että tämä puls-sinmuokkauspiiri on tarpeeton, koska RZ-signaali koostuu 25 lyhyistä pulsseista. Tapauksissa, joissa sisääntulevan RZ-signaalin pulssisuhde on äärimmäisen pieni tai hyvin suuri, tämä pulssinmuokkauspiiri on kuitenkin tarpeellinen. Kuviossa 5 kuvatussa tapauksessa oletamme yksinkertaisuuden vuoksi, että ulostulosignaali mainitusta pulssinmuokkauspiiristä 30 on sama kuin signaali A, ts. tässä erityisessä tapauksessa piiri on tarpeeton.
Viivepiiri 14 on kytketty kuvion 3 mukaisen piirin datasisääntuloon 17. Viive tässä on suuri verrattuna viiveeseen D kiikussa 15, mutta pieni verrattuna kuvion 2 piirien 35 7 pulssien kestoon. Viivästettyä signaalia on merkitty A' :11a.
Kuviossa 5 esitetyssä jonossa viiveellä ei ole merkitystä, joten sen merkitys selitetään myöhemmin.
6 65152
Kuvion 2 toimintalohko on jo selitetty. Signaalit D, E ja F kuviossa 5 vastaavat samoilla merkeillä varustettuja kuvion 4 signaaleja.
Kun RZ-pulssit A' saapuvat D kiikun 15 kellosisään-5 tuloon kuviossa 3, kiikku asetetaan tilaan yksi ja ulostulosignaali ulostulosta Q vastaa signaalia I kuviossa 5. Kiinteä jännite vastaten loogista ykköstä syötetään koko ajan kiikun datasisäänmenoon. Jonkin ajan kuluttua kiikku palautetaan sen R sisääntuloon kuvion 2 ulostulosta 13 tu-10 levällä signaalilla. Tätä signaalia on merkitty F:llä kuviossa 5. A:n ja B:n välisen koinsidenssin yhteydessä ilmaisu ja vaiheenkääntö estävät kiikun 15 palautuksen välittömästi sen ajastuksen jälkeen tai samanaikaisesti sen kanssa. Koinsidenssi tapahtuu hyvissä ajoin ennen kuin sig-15 naalien D ja A etureunat osuvat yhteen ja koinsidenssi kehittää signaalin E, joka puolestaan synnyttää vaiheensiir-ron signaalissa D.
Signaalin D tehtävänä on myös kuvion 3 kiikun 16 ajastaminen. Koska aikaviive signaalien R ja Q välillä kii-20 kulia 15 on paljon suurempi kuin aika, jonka datan täytyy pysyä stabiilina kiikun 16 D sisääntulolla, ei ole mitään ongelmaa datan ajastamisessa kiikkuun 16 ennen kuin se katoaa. Tämä edellyttää, että kiikut 15 ja 16 ovat samaa pii-riperhettä.
25 Jos signaalissa A ei esiinny pulssia, ts. on lähe tetty looginen nolla, kiikun 16 sisäänmeno Q pysyy nollattuna, mikä johtaa siihen, että nolla ajastetaan tähän kiikkuun. Signaali G on kiikun 16 ulostulossa 19 ja kuvion 1 kiikun 2 ulostulossa on signaali H.
30 Merkinnät P kuvion 5 signaalissa H merkitsevät data- virheitä. Datan olisi pitänyt olla 1 molemmissa kohdissa. Riippumatta siitä, mitä arvoja signaalille A on vastaavina aikoina, signaalissa H havaitaan nolla signaalin E vuorot-televille pulsseille.
35 Merkintä R signaalissa H merkitsee ylimääräistä bit tiä analogisesti kuvion 4 mukaisen varjostetun ylimääräisen bitin kanssa.
7 65152
Viivepiirin 14 käytön välttämättömyys ei ilmene suoraan kuviosta 5. Viivästämistä vaaditaan vain, kun kello-signaalin B taajuus on alempi kuin datasignaalin bittitaajuus, ts. kuvion 5 tilanteeseen verrattuna vastakkaiselle 5 tilanteelle.
Oletetaan, että kellotaajuus B on alempi kuin bitti-taajuus. Oletetaan edelleen, että viivepiiri 14 on aluksi ohitettu. Signaalin D pulssien takareunat lähestyvät silloin jatkuvasti signaalin A pulssien etureunaa. Jotta sig-10 naali D vaihtaa vaihetta signaalien A ja D täytyy olla hivenen lomittain, niin että pulssit E ovat riittävän pitkiä. Tämä tilanne välittömästi ennen vaiheenkääntöä aiheuttaa ongelmia, koska D kiikku 15 ajastetaan samanaikaisesti, kun signaali sisääntulossa R on ylhäällä.
15 Lisäämällä viivepiiri 14, tätä ongelmaa ei esiinny, koska me havaitsemme vaiheenkäännön ennen kuin positiivinen reuna signaalissa A' ja negatiivinen reuna signaalissa D osuvat yhteen. Tämän ennakkoedellytyksenä on luonnollisesti, että viive on riittävän pitkä signaalille E, jotta 20 sillä on aikaa aikaansaada vaihesiirto ennen reunojen osumista yhteen.
Claims (4)
1. Menetelmä vastaanottimessa binäärikoodattuja da-tasignaaleja varten sisääntulevan datasignaalin (A) tah- 5 distamiseksi paikallisella kellosignaalilla (B), joka on saatavilla vastaanottimessa, tunnettu siitä, että se käsittää seuraavat vaiheet: a) datasignaali (A) ajastetaan vaihekorjatulla kellosignaalilla (F), joka on muodostettu vaihesiirtämällä 10 paikallista kellosignaalia (B) 180°, kun vaihekorjatun kellosignaalin (F) reuna ja sisääntuleva datasignaalin (A) saman tyyppinen reuna pyrkivät sattumaan yhteen keskinäisen siirtymisen johdosta, b) täten tuloksena oleva signaali ajastetaan toista-15 miseen korjaamattomalla kellosignaalilla (B).
2. Laite vastaanottimessa binäärikoodattuja data-signaaleja varten sisääntulevan datasignaalin (A) tahdistamiseksi paikallisella kellosignaalilla (B), joka on saatavilla vastaanottimessa, tunnettu siitä, että se 20 käsittää a) ensimmäisen ja toisen näytteenottopiirin (1, 2), joissa molemmissa on datasisäänmeno, dataulostulo ja kellosi säänmeno, b) vaiheenkääntöpiirin (3), jossa on ensimmäinen ja 25 toinen sisäänmeno ja ulostulo, jolloin ensimmäisen näytteenottopiirin (1) datasisäänmeno muodostaa laitteen sisäänme-non (4) ja on sovitettu vastaanottamaan vastaanottimeen saapuvan datasignaalin ja jolloin sen dataulostulo on kytketty toisen näytteenottopiirin (2) datasisäänmenoon, jonka toi- 30 sen näytteenottopiirin (2) dataulostulo muodostaa laitteen ulostulon (6) ja jolloin sen kellosisäänmeno on sovitettu vastaanottamaan paikallisen kellosignaalin (B) ja vaiheenkääntöpiirin (3) ensimmäinen sisäänmeno on sovitettu vastaanottamaan kellosignaalin (B) sen toisen sisäänmenon ol-35 lessa sovitettu vastaanottamaan datasignaalin (A) ja jolloin sen ulostulo on kytketty näytteenottopiirin (1) kel-losisäänmenoon korjatun kellosignaalin (F) syöttämiseksi li 65152 siihen riippuvaisesti datasignaalin (A) ja kellosignaalin (B) reunojen välisestä suhteellisesta asemasta.
3. Patenttivaatimuksen 2 mukainen laite, tunnettu siitä, että ensimmäinen ja toinen näytteenotto- 5 piiri muodostuvat positiivisella reunalla liipaistavista D kiikuista.
4. Patenttivaatimuksen 2 mukainen laite, tunnettu siitä, että vaiheenkääntöpiiri (3) käsittää a) ohjatun invertoivan piirin (10) , jossa on ensim-10 mäinen ja toinen sisäänmeno ja ulostulo, jolloin sen ensimmäinen sisäänmeno on kytketty vaiheenkääntöpiirin (3) kel-losignaalisisäänmenoon (11) ja jolloin sen ulostulo on kytketty vaiheenkääntöpiirin (3) kellosignaaliulostuloon (13), b) ensimmäisen ja toisen pulssinmuokkauspiirin (7), 15 joissa molemmissa on sisäänmeno ja ulostulo, jolloin ensimmäisen pulssinmuokkauspiirin (7) sisääntulo on kytketty invertoivan piirin (10) ulostuloon ja jolloin toisen pulssinmuokkauspiirin (7) sisäänmeno on yhdistetty vaiheenkääntöpiirin (3) datasisäänmenoon (12), 20 c) koinsidenssi-ilmaisimeen (8), jossa on kaksi si- säänmenoa ja yksi ulostulo, jolloin sisääntulot on yhdistetty pulssinmuokkauspiirien (7) ulostuloihin, d) positiivisella reunalla Hipaistavan D-kiikun, jossa on kellosignaalisisäänmeno, datasisäänmeno (D), data-25 ulostulo (Q) ja invertoitu dataulostulo (Q), jolloin sen kellosignaalisisäänmeno on yhdistetty koinsidenssi-ilmai-simen (8) ulostuloon ja jolloin sen datasisäänmeno (D) on yhdistetty sen invertoituun ulostuloon (Q) ja jolloin sen dataulostulo (Q) on yhdistetty invertoivan piirin (10) toi-30 seen sisäänmenoon. 65152
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE8001910A SE422263B (sv) | 1980-03-11 | 1980-03-11 | Forfarande och anordning for synkronisering av en biner datasignal |
SE8001910 | 1980-03-11 | ||
SE8100075 | 1981-03-10 | ||
PCT/SE1981/000075 WO1981002654A1 (en) | 1980-03-11 | 1981-03-10 | A method and apparatus for synchronizing a binary data signal |
Publications (4)
Publication Number | Publication Date |
---|---|
FI821193A0 FI821193A0 (fi) | 1982-04-05 |
FI821193L FI821193L (fi) | 1982-04-05 |
FI65152B FI65152B (fi) | 1983-11-30 |
FI65152C true FI65152C (fi) | 1984-03-12 |
Family
ID=20340485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FI821193A FI65152C (fi) | 1980-03-11 | 1982-04-05 | Foerfarande och anordning foer synkronisering av en binaer datasignal |
Country Status (15)
Country | Link |
---|---|
US (1) | US4464769A (fi) |
JP (1) | JPS57500269A (fi) |
CA (1) | CA1169945A (fi) |
CH (1) | CH656037A5 (fi) |
DK (1) | DK152474C (fi) |
ES (1) | ES500229A0 (fi) |
FI (1) | FI65152C (fi) |
FR (1) | FR2478410B1 (fi) |
GB (1) | GB2091975B (fi) |
IT (1) | IT1197402B (fi) |
NL (1) | NL189022C (fi) |
NO (1) | NO152435C (fi) |
NZ (1) | NZ196414A (fi) |
SE (1) | SE422263B (fi) |
WO (1) | WO1981002654A1 (fi) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4544850A (en) * | 1983-12-05 | 1985-10-01 | Gte Automatic Electric Incorporated | Race condition mediator circuit |
US4534026A (en) * | 1983-12-06 | 1985-08-06 | Paradyne Corporation | Normalized error compensator for modems using radial amplitude modulation for multiplexing |
FR2604043B1 (fr) * | 1986-09-17 | 1993-04-09 | Cit Alcatel | Dispositif de recalage d'un ou plusieurs trains de donnees binaires de debits identiques ou sous-multiples sur un signal de reference d'horloge synchrone |
WO2002062004A1 (en) * | 2001-02-01 | 2002-08-08 | Vitesse Semiconductor Corporation | Rz recovery |
JP2006332945A (ja) * | 2005-05-25 | 2006-12-07 | Nec Electronics Corp | 半導体集積回路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL6513602A (fi) * | 1965-10-21 | 1967-04-24 | ||
US3631463A (en) * | 1969-03-10 | 1971-12-28 | Sperry Rand Corp | Self-clocked encoding scheme |
US3697881A (en) * | 1969-07-10 | 1972-10-10 | Kokusai Denshin Denwa Co Ltd | Phase detection system for at least one digital phase-modulated wave |
GB1265530A (fi) * | 1969-08-30 | 1972-03-01 | Marconi Co Ltd | |
US3920918A (en) * | 1974-06-06 | 1975-11-18 | L M Ericsson Pty Lid | Pulse edge coincidence detection circuit for digital data transmission using diphase data sync |
US3936602A (en) * | 1974-10-23 | 1976-02-03 | Northern Electric Company Limited | Full duplex data transmission system using two speeds of diphase signal for simplified sync |
US4010323A (en) * | 1975-10-29 | 1977-03-01 | Bell Telephone Laboratories, Incorporated | Digital timing recovery |
CA1081364A (en) * | 1976-09-28 | 1980-07-08 | Shuichi Samejima | Differential detection systems with non-redundant error correction |
JPS5451710A (en) * | 1977-10-03 | 1979-04-23 | Fujitsu Ltd | Bit phase synchronizing circuit |
JPS5451709A (en) * | 1977-10-03 | 1979-04-23 | Fujitsu Ltd | Bit phase synchronizing circuit |
US4208724A (en) * | 1977-10-17 | 1980-06-17 | Sperry Corporation | System and method for clocking data between a remote unit and a local unit |
DE2836422C2 (de) * | 1978-08-19 | 1986-01-02 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Synchronisierverfahren und -anordnung |
-
1980
- 1980-03-11 SE SE8001910A patent/SE422263B/sv not_active IP Right Cessation
-
1981
- 1981-03-04 NZ NZ196414A patent/NZ196414A/en unknown
- 1981-03-09 CA CA000372577A patent/CA1169945A/en not_active Expired
- 1981-03-10 JP JP56500992A patent/JPS57500269A/ja active Pending
- 1981-03-10 NL NLAANVRAGE8120071,A patent/NL189022C/xx not_active IP Right Cessation
- 1981-03-10 GB GB8210098A patent/GB2091975B/en not_active Expired
- 1981-03-10 WO PCT/SE1981/000075 patent/WO1981002654A1/en active IP Right Grant
- 1981-03-10 ES ES500229A patent/ES500229A0/es active Granted
- 1981-03-10 FR FR8104743A patent/FR2478410B1/fr not_active Expired
- 1981-03-10 CH CH7329/81A patent/CH656037A5/de not_active IP Right Cessation
- 1981-03-10 US US06/315,528 patent/US4464769A/en not_active Expired - Lifetime
- 1981-03-11 IT IT20278/81A patent/IT1197402B/it active
- 1981-10-29 NO NO813669A patent/NO152435C/no unknown
- 1981-11-10 DK DK497381A patent/DK152474C/da not_active IP Right Cessation
-
1982
- 1982-04-05 FI FI821193A patent/FI65152C/fi not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
FI821193A0 (fi) | 1982-04-05 |
FR2478410B1 (fr) | 1985-01-25 |
WO1981002654A1 (en) | 1981-09-17 |
DK152474B (da) | 1988-02-29 |
US4464769A (en) | 1984-08-07 |
FI65152B (fi) | 1983-11-30 |
NL189022C (nl) | 1992-12-01 |
NO152435B (no) | 1985-06-17 |
IT1197402B (it) | 1988-11-30 |
ES8205485A1 (es) | 1982-06-01 |
JPS57500269A (fi) | 1982-02-12 |
NL8120071A (nl) | 1982-07-01 |
IT8120278A0 (it) | 1981-03-11 |
GB2091975A (en) | 1982-08-04 |
FR2478410A1 (fr) | 1981-09-18 |
NZ196414A (en) | 1984-03-16 |
NO813669L (no) | 1981-10-29 |
SE8001910L (sv) | 1981-09-12 |
CH656037A5 (de) | 1986-05-30 |
SE422263B (sv) | 1982-02-22 |
DK497381A (da) | 1981-11-10 |
CA1169945A (en) | 1984-06-26 |
DK152474C (da) | 1988-08-01 |
NO152435C (no) | 1985-09-25 |
ES500229A0 (es) | 1982-06-01 |
NL189022B (nl) | 1992-07-01 |
FI821193L (fi) | 1982-04-05 |
GB2091975B (en) | 1984-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04320109A (ja) | データエツジ遷移位相判別回路 | |
US4635277A (en) | Digital clock recovery circuit apparatus | |
US3681759A (en) | Data loop synchronizing apparatus | |
FI65152C (fi) | Foerfarande och anordning foer synkronisering av en binaer datasignal | |
US4964117A (en) | Timing synchronizing circuit for baseband data signals | |
AU613109B2 (en) | Synchronization failure detection | |
CN103199981A (zh) | 一种数字同步脉冲信号皮秒级抖动传输系统及方法 | |
US3996523A (en) | Data word start detector | |
US3909528A (en) | Device for finding a fixed synchronization bit in a frame of unknown length | |
AU539338B2 (en) | A method and apparatus for synchronizing a binary data signal | |
US4975594A (en) | Frequency detector circuit | |
US5566212A (en) | Phase-locked loop circuit for Manchester-data decoding | |
US5832033A (en) | Clock disturbance detection based on ratio of main clock and subclock periods | |
US6859912B2 (en) | Method and circuit arrangement for clock recovery | |
US20050074081A1 (en) | Method and apparatus for synchronizing clock and data between two domains having unknown but coherent phase | |
SU1332540A1 (ru) | Приемник биимпульсного сигнала с обнаружением ошибок | |
SU1555892A1 (ru) | Устройство тактовой синхронизации | |
JPH0316054B2 (fi) | ||
US20070257877A1 (en) | Method and circuit for transferring data stream across multiple clock domains | |
JPS63312754A (ja) | エラ−発生回路 | |
SU1598197A1 (ru) | Устройство дл формировани биимпульсных сигналов | |
FI104767B (fi) | Kellosignaalien tahdistaminen | |
SU1474658A1 (ru) | Устройство ввода асинхронного цифрового потока | |
SU798785A1 (ru) | Устройство дл вывода информации | |
KR100435558B1 (ko) | 데이터 캐리어 검출회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM | Patent lapsed |
Owner name: OY L M ERICSSON AB |