ES2739125T3 - Estructura de protección para el aislamiento de señal y procedimiento para su fabricación - Google Patents

Estructura de protección para el aislamiento de señal y procedimiento para su fabricación Download PDF

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Dunlin Tan
Jong Jen Yu
David Hee
Beng Kang Tay
Dominique Baillargeat
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Centre National de la Recherche Scientifique CNRS
Nanyang Technological University
Thales Solutions Asia Pte Ltd
Original Assignee
Centre National de la Recherche Scientifique CNRS
Nanyang Technological University
Thales Solutions Asia Pte Ltd
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Abstract

Un procedimiento de fabricación de una estructura de protección eléctrica para proporcionar el aislamiento de señal que comprende las etapas de: proporcionar un sustrato (40) que tiene una superficie de montaje (42) que comprende un primer área para alojar al menos un componente electrónico; e implementar la estructura de protección eléctrica, incluyendo la estructura de protección eléctrica uno o más proyecciones eléctricamente conductoras sobre el sustrato, la una o más proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje del sustrato; la una o más proyecciones eléctricamente conductoras incluyen una o más estructuras tipo pared; la una o más estructuras tipo pared son alargadas paralelas a la superficie de montaje; en el que: la una o más proyecciones eléctricamente conductoras se forman mediante recolecciones de una pluralidad de estructuras tipo hilo, la pluralidad de estructuras tipo hilo que forman colectivamente la una o más proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje, en la que el diámetro de las estructuras tipo hilo varía de 0,01 nanómetros a 500 nanómetros, preferiblemente el diámetro de las estructuras tipo hilo varía de 0,1 nanómetros a 100 nanómetros; la pluralidad de estructuras tipo hilo se implementan en una o más porciones eléctricamente conductoras en la superficie de montaje; la una o más proyecciones eléctricamente conductoras se acoplan a un plano de tierra (4) sobre una superficie del sustrato opuesta a la superficie de montaje mediante la provisión de una pluralidad de vías (3) que se extienden a través del sustrato; y los extremos de la pluralidad de estructuras tipo hilo en forma distal a la superficie de montaje definen una superficie de la una o más estructuras tipo pared, el procedimiento además incluye una etapa de formación de una capa eléctricamente conductora (62) en dicha superficie de la una o más estructuras tipo pared.

Description

DESCRIPCIÓN
Estructura de protección para el aislamiento de señal y procedimiento para su fabricación
Campo de la invención
La presente invención implica la implementación de una estructura de protección eléctrica para el aislamiento de la señal en circuitos electrónicos tales como circuitos integrados (IC), o entre paquetes de IC u otros componentes electrónicos sobre un sustrato, tal como una placa de circuito impreso. La invención se puede usar, pero no se limita a, circuitos integrados monolíticos de microondas (MMIC), Módulo de chip múltiple (MCM), Sistema en paquete (SiP), Sistema en paquete (SoP) y Soluciones de interferencia/compatibilidad del circuito electromagnético integrado (IC EMI/EMC).
Antecedentes de la invención
La integración de componentes digitales y de RF en arquitecturas con enrutamiento denso requiere un diseño y diagramación cuidadoso para asegurar aislamientos de DC o señal mixta adecuados de conformidad con las especificaciones para una aplicación particular. Para satisfacer la necesidad emergente de reducir la escala de los paquetes de circuitos integrados multifuncionales complejos, las técnicas de enrutamiento del diseño, el diseño de paquetes y los procedimientos de aislamiento se han convertido en consideraciones de diseño muy críticas [1], [2].
Actualmente, las prácticas comunes se establecen para colocar diferentes componentes electrónicos, que incluyen trazas de señal, circuitos y conductores separados físicamente para minimizar el acoplamiento electromagnético (EM). También se emplean medidas adicionales que incluyen vallas y piezas de fundición de metal o paredes para mejorar el aislamiento de EM. Por ejemplo, en los paquetes de circuitos integrados monolíticos de microondas (MMIC) o de radiofrecuencia (RF), se utilizan trazas de protección y cercas para proteger las trazas/paquetes de señales mixtas de la radiación dispersa.
En vallado es una técnica utilizada para el aislamiento de RF al extender el plano de tierra hasta el plano del IC que contiene las trazas de señales mixtas. Específicamente, la traza de tierra en el plano de tierra se acopla a la traza de protección en el plano del IC usando vías que se extienden a través del sustrato. Las vías pueden estar revestidas de metal o rellenas de metal para conectar efectivamente la traza de protección al plano de tierra. Dependiendo de los requerimientos de aislamiento de RF, se pueden diseñar vallas con una almohadilla de captura adecuada con varios tamaños y dimensiones. Las reglas de diseño para tales estructuras son bien conocidas. Por ejemplo, las reglas de diseño se correlacionan con algunos factores, tales como las propiedades físicas y materiales del sustrato (por ejemplo, la permitividad relativa, grosor) y los requerimientos de diseño (por ejemplo, el ancho de las trazas de señal). La base de datos para tales reglas de diseño también es bien conocida [3].
Aunque se sabe que la técnica de vallado es efectiva en el aislamiento de RF, su uso está limitado a paquetes o IC sin restricciones de espacio. En particular, se requiere una cantidad mínima de espacio entre la traza de protección vallada y la traza de la señal antes de que se pueda lograr un buen aislamiento entre las trazas de la señal o los IC y se pueda mantener la integridad de la señal [3], [4]. Por lo tanto, esta solución tiene limitaciones para los diseños con inmuebles limitados y/o trazas de señales mixtas estrechamente acopladas o circuitos integrados cercanos. Este problema se vuelve aún más prominente en aplicaciones de alta velocidad y/o circuitos de alta densidad.
La segunda técnica implica montar y alinear piezas de fundición de metal o paredes para rodear los componentes electrónicos/IC en el sustrato y compartimentar los diversos componentes electrónicos fabricados/montados en el sustrato. Las paredes metálicas pueden proteger la radiación electromagnética dispersa y proporcionan protección mecánica para el paquete. Sin embargo, hasta la fecha, dichas paredes metálicas solo se pueden construir por separado mediante fundición o moldeado [5]. Posteriormente, las paredes metálicas posteriormente se ensamblan en los paquetes, tales como los MMIC. Las técnicas existentes de micromaquinado de la superficie utilizadas en los procesos microelectrónicos generalmente no están disponibles para construir tales paredes metálicas debido a que esas técnicas usualmente producen un aumento de grosor muy limitado para los metales. Por ejemplo, las estructuras de paredes metálicas sólidas con una alta relación de aspecto (es decir, altura/grosor de la pared), tales como pilares metálicos que tienen una relación de aspecto mayor que dos, no se pueden lograr con las técnicas existentes de micromaquinado de superficie utilizadas en los procesos microelectrónicos.
Por consiguiente, el montaje en superficie (convencional o flip-chip) o el montaje en cavidad son típicamente requeridos para los ensamblajes híbridos de MMIC. Además, generalmente son necesarios procedimientos de alineación complejos y técnicas de unión que llevan a un aumento de los costos. Más importante aún, la integración pos-diseño de piezas de fundición de metal o paredes a menudo requiere la asignación de grandes espacios para la colocación, lo que es indeseable para consideraciones de eficiencia de espacio. En general, no es rentable realizar un proceso de pos-montaje/alineación de piezas de fundición de metal para el blindaje EM, y adaptar moldes individuales de piezas de fundición de metal para diferentes diseños de partición.
En resumen, las soluciones existentes para proporcionar un buen aislamiento eléctrico en un dispositivo altamente compacto están lejos de ser satisfactorias. Las vallas se utilizan para rodear las trazas de señal o IC para reducir la radiación dispersa. Sin embargo, este procedimiento no es eficiente en cuanto a espacio ni costo para implementar diseños multifuncionales miniaturizados, especialmente para señales de alta velocidad. Las piezas de fundición de metal se utilizan para dividir mecánicamente los componentes y protegerlos de las interferencias de EM no deseadas. Sin embargo, los procesos de montaje y alineación de dichas piezas de fundición de metal son costosos, complejos y requieren áreas de montaje buffer, lo que, de nuevo, no es eficiente en cuanto a espacio y costo.
El documento US 6.137.693 describe un paquete electrónico de alta frecuencia montable en superficie que consiste en sustratos apilados uno encima del otro, con estructuras de soldadura de forma arbitraria, tales como bolas y paredes que se conectan entre sí; que forman un emparedado completamente blindado, sellado ambientalmente, en el que se colocan componentes y dispositivos electrónicos más pequeños. Además de proporcionar interconexión electrónica y mecánica a un sustrato madre, las estructuras de soldadura también proporcionan aislamiento y blindaje electromagnético, estructuras de líneas de transmisión de impedancia controlada y un sellado ambiental. Todo el paquete se fabrica a partir de materiales y componentes convencionales ensamblados junto con procesos automatizados.
El documento US 2004/233649 describe que una multiplicidad de nanotubos se aplican a al menos un contacto de metal del chip externo del chip electrónico para hacer contacto entre el chip electrónico y un chip electrónico adicional.
El documento US 2011/039459 describe que se pueden realizar contactos eléctricos sin soldadura y duraderos el cultivo de bosques de nanotubos de carbono (CNT) o nanocables de forma directa sin soldadura sobre las superficies de contacto de los circuitos integrados, PCB, paquetes de IC, sustratos híbridos, carros de contacto, componentes del rotor, componentes del estator, etc. Los contactos y procedimientos eléctricos se pueden emplear en una variedad de aplicaciones de paquetes electrónicos con y sin plomo en PCB, paquetes de IC y sustratos híbridos, que incluyen, pero sin limitación, paquetes de matriz de rejilla de bolas (BGA), matriz de contactos en rejilla (LGA) y paquetes de portador de chip sin plomo (LCC), así como para realizar interconexiones en configuraciones de "flip-chip", configuraciones de "bare die" e interconexión de bloque de circuito integrados en multicapa y disposiciones de apilamiento "3-D".
El documento US 8.102.032 describe que un dispositivo semiconductor tiene un primer sustrato que tiene una pluralidad de trazas metálicas. Al menos un componente electrónico está unido eléctricamente a una primera superficie del primer sustrato. Un segundo sustrato tiene una pluralidad de trazas metálicas y está unido al primer sustrato. Al menos un componente electrónico está unido eléctricamente a una primera superficie del segundo sustrato. Se forma un escudo de RF en el primer sustrato para minimizar la radiación de interferencia electromagnética (EMI) y la radicación de radiofrecuencia (RF) a al menos un componente electrónico en el primer sustrato para formar un escudo de RF. Un compuesto de molde se utiliza para encapsular el dispositivo semiconductor.
El documento US 8.199.518 describe un paquete de componentes electrónicos que incluye un sustrato y un componente electrónico montado en el sustrato, el componente electrónico que incluye una almohadilla de unión. Un primer terminal de antena está conectado eléctricamente a la almohadilla de unión, el primer terminal de antena está conectado eléctricamente a un segundo terminal de antena del sustrato. Un cuerpo del paquete encierra el componente electrónico, y el cuerpo del paquete tiene una superficie principal. Se forma una antena en la superficie principal mediante la aplicación de un revestimiento eléctricamente conductor. Una interconexión incrustada se extiende a través del cuerpo del paquete entre el sustrato y la superficie principal y conecta eléctricamente el segundo terminal de la antena a la antena. La aplicación de un revestimiento eléctricamente conductor para formar la antena es relativamente simple, de este modo se minimiza el costo total de fabricación del paquete. Además, la antena es relativamente fina, de este modo se minimiza el tamaño total del paquete.
El documento US 2010/261343 describe que los electrodos se forman en un área superficial parcial de un sustrato semiconductor y los extremos distales de los nanotubos conductores erizados en una superficie de un sustrato de crecimiento, se bombardean con plasma de gas raro. Los extremos distales de los nanotubos conductores bombardeados con el plasma de gas raro se ponen en contacto con los electrodos bombardeados con el plasma de gas raro para fijar los nanotubos conductores a los electrodos. El sustrato de crecimiento se separa del sustrato semiconductor de tal manera que los nanotubos conductores fijados a los electrodos permanecen en los electrodos formados en el sustrato semiconductor.
El documento US 2009/166819 describe una estructura de paquete de conjunto de chips que incluye un portador, una pluralidad de pinouts, al menos preformas de paquete de semiconductores, al menos una capa de blindaje electromagnética y una capa protectora. Los pinouts están dispuestos en el soporte. Las preformas del paquete semiconductor están dispuestas en la segunda superficie del portador y se conectan eléctricamente a los pinouts. La capa de blindaje electromagnética está dispuesta sobre las preformas del paquete semiconductor y la capa de blindaje electromagnética. Al menos una de las capas de blindaje electromagnético comprende una estructura de película de nanotubos de carbono. La capa protectora cubre la capa de blindaje electromagnética.
Sumario de la invención
Para cumplir las necesidades actuales y futuras de los dispositivos multifuncionales que son compactos y que aún tienen la integridad de señal deseada, la presente invención propone una nueva estructura de aislamiento de RF y técnicas de fabricación para abordar los problemas anteriores con las soluciones existentes.
En términos generales, la presente invención propone una estructura de protección eléctrica para proporcionar aislamiento eléctrico en circuitos electrónicos tales como circuitos integrados (IC), o entre paquetes de iC u otros componentes electrónicos en un sustrato tal como una placa de circuito impreso (PCB) o una placa de cableado impresa (PWB) y sus procedimientos de fabricación. La estructura de protección incluye una pluralidad de proyecciones eléctricamente conductoras que se extienden transversalmente a una superficie principal del sustrato. Las proyecciones eléctricamente conductoras están formadas por colecciones de una pluralidad de estructuras en forma de hilos.
La presente invención se puede implementar a nivel de sustrato y/o a nivel de paquete. Es decir, a nivel de sustrato, la estructura de protección minimiza la radiación dispersa para mantener una buena integridad de la señal entre trazas de señal, resistencias, inductores, condensadores, circuitos, etc.; en el nivel del paquete, la estructura de protección proporciona aislamiento eléctrico entre paquetes adyacentes, tales como paquetes de IC. Además, la estructura de protección puede proporcionar soporte estructural para los paquetes, especialmente para paquetes IC tridimensionales/pila.
De acuerdo con un primer aspecto, se propone un procedimiento para fabricar una estructura de protección eléctrica para proporcionar aislamiento de señal como se define en la reivindicación 1.
El presente procedimiento es ventajoso porque permite que la proyección eléctricamente conductora se sintetice directamente sobre el propio sustrato. A diferencia de las prácticas existentes, tales como montaje de la fundición metálica en los paquetes de IC, el presente procedimiento no requiere el ensamblaje posterior de la estructura de protección. Específicamente, la etapa de síntesis se puede realizar mediante técnicas de maquinado de superficie convencionales utilizadas en el proceso microelectrónico y, por lo tanto, se puede integrar al proceso de fabricación de paquetes de IC mismo. Además, las estructuras tipo pared, que son alargadas paralelas a la superficie de montaje, funcionan como "paredes de vallado" para la interferencia de señales no deseadas y permiten que el blindaje electromagnético se logre de manera efectiva.
Por lo tanto, este procedimiento permite a los diseñadores adoptar requerimientos específicos de aislamiento en las consideraciones de diseño de enrutamiento y, por lo tanto, les proporciona flexibilidad de diseño adicional. Al mismo tiempo, las estructuras de aislamiento se pueden adaptar de acuerdo con diferentes requerimientos de aislamiento y dirigirse a la fuente de radiación dispersa. Como se explicará más adelante en la descripción detallada, esto conlleva una mejora significativa en la rentabilidad del proceso de fabricación y un mejor rendimiento del aislamiento.
Adicionalmente, la pluralidad de estructuras tipo hilo origina una relación de superficie a volumen aumentada de las proyecciones eléctricamente conductoras. Esto lleva a un aumento en la capacidad de absorber radicación.
Por consiguiente en un ejemplo particular, cada una de dichas estructuras tipo pared tiene una longitud en una dirección longitudinal y un grosor perpendicular a la dirección longitudinal. La relación de la longitud y grosor e mayor de 2.
De acuerdo con otro ejemplo, la relación de la longitud y grosor es mayor de 1.5.
De acuerdo con otro ejemplo más, la relación de la longitud y grosor es mayor de 2.5.
De acuerdo con otro ejemplo más, la relación de la longitud y grosor es mayor de 3.
De acuerdo con otro ejemplo más, la relación de la longitud y grosor es mayor de 4.
El procedimiento de fabricación de la estructura de protección eléctrica además comprende conectar eléctricamente la una o más estructuras tipo pared a un plano de tierra.
Típicamente, la etapa de sintetizar incluye formar la pluralidad de estructuras tipo hilo con una relación de aspecto mayor que 10. Esto es ventajoso porque puede permitir lograr una relación de aspecto relativamente alta de las proyecciones eléctricamente conductoras resultantes. Una alta relación de aspecto de las proyecciones eléctricamente conductoras significa un aislamiento de señal mejorado a lo largo de la dirección vertical para la misma cantidad de espacio de sustrato ocupado por la proyección.
Típicamente, la una o más proyecciones eléctricamente conductoras tienen una relación de aspecto de al menos 2. Por ejemplo, la relación de aspecto puede estar en un intervalo de 2-25. Opcionalmente, la relación de aspecto está en un intervalo de 2-18. En un ejemplo, la relación de aspecto es al menos 3. En otro ejemplo, la relación de aspecto es al menos 3.5. En otro ejemplo más, la relación de aspecto es al menos 5.
En una realización preferida, cada una de las estructuras tipo pared se extiende transversalmente desde la superficie de montaje por una altura predefinida y la relación de la altura y el grosor es de al menos 2. Ventajosamente, la alta relación de aspecto de las proyecciones eléctricamente conductoras mejora el aislamiento en la dirección vertical a través de la "canalización" de trazas de señal/potencia mixtas, lo que es especialmente valioso en las arquitecturas de enriam iento con restricciones de espacio estrecho. Como resultado de este aislamiento vertical mejorado, se pueden reducir adicionalmente los requerimientos de tamaño en las trazas de protección para los aislamientos laterales.
Como se indicó anteriormente, la alta relación de aspecto de las proyecciones eléctricamente conductoras se puede lograr mediante la síntesis de una pluralidad de estructura tipo hilo sobre el sustrato mismo.
La pluralidad de estructuras tipo hilo de acuerdo con la invención reivindicada se sintetizan en una o más porciones eléctricamente conductoras (tales como en trazas de protección valladas) en la superficie de montaje del sustrato.
Por ejemplo, una o más porciones eléctricamente conductoras están formadas por una capa de material eléctricamente conductor dispuesta selectivamente en una porción de la superficie de montaje del sustrato. Alternativamente, la porción eléctricamente conductora se puede obtener mediante la modificación de las características de la superficie del propio sustrato, por ejemplo, mediante el dopado selectivo de una superficie de un sustrato de silicio y/o eliminación selectiva una parte de la superficie mediante ataque químico.
La una o más porciones eléctricamente conductoras se acoplan a una plano de tierra sobre una superficie del sustrato opuesto a la superficie de montaje mediante la provisión de una pluralidad de vías que se extienden a través del sustrato. Típicamente, la una o más proyecciones eléctricamente conductoras se ubican sobre la pluralidad de vías. De esta manera, las estructuras tipo se pueden considerar como una extensión hacia arriba de la traza de protección de valla en la dirección vertical. Ventajosamente, la integración entre estructuras tipo pared junto con la valla proporciona la sorprendente ventaja del aislamiento robusto de la señal tanto en la dirección vertical como en la lateral.
Además, las proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje podrán proporcionar un aislamiento robusto de RF en ambas direcciones lateral y vertical. Esto llevará a una reducción en el requerimiento de aislamiento lateral provisto convencionalmente por las trazas de protección y el vallado. Esto es importante porque entonces se puede reducir el área del chip requerida para por las trazas de protección y el vallado. Esto hace posible la miniaturización del paquete porque permite que la integridad de la señal se mantenga en un dispositivo altamente compacto.
La síntesis de la pluralidad de estructuras tipo hilo se puede lograr mediante la realización de la deposición de vapor químico sobre la una o más porciones eléctricamente conductoras. Por ejemplo, la pluralidad de estructuras tipo hilo se puede formar de nanocables, nanofibras o nanotubos. De acuerdo con un ejemplo particular, las estructuras tipo hilo son nanotubos de carbono (CNT). Los CNT pueden ser pared única y/o paredes múltiples. De acuerdo con un ejemplo particular, los CNT son de pared doble.
Ventajosamente, los CNT se pueden formar con una relación de aspecto muy alta utilizando técnicas existentes de micromaquinado de superficie en procesos microelectrónicos. En consecuencia, las proyecciones eléctricamente conductoras formadas por los CNT tendrán una capacidad de aislamiento significativamente mejorada para eliminar de manera efectiva la fuente de la radiación dispersa en comparación con las tecnologías existentes.
Ventajosamente, la una o más porciones eléctricamente conductoras se pueden preparar con los componentes del catalizador para catalizar la síntesis de la pluralidad de estructuras tipo hilo.
De acuerdo con un ejemplo, la una o más proyecciones eléctricamente conductoras están situadas alrededor de dicha primera área. En particular, de acuerdo con un requerimiento de aislamiento particular, las proyecciones eléctricamente conductoras se pueden diseñar para que rodeen total o parcialmente el al menos un componente electrónico.
De acuerdo con un ejemplo adicional, la superficie de montaje comprende una segunda área para alojar un segundo componente electrónico, al menos alguna de la una o más proyecciones eléctricamente conductoras que se ubica entre la primera y segunda áreas.
De acuerdo con un ejemplo particular, la una o más proyecciones eléctricamente conductoras se acoplan a un plano de tierra sobre una superficie de un primer sustrato opuesto a una primera superficie mediante la provisión de una pluralidad de vías que se extienden a través del primer sustrato. De modo similar, una o más estructuras tipo pared se pueden ubicar sobre la pluralidad de vías.
En un ejemplo al menos una porción de un área predefinida del primer sustrato tiene una segunda pluralidad de estructuras tipo hilo que definen colectivamente otras proyecciones eléctricamente conductoras que se extienden en forma transversal a la primera superficie antes de la etapa de unión.
Opcionalmente, la segunda pluralidad de estructuras tipo hilo se sintetizan sobre el primer sustrato mismo, por ejemplo, directamente en el primer sustrato mismo o en las porciones eléctricamente conductoras (tales como las trazas de protección valladas) del primer sustrato. Alternativamente, la segunda pluralidad de estructuras tipo hilo se transfieren al primer sustrato.
En un ejemplo, la primera pluralidad de estructuras tipo hilo se sintetizan sobre una segunda superficie. Alternativamente, la pluralidad de estructuras tipo hilo se transfieren a un segundo sustrato.
En un ejemplo, el procedimiento comprende además eliminar el segundo sustrato de una o más proyecciones eléctricamente conductoras después de la etapa de unión. Por ejemplo, el segundo sustrato puede ser un sustrato sacrificial, que se puede eliminar mediante ataque químico iónico reactivo. Ventajosamente, esto proporciona una forma alternativa de implementar las proyecciones eléctricamente conductoras sobre el sustrato, especialmente cuando se trabaja con el sustrato del paquete IC con restricciones de presupuesto térmico.
En otro ejemplo, el segundo sustrato comprende una superficie de montaje para un componente electrónico, la superficie de montaje es opuesta a la segunda superficie. En otras palabras, el primer sustrato y el segundo sustrato potencialmente pueden formar un paquete de IC funcional tridimensional con la implementación de las proyecciones eléctricamente conductoras. Ventajosamente, las proyecciones eléctricamente conductoras entre ellas proporcionan no solo el aislamiento de señal deseado sino también el soporte estructural.
Opcionalmente, la primera pluralidad de estructuras tipo hilo se sintetizan sobre un plano de tierra del segundo sustrato.
En una realización, la primera pluralidad de estructuras tipo hilo se puede sintetizar por deposición química de vapor.
En una realización, la primera pluralidad de estructuras tipo hilo comprende nanocables, nanofibras o nanotubos. De acuerdo con un ejemplo particular, la primera pluralidad de estructuras tipo hilo comprende nanotubos de carbono (CNT). Los CNT pueden ser de pared única, pared doble y/o pared múltiple. De acuerdo con un ejemplo particular, los CNT son de doble pared.
En una realización, la una o más porciones eléctricamente conductoras se acoplan al plano de tierra del primer sustrato mediante la provisión de una pluralidad de vías que se extienden a través del primer sustrato. La una o más de las proyecciones eléctricamente conductoras están configuradas para rodear al menos un componente electrónico después de la etapa de unión. En otras palabras, el al menos un componente electrónico puede estar completamente rodeado, es decir, completamente rodeado, por las proyecciones eléctricamente conductoras. Alternativamente, las proyecciones eléctricamente conductoras están configuradas para rodear parcialmente al menos un componente electrónico. Cabe señalar que el término "rodear" no implica una sección circular de la estructura de pared cuando se ve desde la parte superior del sustrato.
Preferiblemente, al menos algunas de la una o más proyecciones eléctricamente conductoras se ubican entre pares de componentes electrónicos o trazas de señal en la primera superficie después de la etapa de unión.
De acuerdo con un segundo aspecto de la invención, se proporciona una estructura de protección eléctrica para proporcionar aislamiento de señal como se define en la reivindicación 3.
De manera similar, la provisión de estructuras tipo pared que son alargadas paralelas a la función de superficie de montaje como "paredes de valla" para la interferencia de señales no deseadas y permite que el blindaje electromagnético se logre de manera efectiva.
Debido a que la pluralidad de estructuras tipo hilo se sintetizan directamente sobre la superficie de montaje, lo que permite a los diseñadores adoptar los requerimientos de aislamiento específicos a las consideraciones de diseño de enrutamiento y, por lo tanto, proporcionarles flexibilidad de diseño adicional, las estructuras de aislamiento se adaptan de acuerdo con diferente requerimiento de aislamiento y dirigido a la fuente de radiación dispersa.
Además, la pluralidad de estructuras tipo hilo origina una mayor relación superficie-volumen de las proyecciones eléctricamente conductoras. Esto lleva a una capacidad mejorada en la absorción de radiación.
Por consiguiente en un ejemplo particular, cada una de dichas estructuras tipo pared tiene una longitud en una dirección longitudinal y un grosor perpendicular a la dirección longitudinal. La relación de la longitud y grosor es mayor de 2.
De acuerdo con otro ejemplo, la relación de la longitud y grosor es mayor de 1.5.
De acuerdo con otro ejemplo más, la relación de la longitud y grosor es mayor de 2.5.
De acuerdo con otro ejemplo más, la relación de la longitud y grosor es mayor de 3.
De acuerdo con otro ejemplo más, la relación de la longitud y grosor es mayor de 4.
De acuerdo con la invención, la pluralidad de estructuras tipo hilo se sintetizan en una o más porciones eléctricamente conductoras (tal como trazas de protección valladas) sobre la superficie de montaje del sustrato. La una o más porciones eléctricamente conductoras se acoplan a un plano de tierra sobre una superficie del sustrato opuesto a la superficie de montaje mediante la provisión de una pluralidad de vías que se extienden a través del primer sustrato. De esta manera, las estructuras tipo pared se pueden considerar como una extensión hacia arriba de la traza de protección de la valla en la dirección vertical. Ventajosamente, la integración entre estructuras tipo pared junto con la valla proporciona la sorprendente ventaja del aislamiento robusto de la señal en las direcciones vertical y lateral.
Además, las proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje podrán proporcionar un aislamiento de RF robusto en ambas direcciones lateral y vertical. Esto llevará a una reducción en el requerimiento de aislamiento lateral provisto convencionalmente por las trazas de protección y vallados. Esto es importante porque entonces se puede reducir el área de chip requerida para la traza de protección y vallado. Esto hace posible la miniaturización del paquete porque permite que la integridad de la señal se mantenga en un dispositivo altamente compacto.
Típicamente, al menos una de las porciones eléctricamente conductoras tiene la menos 80% de su área cubierta por las proyecciones eléctricamente conductoras. Por ejemplo, al menos una traza de protección vallada tiene 80% de su área cubierta por las proyecciones eléctricamente conductoras.
Típicamente, las proyecciones eléctricamente conductoras se extienden lejos de la superficie de montaje una distancia mayor que la distancia que el al menos un componente electrónico se extiende lejos de la superficie de montaje. Ventajosamente, esto asegura un aislamiento vertical adecuado y, además, puede servir como soporte estructural, especialmente para un paquete de pila tridimensional.
El término "componente electrónico" en esta memoria descriptiva se refiere a cualquier dispositivo discreto básico o entidad física en un sistema electrónico utilizado para modificar una señal eléctrica que se le transmite. Una lista no exhaustiva de componentes electrónicos incluye resistencias, inductores, condensadores, circuitos integrados y paquetes de circuitos integrados. Típicamente, un circuito electrónico está hecho de uno o más componentes electrónicos.
El término "traza de señal" se refiere a cualquier vía conductora que conecta dos componentes electrónicos. En particular, la traza de señal se puede referir a una traza de señal mixta, una traza de señal de DC, una línea de conducción o una línea de transmisión para señales electrónicas y/o señales de potencia.
El término "plano de tierra" significa un plano de metal generalmente provisto sobre una superficie de un sustrato. Típicamente, cubre el área entero de esa superficie. En algunos casos, cubre solo una porción de la superficie, que puede estar estampada por la litografía. Alternativamente, el plano de tierra se puede proporcionar a través de almohadillas metálicas adyacentes que no se proporcionan en una superficie de un sustrato pero, por ejemplo, mediante paquetes de IC adyacentes.
El término "circuito integrado" (también denominado IC, un chip o un microchip) es un conjunto de circuitos o componentes electrónicos en una pequeña placa de material semiconductor. Un paquete de IC significa un contenedor protector que aloja uno o más IC.
El término "transversal a" se refiere a una dirección que es generalmente perpendicular o sustancialmente perpendicular a.
El término "relación de aspecto" describe la relación de la altura y el ancho o grosor de una estructura. En el contexto de la memoria descriptiva, se refiere a la relación de la altura y una dimensión de la base de un objeto. En particular, la relación de aspecto de una proyección eléctricamente conductora se refiere a la relación de la altura de la proyección medida desde la superficie de montaje y una dimensión predefinida de la base de la proyección. Normalmente, la base tiene dos dimensiones y la dimensión predefinida es la más pequeña de las dos dimensiones.
El término "traza de protección" se refiere a una porción eléctricamente conductora que se proporciona típicamente en la superficie de montaje de un sustrato (es decir, en el mismo plano que cualquier traza de señal o componentes electrónicos) que está conectada eléctricamente a un plano de tierra. En general, una traza de protección de vallado es una traza de protección que se conecta a tierra a través de orificios que se extienden a través del el sustrato.
El término "sustrato" significa una pieza de material que es adecuada para alojar uno o más componentes electrónicos. En particular, un sustrato puede ser una pieza de oblea de silicio en la que se pueden fabricar circuitos electrónicos (por ejemplo, una combinación de componentes electrónicos y trazas de señal) para formar un IC. Para otro ejemplo, un sustrato es un PCB o PWB en el cual se pueden fabricar/montar los paquetes de IC, otros componentes electrónicos y trazas de señal.
El término "sintetizar una estructura tipo hilo" significa combinar átomos o moléculas para formar una estructura individual tipo hilo. El término "sintetizar una pluralidad de estructuras tipo hilo" en consecuencia significa formar una pluralidad de estructuras tipo hilo, cada una de las cuales se forma mediante la combinación de átomos o moléculas entre sí. Por ejemplo, se puede sintetizar una pluralidad de CNT mediante la deposición química de vapor. Para otro ejemplo, se puede sintetizar una pluralidad de CNT mediante la realización de una impresión 3D. La expresión "sintetizar una pluralidad de estructuras tipo hilo en un sustrato" significa, en consecuencia, que el proceso de síntesis (es decir, el proceso de combinación de átomos o moléculas combinados para formar estructuras individuales tipo hilo) se lleva a cabo en el sustrato. Por otro lado, si una estructura tipo hilo o estructuras tipo hilo se transfieren simplemente a un sustrato, las estructuras tipo hilo no se consideran "sintetizadas" en ese sustrato.
El término "sintetizar sobre (una superficie de) un sustrato" significa que la síntesis se lleva a cabo directamente sobre la superficie del sustrato o sobre una capa de material que está dispuesta sobre la superficie del sustrato.
Las "estructuras tipo hilo" se refieren a nano o microestructuras que tienen una alta relación longitud-diámetro. Por lo general, las estructuras son nanoestructuras y el diámetro de las estructuras tipo hilo varía de 0.01 nanómetro y 500 nanómetros. Preferiblemente, el diámetro varía de 0,1 y 100 nanómetros.
La presente invención es adecuada para aplicaciones de aislamiento de EM en general y preferiblemente para aplicaciones de aislamiento de RF.
Breve descripción de los dibujos
A continuación, se dice que diferentes disposiciones y procedimientos son realizaciones de la invención o de acuerdo con la invención. Sin embargo, solo las disposiciones y procedimientos que se hallan dentro del alcance de una de las reivindicaciones adjuntas forman parte de la invención reivindicada.
Será conveniente describir con más detalle la presente invención con respecto a los dibujos acompañantes que ilustran posibles disposiciones de la invención. Son posibles otras disposiciones de la invención y, en consecuencia, la particularidad de los dibujos adjuntos no se debe considerar que sustituya la generalidad de la descripción precedente de la invención.
La Fig. 1 es una vista lateral de una implementación de una estructura de protección sobre un sustrato de acuerdo con una realización de la invención en un nivel de sustrato.
La Fig. 2 es una vista lateral de una implementación de una estructura de protección de acuerdo con una realización de la invención sobre un módulo multi-chip (MCM) en un nivel de sustrato.
La Fig. 3 es una vista en planta global de una implementación de una estructura de protección de acuerdo con una realización de la invención entre diferentes componentes electrónicos en un nivel de paquete y en un nivel de sustrato.
La Fig. 4 es una vista lateral de diferentes configuraciones de la pluralidad de estructuras tipo hilo que se pueden usar de acuerdo con la presente invención.
La Fig. 5 es la vista en planta de diferentes configuraciones de la pluralidad de estructuras tipo hilo que se pueden usar de acuerdo con la presente invención.
La Fig. 6 muestra una variación en la implementación de una estructura de protección en un sustrato de acuerdo con otra realización de la invención.
La Fig. 7(a) muestra otra variación en la implementación de una estructura de protección en un sustrato de acuerdo con una realización de la invención.
La Fig. 7(b) muestra una variación adicional en la implementación de una estructura de protección en un sustrato de acuerdo con una realización de la invención.
La Fig. 8 muestra una variación adicional en la implementación de una estructura de protección en un sustrato de acuerdo con una realización de la invención.
Descripción detallada de realizaciones preferidas
La Fig. 1 muestra una estructura de soporte 100 para proporcionar el aislamiento de señal entre las trazas de señal 1b, 1c. La estructura de soporte 100 tiene un sustrato 40 que tiene una superficie de montaje 42 que comprende las primeras áreas 42a, 42b para alojar las trazas de señal 1 b, 1 c. En este ejemplo, el sustrato es un trozo de oblea de silicio. La superficie de montaje 42 tiene una o más porciones eléctricamente conductoras 5 acopladas a un plano de tierra 4. La estructura de soporte 100 además incluye una pluralidad de estructuras tipo hilo sintetizadas en las porciones eléctricamente conductoras. La pluralidad de estructuras tipo hilo definen colectivamente las proyecciones eléctricamente conductoras 1 a, 2 que sobresalen de (es decir, se extienden en forma transversal a) la superficie de montaje 42. En este ejemplo, las proyecciones eléctricamente conductoras 1 a, 2 forman estructuras tipo pared continuas que rodean las trazas de señal 1b, 1c. Las paredes son alargadas paralelas a la superficie de montaje. Por ejemplo, se extiende a lo largo con la longitud de las trazas de señal 1 b, 1 c. Típicamente, al menos una porción eléctricamente conductora 5 tienen al menos 80% de su área cubierta por la proyección eléctricamente conductora 1 o 2. Como se muestra en la Fig. 1, las proyecciones eléctricamente conductoras 1 a, 2 cubren completamente las porciones eléctricamente conductoras 5.
En este ejemplo, las porciones eléctricamente conductoras 5 son las trazas de protección de una valla de paso como se muestra en la Fig. 1. Las trazas de protección 5 están formados por una capa de material metálico dispuesta selectivamente en la superficie 40. La estructura de soporte 100 tiene múltiples vías 3 que se extienden a través del sustrato 40 ("vías de paso") para formar caminos eléctricamente conductores entre las trazas de protección 5 y el plano de tierra 4.
En este ejemplo, la pluralidad de estructuras tipo hilo se forman por nanotubos de carbono (CNT) que se sintetizan directamente en la traza de protección 5 por deposición química de vapor. Las proyecciones eléctricamente conductoras resultantes 1 a, 2 tiene una relación de aspecto alta y una relación superficie a volumen alta que origina un aislamiento RF mejorado entre las trazas de señal 1b, 1c. La relación de aspecto (es decir, la relación entre la altura H y grosor T) de las proyecciones eléctricamente conductoras 1 a, 2 como se muestra en la Fig. 1 es la menos dos, y preferiblemente al menos tres.
En este ejemplo, cada una de las proyecciones eléctricamente conductoras 1 a, 2 se implementa en, es decir tiene un extremo en contacto físico directo con, una de las trazas de protección 5 y se ubica sobre las vías de paso 4. Las proyecciones eléctricamente conductoras 1a, 2 se extienden alejadas de la superficie de montaje 42 por una distancia mayor que la distancia que las trazas de señal 1 b, 1 c se extienden lejos de la superficie de montaje 42.
Cuando está en uso, las vías de paso 3 y la traza de protección proporcionan una conexión eléctrica entre las proyecciones eléctricamente conductoras 1a, 2 y el plano de tierra 4. Por lo tanto, la estructura de soporte 100 es capaz de proporcionar aislamiento de señal en la dirección superior/vertical a través de "canalización" de la señal traza 1b, 1c. Esto reduce los requerimientos de aislamiento lateral. En otras palabras, la provisión de las proyecciones eléctricamente conductoras reduce el área de superficie y el número de vías de paso requeridas para el vallado, lo que reduce el peso y aumenta la densidad del chip. Además, tales estructuras con una alta relación superficie-volumen también se pueden usar como un canal adicional para facilitar la disipación del calor, de este modo se complementan los medios clásicos de manejo térmico. En particular, la alta relación de superficie a volumen de las estructuras tipo facilita la transferencia de calor por convección al dispersar el calor a través de su gran área de superficie. La disipación de calor también se puede mejorar aún más mediante el uso de estructuras conductoras tipo hilo, tal como las CNT, de modo que el calor se puede transferir al plano de tierra, por ejemplo, mediante vías de paso.
La Fig. 2 muestra otra estructura de soporte 100 para el aislamiento de RF a nivel de sustrato entre los componentes electrónicos, tal como paquetes del circuito integrado de matriz de rejilla bola (BGA) (IC) 44 y un paquete plano cuádruple (QFP) 46 en un módulo de múltiples chips. (MCM). De modo similar al ejemplo que se muestra en la Fig. 1, la estructura de soporte 100 tiene un sustrato 40 que tiene una superficie de montaje 42 que aloja el BGA IC 44 y QFP 46. El BGA IC 44 y el QFP 46 se proporcionan en la superficie 42 de la superficie del sustrato 40 a través de almohadillas de tierra 9. Además, se proporcionan protuberancias metalizadas 8, almohadillas de tierra de superficie 11, cables de unión 8a e interconexiones eléctricas y/o térmicas 10 para enlazar el BGA 44 IC y la QFP 46 como se desee para construir un paquete de circuitos integrados monolítico de microondas (MMIC) para una aplicación en particular.
La superficie de montaje 42 del sustrato 40 tiene porciones eléctricamente conductoras mostradas como trazas de protección 5. En este ejemplo, las trazas de protección 5 se forman de una capa de material metálico dispuesta selectivamente en la superficie de montaje 42. Múltiples vías de paso 3 forman caminos eléctricamente conductores entre las trazas de protección 5 y un plano de tierra 4. Algunas de las trazas de protección 5 se acoplan a una hilera simple de vía de paso 3, y algunas otras trazas de protección 5 se acoplan a dos hileras de vías de paso 3a, 3b. La estructura de soporte 100 además tiene proyecciones eléctricamente conductoras 6a, 6b, 7a formadas por una pluralidad de estructuras tipo hilo (no mostrado) sintetizadas en las trazas de protección 5 del sustrato 40. Las proyecciones eléctricamente conductoras 6a, 6b, 7a se extienden en forma transversal (sustancialmente perpendicular) a la superficie de montaje 42. Además, las proyecciones eléctricamente conductoras 6a, 6b, 7a se extienden lejos de la superficie de montaje 42 en una distancia mayor que la distancia que la que BGA IC 44 y QFP 46 se extienden lejos de la superficie de montaje 42.
Como se muestra en la Fig. 2, cada una de las proyecciones eléctricamente conductoras 6a, 6b, 7a está ubicada directamente sobre las vías de paso correspondientes 3, 3a, 3b para una conductividad mejorada y, por lo tanto, maximiza el aislamiento de BGA IC 44 y QFP 46 en el MCM a nivel de sustrato. En otro ejemplo, las vías de paso 3, 3a están revestidas con material metálico y las estructuras tipo hilo están unidas adicionalmente al revestimiento metálico de las vías de paso 3, 3a.
Cuando están en uso, las vías de paso 3, 3a, 3b y las trazas de protección 5 transmiten la conexión eléctrica entre las proyecciones eléctricamente conductoras 6a, 6b, 7a y el plano de tierra 4. Así, las proyecciones alargadas 6a, 6b, 7a de la estructura de pared de valla proporciona aislamiento de la señal entre los dos componentes electrónicos ejemplificativos BGA 44 y QFP 46 en la dirección hacia arriba/vertical. De nuevo, esto reduce los requerimientos para el aislamiento lateral. En particular, la disposición de la estructura de pared de valla reduce el área de la superficie y el número de vías de paso requeridas para el vallado y lleva a un peso reducido pero a la vez una mayor densidad del chip. Además, tales estructuras de alto aspecto también se pueden usar como un canal adicional para facilitar la disipación del calor, de este modo complementa los medios clásicos de manejo térmico.
Los expertos en la técnica entenderán que las protuberancias metalizadas 8, los cables de unión 8a, las almohadillas de tierra de superficie 9, 11 y la interconexión 10 son características opcionales de la invención. Simplemente ilustran las posibles conexiones dentro o entre los componentes electrónicos 44, 46 proporcionados como ejemplos en esta realización. También se entenderá que los componentes electrónicos 44, 46 no se limitan a los circuitos integrados BGA y QFP. Además, la disposición plana de las proyecciones eléctricamente conductoras 6a, 6b, 7a de la estructura de soporte 100 se puede diseñar para rodear o circundar completamente los componentes electrónicos 44, 46 o en parte.
Loa Fig. 3 proporciona un ejemplo adicional de la implementación de una estructura de protección eléctrica para el aislamiento de señal entre los diferentes chips (ICs).
Un sustrato 40 aloja una pluralidad de chips o ICs 50, 52, 54, 56, 58, 60, y la arquitectura de enrutamiento relevante 1 e, 1 g, 16, 17, 20. En este ejemplo, el sustrato 40 es un PCB. De modo similar a los ejemplos previos, una pluralidad de proyecciones eléctricamente conductoras se implementan en el sustrato 40 como se describe a continuación.
Según el diseño del enrutamiento y el requerimiento de aislamiento correspondiente, algunos componentes electrónicos están completamente compartimentados por la estructura de pared de valla y otros no. En este ejemplo particular, los chips 58, 60 están completamente rodeados por proyecciones eléctricamente conductoras 19a, 23 en el sustrato 40. De manera similar, la arquitectura de enrutamiento 16 también está completamente rodeada por una proyección eléctricamente conductora 15 mientras está acoplada a la arquitectura de enrutamiento 17 a través de una interconexión eléctrica o térmica 18 por encima o por debajo del sustrato. En este ejemplo, las arquitecturas de enrutamiento 16, 17 se colocan muy cerca y forman un par para enrutar las señales d C y Ac , respectivamente. En otro ejemplo, el par de arquitectura de enrutamiento 16, 17 enruta señales DC y RF, respectivamente. Por otro lado, el chip 56 está parcialmente rodeado por la proyección eléctricamente conductora 21. Se entenderá que las consideraciones para usar las proyecciones eléctricamente conductoras para una compartimentación total o parcial dependerán de los requerimientos de aislamiento para cada aplicación.
Las líneas de conducción 1e, 1g para conexiones entre chips diferentes 50, 52, 54 están aisladas entre sí por una proyección alargada, si se disponen entre las líneas de conducción 1e, 1g. Las proyecciones eléctricamente conductoras 1d y 1h se proporcionan a lo largo del otro lado de las líneas de conducción 1e, 1g respectivamente para proporcionar un aislamiento adicional de RF. Por consiguiente, las proyecciones eléctricamente conductoras Id, If, 1h efectivamente "canalizan" las líneas de conducción, de este modo se restringe la distribución de la señal al espacio canalizado.
Las proyecciones eléctricamente conductoras 19a, 23, 15, 21, Id, If, 1 h forman estructuras tipo pared y se conectan eléctricamente a un plano de tierra mediante vías, por ejemplo, las vías 3, 13a, 19b, 22. Cada una de las estructuras tipo pared se extienden transversalmente de la superficie de montaje en una altura predefinida. La estructuras tipo pared como se muestra en la Fig. 3 tienen una sección transversal alargada paralela a la superficie de montaje y una grosor perpendicular a la dirección longitudinal de la sección transversal alargada. Por consiguiente, la relación de la altura y el grosor define la relación de aspecto de la estructura de pared o la proyección eléctricamente conductora. Típicamente, la estructura de pared tiene una relación de aspecto de al menos 2.
Como se ilustra en la Fig. 3, la estructura de pared puede tener una sección transversal rectangular, circular o elíptica paralela a la superficie de montaje. Se entenderá que la sección transversal puede tomar cualquier otra forma de acuerdo con los requerimientos de aislamiento. También se observa que la vista superior de la estructura de soporte muestra que la estructura de la pared se bifurca en dos segmentos 12a y 12b en una unión 12. El sustrato completo 40 está además compartimentado mediante la provisión de una proyección eléctricamente conductora 14 entre una primera colección de componentes electrónicos que incluyen los chips 50, 52, 54 y las respectivas líneas de conducción 1e, 1g y una segunda colección de componentes electrónicos que incluyen los chips 56, 58, 60 y la arquitectura de enrutamiento respectiva 16, 17, 18, 20. Esto se puede usar, por ejemplo, para separar funciones de DC y RF y/o para aislar entre dos unidades responsables de transmitir y recibir señales, respectivamente. Esto demuestra nuevamente que la disposición plana de las proyecciones eléctricamente conductoras puede tener diversas formas y no se limita a lo que se ha descrito en los ejemplos.
La pluralidad de estructuras tipo hilo se pueden formar mediante los CNT, ya que los CNT se pueden sintetizar con una relación de aspecto muy alta utilizando técnicas existentes de micromaquinado de superficie en procesos microelectrónicos. Los CNT se pueden cultivar en el sustrato en condiciones adecuadas, como se explicará más adelante con más detalle. Debido a que cada una de las proyecciones eléctricamente conductoras está formada colectivamente por una colección de estructuras tipo hilo, las proyecciones tendrán una relación elevada de superficie a volumen. Además, cada uno de los CNT se puede formar como un tubo hueco, lo que aumenta aún más la relación de superficie a volumen de las proyecciones eléctricamente conductoras. Esto conducirá a una mejora notable en su capacidad para absorber la radiación dispersa y proporcionar un aislamiento de RF robusto. Por lo tanto, la integración de las proyecciones eléctricamente conductoras formadas por los CNT a los MMIC, como se ilustra en este ejemplo, puede proporcionar claramente un aislamiento de RF robusto en comparación con cualquier tecnología existente.
La Fig. 4 muestra una vista lateral de diferentes configuraciones de la pluralidad de estructuras tipo hilo que se pueden usar de acuerdo con la presente invención. Cada una de las proyecciones eléctricamente conductoras 25, 26, 27 está formada por las respectivas estructuras tipo hilo 25a, 26a, 27a. Las configuraciones de las estructuras tipo hilo 25a, 26a, 27a son diferentes, pero las proyecciones respectivas 25, 26, 27 pueden tener la misma altura y una alta relación de aspecto de aproximadamente 3.5.
Como se muestra en la Fig. 4, cada una de las estructuras tipo hilo 25a es sustancialmente recta y se extiende verticalmente desde el sustrato 40. Por otro lado, cada una de las estructuras tipo hilo 65a tiene sustancialmente la misma configuración ondulada o rizada a lo largo de su dirección longitudinal para que las estructuras en forma de hilo permanezcan paralelas entre sí. Una pluralidad de estructuras en forma de hilo 26a forman colectivamente una proyección 26 que está orientada en una dirección generalmente vertical. Debido a la configuración ondulada/rizada de los filamentos, la proyección 26 tiene una relación superficie-volumen más alta que la de la proyección 25. Como un ejemplo adicional, las estructuras 27a en forma de hilo están entrelazadas entre sí en una forma aleatoria y similar a una malla, pero cada uno de ellos tiene sustancialmente la misma altura para formar colectivamente la proyección 27 que está orientada en una dirección generalmente vertical.
Nuevamente, las estructuras tipo hilo en varias configuraciones se pueden fabricar mediante nanotubos de carbono (CNT). Como se señaló anteriormente, los CNT se pueden formar con una relación de aspecto muy alta y también una relación de superficie a volumen alta. Por lo tanto, los CNT son muy adecuados para su uso en la invención. También se pueden usar otros materiales de propiedades similares (por ejemplo, eléctricamente conductores, eléctricamente absorbentes, una alta relación de aspecto y/o alta relación de superficie a volumen), como apreciará un experto en la materia. Alternativamente, la proyección eléctricamente conductora también puede estar realizada de cualquier material metálico con alta área de superficie y de naturaleza absorbente. Por ejemplo, una pluralidad de estructuras metálicas tipo hilo pueden crecer sobre el sustrato mediante técnicas como la deposición química de vapor.
La Fig. 5 muestra la vista en planta de diferentes configuraciones de la pluralidad de estructuras tipo hilo que se pueden usar de acuerdo con la presente invención. Específicamente, las estructuras tipo hilo pueden ser cilindros sólidos 28 o tubos huecos 29. En este ejemplo, los cilindros sólidos 28 y los tubos huecos 29 en el haz respectivo están dispuestos holgados en forma de hexágono. La distancia 30, 31 entre los centros de cada estructura individual tipo hilo se puede determinar mediante un procedimiento conocido. Se puede sintetizar una pluralidad de estructuras tipo hilo con una distancia predefinida 30, 31 usando técnicas conocidas y/o después de experimentos rutinarios por un experto en la materia.
Variaciones
La presente invención no está limitada a las disposiciones de las proyecciones eléctricamente conductoras mostradas en las figuras. En todas las figuras y realizaciones descritas anteriormente, se entiende que la complejidad y las formas planas de las proyecciones eléctricamente conductoras y las configuraciones de la estructura tipo hilo se pueden diseñar en función de los requerimientos de enrutamiento y/o aislamiento. En particular, la compartimentación de los diversos componentes electrónicos puede ser total o parcial.
Como puede apreciar una persona experta, el diseño de las trazas de protección a 5, 13b, el plano de tierra 4 y las vallas 3, 3a, 3b, 13a, 19b, 22 pueden ser diferentes de lo que se muestra en las figuras. Por ejemplo, la traza de la protección, el plano de tierra y/o la valla se pueden colocar en una ubicación diferente, y/o pueden tener una forma, tamaño y/o estructura diferente. En particular, la trazas de protección 5 se puede acoplar a más de 2 hileras de vías, de acuerdo con los requerimientos de aislamiento específicos. Normalmente, la trazas de protección se coloca en el mismo plano que las trazas/circuitos/paquetes de señal mixta. También se pueden diseñar como una almohadilla de captura de vía. Una valla es una serie de vías revestidas de metal o rellenas de metal que se extienden a través del sustrato para formar una conexión eléctrica entre la traza de protección y el plano de tierra, lo que proporciona aislamiento de RF entre los componentes electrónicos en la dirección lateral. Una traza de protección de vallado es una práctica común utilizada en sustratos para la conexión a tierra. Sin embargo, un experto en la materia puede apreciar que una trazas de protección se puede conectar a tierra de manera efectiva por otros medios que no sean el uso de una valla, por ejemplo, mediante la conexión a un plano de tierra separado lejos del sustrato. Por consiguiente, las proyecciones eléctricamente conductoras están a su vez conectadas a tierra para un aislamiento efectivo de la señal. Además, como un experto en la materia puede entender, las estructuras tipo pared se pueden conectar a tierra de manera diferente a través de trazas de protección valladas. Por ejemplo, la estructuras tipo pared se pueden sintetizar directamente sobre la superficie del sustrato, por ejemplo, en una oblea de Si o SiO2 , y conectar a tierra mediante la conexión de la estructura tipo pared a un plano de tierra, por ejemplo, a un plano de tierra en un sustrato adyacente.
Además, la presente invención no se limita a ningún tipo o función particular de los chips (MMIC) 56, 58, 60 o las trazas de señales mixtas individuales o IC 50, 52, 54 alrededor de las cuales se implementan las proyecciones eléctricamente conductoras. Además, la presente invención no se limita a ningún procedimiento de fabricación particular de los MMIC/trazas de señales mixtas 50, 52, 54, 56, 58, 60 ni a las materias primas utilizadas para fabricarlas. Claramente, puede haber variaciones en el límite del sustrato 40, que incluyen su forma, tamaño y estructura, y en los componentes montados en el sustrato 40.
A modo de otro ejemplo, el grosor de las proyecciones eléctricamente conductoras en diferentes partes del sustrato puede ser diferente. En particular, cada una de las proyecciones eléctricamente conductoras puede tener un grosor diferente del otro. Por ejemplo, las proyecciones 2 (Fig. 1), 7a (Fig. 2), 14, 19a, 23 (Fig. 3) son más gruesas que las proyecciones 1a (Fig. 1), 6a (Fig. 2), Id, Si, 1h, 15, 21 (Fig. 3), respectivamente. El grosor de una proyección eléctricamente conductora única puede variar a lo largo de una dirección perpendicular a la superficie de montaje (es decir, a lo largo de la altura de la proyección) o en una dirección paralela a la superficie de montaje (por ejemplo, a lo largo de la dirección longitudinal de la pared).
Para otro ejemplo más, la altura de las proyecciones puede ser diferente entre sí. En la Fig. 1, las proyecciones 1a, 2 tienen la misma altura, mientras que en la Fig. 2 las proyecciones 6a, 6b pueden ser más cortas que la proyección 7b. Se entiende que la altura de las proyecciones puede variar y dependerá en gran medida del diseño de enrutamiento y/o los requerimientos de aislamiento para diferentes partes del sustrato. Debido a la provisión de aislamiento de RF en la dirección vertical, se puede reducir el requerimiento de aislamiento lateral. Eso significa que la densidad y el tamaño de las vías 19b requeridas se pueden ajustar en consecuencia.
Los ejemplos anteriores describen una estructura de protección eléctrica o una estructura de soporte que puede reducir significativamente el tamaño de la traza de protección, así como el número de vías de paso requeridas, lo que puede originar a una mejora notable en la compacidad del tamaño del circuito/paquete.
Además, la presente invención propone además procedimientos de fabricación de la estructura de soporte o estructura de protección eléctrica que integra la fabricación de las proyecciones eléctricamente conductoras en el flujo del proceso de fabricación de paquetes de IC, de este modo se mejora la rentabilidad del proceso. Esto también proporciona a los diseñadores de circuitos una flexibilidad adicional para implementar dicha proyección eléctricamente conductora en la fuente de radiación dispersa, para lograr una mejor integridad de la señal.
Como ejemplo particular, la fabricación de la estructura de protección eléctrica de acuerdo con la invención se describirá con respecto al uso de los CNT como la pluralidad de estructuras tipo hilo. Una persona experta puede entender que este ejemplo no se considera limitante a una técnica particular en el proceso ni a las CNT como las estructuras tipo hilo. Se pueden usar otras estructuras apropiadas, tales como nanocables, nanofibras o nanotubos hechos de materiales que tienen un grado razonable de conductividad eléctrica para formar las proyecciones usando técnicas de fabricación adecuadas que serán aplicables a un experto en la materia.
En la primera etapa, se proporciona un sustrato que tiene una superficie de montaje. Dicho sustrato es típicamente, pero no se limita a, silicio. La superficie de montaje tiene una primera área para alojar el componente electrónico. La superficie de montaje está provista opcionalmente de porciones eléctricamente conductoras acopladas a un plano de tierra.
El ejemplo de procedimiento además incluye sintetizar una pluralidad de estructuras tipo hilo en las porciones eléctricamente conductoras para formar colectivamente las proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje. La una o más proyecciones eléctricamente conductoras incluyen una o más estructuras tipo pared que son alargadas paralelas a la superficie de montaje.
Específicamente, tal sustrato se puede proporcionar mediante el uso de técnicas de fabricación microelectrónica estándar para la fabricación de paquetes de IC y una estructura típica de valla que incluye trazas de protección, vías y un plano de tierra. Es decir, la metalización de la traza de tierra, la traza de la señal o las interconexiones se puede llevar a cabo mediante técnicas de micromaquinado de superficie utilizadas en procesos microelectrónicos. Las vías de paso se pueden preparar de la misma manera en que se preparan las vías de interconexión o sustrato a paquete convencionales.
El proceso de fabricación de la pluralidad de estructuras tipo hilo se puede integrar en el flujo del proceso de fabricación IC. Específicamente, se pueden usar técnicas de litografía estándar para modelar los sustratos para definir la disposición plana de proyecciones eléctricamente conductoras sobre el sustrato. La pluralidad de estructuras tipo hilo se pueden fabricar posteriormente mediante técnicas utilizadas en microelectrónica o procesamiento de obleas conocido por un experto en la técnica. Cabe señalar que las proyecciones eléctricamente conductoras se pueden fabricar de una gama de materiales adecuados y se pueden usar técnicas relevantes para sintetizarlos directamente sobre el sustrato.
En el ejemplo de los CNT, normalmente se utiliza un proceso de dos etapas, a saber, la metalización y el crecimiento. El proceso de metalización para la síntesis de CNT es una técnica estándar de micromaquinado de superficie que se puede llevar a cabo en la misma línea de proceso que la metalización para trazas de señal, interconexiones y/o trazas de protección. Las trazas de protección se preparan opcionalmente con partículas de catalizador para catalizar la síntesis de los CNT. Después de eso, se lleva a cabo el paso de crecimiento.
Los CNT se pueden sintetizar con parámetros adecuados para lograr las características deseadas, que incluye la relación de aspecto y una configuración predefinida (por ejemplo, de pared múltiple (tal como pared triple), de pared doble, pared simple, tubular hueca o cilíndrica sólida). Opcionalmente, los CNT están hechos de átomos de carbono junto con otros tipos de átomos para formar un compuesto tal como uno hecho de átomos de carbono infundidos con metales. Esto generalmente aumenta la conductividad eléctrica general de los CNT, de este modo mejora la capacidad de aislamiento de la señal de la estructura de protección. De acuerdo con un ejemplo particular, el crecimiento de los CNT se realiza por deposición química de vapor. Esta técnica se puede emplear utilizando temperaturas, polarización de voltaje, flujo de gas, presiones parciales y duración de tiempo adecuados conocidos por el experto en la materia. El valor de los parámetros relevantes requeridos para lograr las características deseadas puede ser determinado por un experto en la técnica y/o mediante experimentos de rutina conocidos
Cabe señalar que el procedimiento anterior demuestra una ventaja en el proceso de fabricación sobre la técnica anterior. En particular, debido a que la fabricación de las proyecciones alargadas solo requiere técnicas estándares de procesamiento de obleas, es más rentable que la técnica anterior en la que es necesario el montaje y la alineación de las paredes metálicas. Además, debido a que el proceso se puede integrar al de la fabricación de IC, ofrece flexibilidad para dirigir la colocación de la capa de metalización para las proyecciones eléctricamente conductoras a escala nanométrica o micrométrica. En otras palabras, el paquete IC se puede diseñar para permitir que las proyecciones eléctricamente conductoras sean implementadas y dirigidas a las fuentes de radiación dispersa en el sustrato/paquete, de este modo mejora la efectividad del aislamiento de RF. Esta flexibilidad en la adaptación del diseño de la estructura de protección basada en el diseño de enrutamiento se logra simplemente en una etapa de litografía adicional para modelar una capa de catalizador para el crecimiento de los CNT que se pueden integrar opcionalmente a la etapa de formación de trazas de protección en el sustrato. La pluralidad de CNT se puede sintetizar sobre el sustrato antes o después de que los diversos componentes electrónicos se fabriquen/se monten sobre el sustrato, de acuerdo con el presupuesto térmico del proceso.
En aplicaciones con limitaciones de presupuesto térmico (por ejemplo, cuando hay ciertos límites de funcionamiento de los circuitos o componentes electrónicos, o cuando el sustrato tal como la placa de circuito impreso (PCB) o la placa de cableado impresa (PWB) está realizada de un material con baja tolerancia térmica, tal como materiales a base de polímeros o sensibles al calor), puede que no sea factible fabricar la pluralidad de estructuras tipo hilo directamente sobre el sustrato por deposición química de vapor. Por lo tanto, se proponen procedimientos alternativos para implementar las proyecciones eléctricamente conductoras en dicho sustrato (el "sustrato blanco") que aloja componentes electrónicos montados en su superficie de montaje sin utilizar calor excesivo y alta presión. En otras palabras, los procedimientos a continuación son aplicables a sustratos blanco hechos de cualquier material tal como, pero sin limitación, semiconductores (silicio, III-V), alúmina o polímeros.
Procedimiento 1: Impresión 3D
Una alternativa es imprimir los CNT en un sustrato blanco a partir de una "mezcla" líquida o viscosa que contiene los CNT que están dispersos uniformemente en ella.
Por ejemplo, la mezcla que contiene los CNT se obtiene mediante la transferencia de los CNT sintetizados en un sustrato estándar a un disolvente para dispersión conocido por una persona experta en la técnica, en el que se puede llevar a cabo la síntesis de los CNT sobre el sustrato estándar por deposición química de vapor.
Las subunidades (por ejemplo, pequeños segmentos) de los CNT posteriormente se depositan capa por capa sobre el sustrato blanco para formar un diseño deseado de las proyecciones eléctricamente conductoras basadas en CNT. Normalmente, se proporciona una diferencia de potencial eléctrico entre la superficie del sustrato blanco y la punta de la boquilla para mantener los CNT en la dirección vertical. Específicamente, se proporciona al menos un campo eléctrico entre el extremo superior de los CNT y la punta de la boquilla, de modo que los CNT y la proyección eléctricamente conductora resultante se pueden producir con una alta relación de aspecto. Debido a la estructura impresa capa por capa, puede existir una reticulación o superposición entre los nanotubos individuales y la reticulación se puede aumentar mediante las fuerzas y adherencia de Van der Waals.
Cabe señalar que el disolvente se puede retirar o no de la mezcla durante la impresión. Por consiguiente, puede producir o no un subproducto. De acuerdo con la naturaleza de la mezcla (por ejemplo, polaridad, constante dieléctrica), el curado de los CNT puede no requerir una fuente externa de energía, tal como calor o luz.
Usando tales técnicas de impresión 3D, los CNT se pueden formar sobre una superficie rígida o flexible. Además, las proyecciones eléctricamente conductoras resultantes se pueden obtener con grosores que dependen de los requerimientos de diseño. La resolución del patrón impreso se somete a las técnicas de impresión 3D más modernas, la viscosidad de la 'mezcla' y/o el diseño de la boquilla. La tensión superficial entre la mezcla y la superficie impresa se puede ajustar para mantener la estructura deseada.
Opcionalmente, la formación de la metalización, tales como trazas de señal, traza protección de tierra, interconexiones, se puede llevar a cabo mediante la impresión también, y el experto en la materia conoce tales técnicas. De manera similar, las vías de paso también se pueden preparar mediante técnicas de procesamiento por láser, tales como la impresión por láser, según el tipo de sustratos.
La implementación de los CNT, que incluye la etapa de procesamiento por láser, se puede llevar a cabo antes o después de que los diversos componentes electrónicos se fabriquen/monten sobre el sustrato, en un nivel de paquete. En un nivel de sustrato, la impresión de los CNT se lleva a cabo después de que se ha preparado la traza de protección vallada.
La ventaja de este procedimiento es que no se requeriría un sustrato sacrificial para la implementación de los CNT en materiales/sustratos que tienen baja tolerancia térmica. Un inconveniente es que la etapa repetitiva de la impresión capa por capa, puede consumir relativamente más tiempo. La alta relación de aspecto de los CNT y las proyecciones eléctricamente conductoras resultantes descritas anteriormente aún podrían lograrse debido al campo eléctrico impuesto durante el proceso de impresión.
Procedimiento 2: Adherencia por transferencia
Un procedimiento alternativo implica la unión de las proyecciones eléctricamente conductoras de otro sustrato sobre la superficie de montaje del sustrato blanco o las proyecciones eléctricamente conductoras sobre la superficie de montaje.
El ejemplo del procedimiento incluye proporcionar un segundo sustrato que porta una pluralidad de estructuras tipo hilo en su superficie mayor. Las estructuras tipo hilo forman colectivamente las proyecciones eléctricamente conductoras que se extienden rectas desde esta superficie mayor.
El ejemplo del procedimiento además incluye unir una superficie libre de las proyecciones eléctricamente conductoras a un área predefinida de la superficie de montaje del sustrato blanco de modo que la una o más proyecciones eléctricamente conductoras son transversales a la superficie de montaje y se conectan eléctricamente a un plano de tierra del sustrato blanco. La una o más proyecciones eléctricamente conductoras incluyen una o más estructuras tipo pared que son alargadas paralelas a la superficie de montaje.
Antes de la unión de las proyecciones eléctricamente conductoras a la superficie de montaje, una cantidad apropiada de epoxi conductor (como pegamento conductor) se puede depositar en el área predefinida. En un ejemplo, el procedimiento incluye depositar el epoxi conductor sobre la traza de protección y posteriormente adherir las proyecciones eléctricamente conductoras a la traza de protección. El epoxi conductor puede ser un material a base de CNT o incluso a base de metal (tal como de Au o Ag). De acuerdo con la naturaleza del epoxi conductor, se puede requerir una etapa de curado para adherir los CNT a la traza de protección (que es típicamente metálica). Por ejemplo, el epoxi conductor puede ser curado por aire, luz UV o calor, según sea apropiado. Para ciertos tipos de epoxi conductor, la etapa de curado se puede realizar en condiciones de baja temperatura, tal como a temperatura ambiente (típicamente por debajo de 50 ° C, y preferiblemente por debajo de 30 ° C).
El pegamento conductor se puede dispensar en el área predefinida utilizando cualquier técnica de dispensación, tal como con una aguja o jeringa, ya sea manualmente o usando una herramienta automatizada. El volumen de cada gota del pegamento conductor depende de su viscosidad, el volumen de dispensación y el diámetro interior de la aguja.
En otro ejemplo, el pegamento conductor se imprime en el área predefinida utilizando técnicas similares a la impresión digital. En otras palabras, la disposición del pegamento conductor para imprimir (que normalmente sigue la disposición de la traza de protección para unir con las porciones eléctricamente conductoras) se puede controlar con precisión. Por lo tanto, se puede lograr una resolución muy fina mediante la impresión en comparación con la dispensación. En particular, la resolución depende del, por ejemplo, tamaño de la boquilla, viscosidad del pegamento conductor y tensión superficial entre el pegamento y la superficie de impresión (por ejemplo, el sustrato o la traza de protección).
El pegamento conductor en los ejemplos anteriores se puede hacer de cualquier "mezcla" conductora: un solvente con Au, Ag, CNT o cualquier otro compuesto conductor o nanopartículas.
De acuerdo con un ejemplo particular, una pluralidad de CNT se cultivan primero en un sustrato estándar y posteriormente se transfieren a un sustrato de transferencia mediante un adhesivo de flip-chip, y se liberan del sustrato estándar. El sustrato de transferencia puede estar hecho de un material con una baja temperatura de transición de vidrio-líquido, de modo que el material se endurecerá por calentamiento o enfriamiento desde su forma inicial fluida, para que los CNT se unan. En este ejemplo, el sustrato de transferencia es polimérico.
El sustrato de transferencia puede ser un sustrato sacrificial. En ese caso, la pluralidad de CNT se unirá al área predefinida en el sustrato blanco después de una ronda adicional de adhesión flip-chip utilizando, por ejemplo, una adhesión por termo-compresión o ultrasónico. Esto se puede llevar a cabo antes o después de que los componentes electrónicos o las trazas de señal se monten en el sustrato blanco. El sustrato sacrificial se retira posteriormente, por ejemplo, mediante ataque químico iónico reactivo. Los expertos en la técnica conocen tanto los procedimientos de adhesión como los de ataque químico, y los parámetros adecuados asociados con los procedimientos se pueden determinar mediante la experimentación rutinaria conocida por los expertos en la materia. Por ejemplo, se pueden usar técnicas y aparatos estándares que se utilizan para la adhesión de chip a chip, o adhesión de chip a paquete, tal como BGA e interconexiones. Los sustratos o paquetes resultantes son como se muestra anteriormente en las Figs.
1-5. En este ejemplo, aunque se requiere la alineación entre la pluralidad de CNT y el área predefinida del sustrato blanco antes de la unión, el proceso de ensamblaje general aún es rentable en comparación con la técnica anterior. En particular, las etapas de alineación y adhesión se pueden llevar a cabo utilizando técnicas microelectrónicas estándares y, por lo tanto, se pueden integrar en la misma línea de proceso con la de la fabricación de IC. En otras palabras, no se requieren líneas de proceso o instrumentos de montaje separados, a diferencia de las técnicas convencionales de montaje de piezas de fundición metálicas en el sustrato. Además, se puede lograr una resolución muy fina con el adhesivo flip-chip. Esta ventaja no está disponible en instrumentos para el montaje de piezas de fundición metálicas.
Alternativamente, el sustrato de transferencia puede ser el sustrato blanco provisto de circuitos y componentes deseados. En particular, las proyecciones eléctricamente conductoras del sustrato estándar se unen directamente al área predefinida de la superficie de montaje del sustrato blanco mediante la adhesión flip-chip. En este ejemplo, el sustrato blanco es polimérico.
En un ejemplo particular, al menos una porción del área predefinida del sustrato blanco tiene una segunda pluralidad de estructuras tipo hilo que definen colectivamente otras proyecciones eléctricamente conductoras que se extienden en forma transversal a la primera superficie antes de la etapa de unión. Opcionalmente, la segunda pluralidad de estructuras tipo hilo se sintetizan en el primer sustrato mismo. Por lo tanto, durante la etapa de unión, las proyecciones eléctricamente conductoras en el sustrato estándar se pueden unir de manera selectiva de extremo a extremo con aquellas proyecciones eléctricamente conductoras adicionales sobre el sustrato blanco. Por lo tanto, las proyecciones eléctricamente conductoras funcionan adicionalmente como soporte estructural para un paquete de pila tridimensional. Debido a que la adhesión entre las proyecciones eléctricamente conductoras no requiere calor y alta presión, se reducen los daños físicos que podrían afectar las características de trabajo de los componentes electrónicos.
De acuerdo con un ejemplo adicional, las proyecciones eléctricamente conductoras se unen a una superficie del sustrato blanco que es opuesta a la superficie de montaje. Específicamente, las proyecciones eléctricamente conductoras se pueden unir a un plano de tierra del sustrato blanco. En una etapa adicional opcional, las proyecciones eléctricamente conductoras se unen a otro sustrato blanco en un área predefinida de su superficie de montaje del sustrato blanco adicional. De modo similar, el procedimiento de adhesión se lleva a cabo usando un adhesivo flip-chip conocido por los expertos en la técnica.
La Fig. 6 muestra una variación en la implementación de una estructura de protección en un sustrato, que se puede formar mediante los procedimientos descritos anteriormente.
Un primer sustrato tiene proyecciones eléctricamente conductoras 32a y un componente electrónico 44a y traza de señal 44b sobre la superficie de montaje 42. Se proporciona un primer plano de tierra sobre una superficie 42a opuesta a la superficie de montaje 42.
Un segundo sustrato 41 aloja un componente electrónico 44c en una superficie mayor 43 y las proyecciones eléctricamente conductoras 32b unidas a un segundo plano de tierra proporcionado en una superficie opuesta 43a. La proyección eléctricamente conductora se puede sintetizar directamente sobre el sustrato 41 o se transfiere de un sustrato de transferencia como se describió anteriormente.
Las proyecciones eléctricamente conductoras 32a, 32b en cada uno del primer y segundo sustrato 40, 41 se pueden alinear y unir en la superficie libre respectiva de las proyecciones 32a, 32b, de modo que las proyecciones 32a, 32b se intercalan entre los dos sustratos 40, 41. La proyección eléctricamente conductora 32a en el primer sustrato 40 se puede conectar a la proyección eléctricamente conductora 32b en el segundo sustrato 41 como resultado de las fuerzas y adherencia de Van der Waals. Las interacciones y adherencia de Van der Waals se han mejorado aún más para una proyección eléctricamente conductora con una relación elevada de área de superficie a volumen, tal como una formada por estructuras tipo hilo 26a, 27a, en comparación con una formada por estructuras tipo hilo 25a. Opcionalmente, se puede aplicar adhesivo de unión adicional para mejorar la interconexión mecánica entre la interfaz de las proyecciones eléctricamente conductoras [6]. Cabe señalar que en este ejemplo, la disposición plana de las proyecciones 32a, 32b en cada uno de los sustratos 40, 41 se refleja exactamente entre sí. Sin embargo, esto no es esencial (vea el ejemplo siguiente como se muestra en la Fig. 7 (a)). Por ejemplo, las proyecciones 32a, 32b se pueden formar como una proyección única llevada por cualquiera de los sustratos 40, 41 y posteriormente se adhieren al otro sustrato 41, 40. En ese caso, la única proyección 32c está conectada directamente a los planos de tierra en ambos substratos 40, 41.
De esta manera, se forma un paquete tridimensional que comprende una pila del primer y segundo sustrato 40, 41 con sus respectivos componentes electrónicos 44a, 44c y se forma la traza de señal 44b. Los dos sustratos 40, 41, junto con la proyección eléctricamente conductora 32a, 32b dispuestos en conjunto forman uno o más compartimientos para el aislamiento de la señal de los componentes electrónicos o trazas de señal en compartimientos adyacentes. El paquete de pila tridimensional ofrece un aislamiento de RF más robusto cuyo alcance se extiende desde el primer sustrato 40 hacia arriba hasta el primer sustrato 41. Ambos sustratos 40, 41 están conectados a su respectivo plano de tierra provisto en la superficie 42a o 43a. Además, se pueden usar dos lados de cada sustrato para densidad de empaquetamiento adicional. Por ejemplo, las superficies 42a, 43 del paquete tridimensional se pueden adherir a otros sustratos adicionales a través de proyecciones similares eléctricamente conductoras.
La Fig. 7(a) muestra otra variación en la implementación de una estructura de protección en un sustrato de acuerdo con una realización de la invención.
A diferencia del ejemplo mostrado en la Fig. 6, el segundo sustrato 41 en este caso aloja las trazas de señal 44d, 44e y las proyecciones eléctricamente conductoras 33b en la superficie de montaje del sustrato 41. La proyección eléctricamente conductora se puede sintetizar directamente sobre el sustrato 41 o se transfiere de un sustrato de transferencia como se describió anteriormente. El segundo sustrato 41 posteriormente se voltea para unir sus proyecciones eléctricamente conductoras 33b con las proyecciones eléctricamente conductoras 33a del primer sustrato 40. El área plana y la ubicación de las proyecciones no tienen que estar en una configuración especular. Es decir, una o más de las proyecciones en el primer sustrato 40 pueden no tener las respectivas proyecciones homólogas del mismo tamaño en la ubicación correspondiente en el segundo sustrato 41. Por ejemplo, las proyecciones 34a, 34b de segundo sustrato 41 no están en contacto con ninguna proyección en el sustrato 40, mientras que la proyección 34c del primer sustrato 40 está en contacto total con la proyección alargada 34d del segundo sustrato 41. Sin embargo, en algunos otros casos, las porciones selectivas de la proyección 34 g del segundo sustrato 41 están en contacto con dos proyecciones 34e, 34f del primer sustrato 40. Las proyecciones eléctricamente conductoras implementadas en el paquete tridimensional se pueden usar para el propósito adicional del manejo térmico.
En el paquete de pila tridimensional formado por el primer y segundo substratos 40, 41, algunos de los componentes electrónicos, por ejemplo, 44g están rodeados por las proyecciones 34f, 34e en ambos lados en la dirección lateral. La superficie superior (es decir, opuesta a la superficie de montaje del componente electrónico 44g) del componente electrónico 44g está protegida adicionalmente por la proyección 34g del segundo sustrato 41. Las trazas de señal 44d, 44e están aisladas entre sí por dos pares de proyecciones, es decir, 34g, 34a y 34a, 34b dispuestas a los dos lados en la dirección lateral.
Como se señaló anteriormente, el número de vías 35 para vallas para la viabilidad se puede reducir en consecuencia, en vista de la provisión de múltiples proyecciones eléctricamente conductoras. Los requerimientos generales de diseño de la valla y las proyecciones eléctricamente conductores también dependerán de los requerimientos de diseño de enrutamiento y/o los requerimientos de aislamiento de RF deseados. Por ejemplo, la distancia entre los dos sustratos 40, 41 también depende de la altura de las proyecciones, el diseño de enrutamiento y los requerimientos de aislamiento de RF.
La Fig. 7 (b) muestra otro ejemplo de la estructura de protección formada cuando el sustrato de transferencia es un sustrato sacrificial que se retira posteriormente. Con la proyección opcional 60, esta estructura se puede usar para enrutar una señal o formar un canal o una estructura de guía de ondas de acuerdo con las necesidades de aislamiento.
Será evidente para una persona experta que las proyecciones eléctricamente conductoras de la estructura de protección o la estructura de soporte descritas anteriormente se pueden realizar mediante una o más de las técnicas descritas: crecimiento, impresión en 3D y adhesión por transferencia en tres dimensiones.
Por ejemplo, las proyecciones eléctricamente conductoras en las estructuras como se muestra en las Figs. 6, 7 (a) y 7 (b) también se pueden producir mediante impresión como se describe en el procedimiento 1 anterior. Alternativamente, la supresión selectiva del crecimiento de los CNT se puede usar para obtener proyecciones basadas en CNT de una altura predefinida. Esto se puede hacer en un proceso microelectrónico estándar.
La capacidad de aislamiento de la señal de la estructura de soporte o protección también se puede mejorar al maximizar la conductividad eléctrica general de las proyecciones eléctricamente conductoras. Los ejemplos ilustrados a continuación demuestran cómo se puede maximizar la conductividad eléctrica. Cada uno de ellos se puede usar individualmente, o combinado con uno y otro para lograr el propósito.
En el primer ejemplo, se puede formar una capa de material conductor en la superficie superior de las proyecciones eléctricamente conductoras. Con referencia a la Fig. 8, una capa de fluido conductor se deposita sobre la parte superior de las proyecciones eléctricamente conductoras basadas en CNT y posteriormente se cura para formar una capa conductora 62. Dicho fluido conductor puede incluir fluido metálico tal como pintura de plata o pasta de plata. Otros ejemplos incluyen la suspensión de escamas de plata, nanopartículas de plata o un compuesto que consiste en partículas conductoras y/o ferromagnéticas, que incluyen CNT o tinta de grafeno. En principio, se puede usar cualquier disolvente siempre que sea capaz de dispersar las nanopartículas o el material compuesto dentro del disolvente para facilitar la aplicación y el curado. Las temperaturas de curado pueden variar entre 25 y 150 ° C con o sin una fuente de luz (UV), de acuerdo con el presupuesto térmico de los procesos o circuitos posteriores. Por ejemplo, la pintura de plata o pasta de plata se puede curar a una temperatura inferior a 50 ° C.
El fluido conductor (antes del curado) se puede mantener en la parte superior de las proyecciones basadas en CNT mediante el manejo de la viscosidad del fluido. Los CNT son típicamente hidrófobos y tienen ángulos de contacto medidos entre 90-150 °. Debido a la naturaleza tubular de los nanotubos, la rugosidad en la superficie superior de las proyecciones basadas en la CNT podría seguir una transición de Cassie a Wenzel de acuerdo con la tensión superficial del fluido. Para fluidos metálicos altamente viscosos, debido a la alta tensión superficial entre el líquido y la interfaz CNT, la capa metálica permanecerá encima de las proyecciones basadas en CNT. Para fluidos a base de agua (polares) con menor tensión superficial, el fluido conductor se puede infiltrar en la masa de las proyecciones basadas en CNT. Debido a la proximidad de los tubos adyacentes, el efecto capilar puede llevar a un a adherencia típicamente irreversible entre los haces de CNT debido a las fuerzas de Van der Waals, que aumentan la densidad de empaquetamiento de las proyecciones basadas en CNT. En consecuencia esto también mejora en forma mecánica la resistencia y la estabilidad de la estructura basada en CNT. Alternativa o adicionalmente, la conductividad eléctrica global de las proyecciones eléctricamente conductoras se puede mejorar mediante el aumento de la conductividad eléctrica de las proyecciones. Por ejemplo, el procedimiento incluye además la infusión de las proyecciones basadas en CNT con metales u otros material conductor. Esto se puede hacer, por ejemplo, mediante soldadura por reflujo de una "mezcla conductora" en las proyecciones basadas en la CNT. En este proceso, el material metálico se puede infundir en la mayor parte de los CNT. La aglomeración de los CNT puede originar una estructura más compacta con una conductividad eléctrica mejorada.
En un ejemplo adicional, se pueden aplicar procesos de postratamiento a las proyecciones eléctricamente conductoras que están funcionalizadas químicamente con sitios de activación para unir partículas metálicas a los mismos.
Ventajas de la invención
La presente invención complementa las tecnologías existentes al proporcionar una estructura para aislar la radiación de RF en la dirección vertical. Esto se logra mediante las proyecciones eléctricamente conductoras que se extienden transversalmente a la superficie de montaje. La estructura se puede implementar tanto a nivel de sustrato como a nivel de paquete.
Esta invención proporciona además una mejora del proceso de fabricación de las tecnologías existentes al integrar la síntesis de la pluralidad de estructuras tipo hilo que forman las proyecciones eléctricamente conductoras en procesos microelectrónicos. Esto permite a los diseñadores de circuitos aumentar la densidad de empaquetamiento tanto a nivel de sustrato como de paquete sin sacrificar los requerimientos de aislamiento. Típicamente, la proyección eléctricamente conductora se puede formar con una relación de aspecto mayor que 2. Dichas proyecciones se pueden obtener fácilmente, por ejemplo, a partir de nanotubos de carbono.
Como se discutió anteriormente, los CNT son uno de los ejemplos preferidos para usar en esta invención. Los CNT de conductividad eléctrica adecuada se comportan como un metal y, por lo tanto, reflejan la propagación dispersa lejos de las trazas de señal. La proyección eléctricamente conductora realizada de una pluralidad de CNT hace que se parezca a una esponja, es decir, con una alta porosidad y alta densidad. Tales estructuras pueden absorber la radiación y, al mismo tiempo, producir múltiples reflexiones entre los CNT de la proyección. Este doble efecto contribuye a una robusta capacidad de aislamiento.
Además, la estructura de proyecciones eléctricamente conductivas puede servir para el propósito adicional de facilitar el manejo térmico, es decir, actuar como un canal adicional para la disipación de calor. La elevada relación de superficie a volumen mejora en gran medida la extracción de calor al disipador de calor principal, lo cual es especialmente importante para los paquetes tridimensionales/multicapa. Se espera que la integridad de la señal se mejore aún más mediante un mejor manejo térmico.
Las ventajas de esta invención sobre las tecnologías existentes se pueden categorizar en términos generales en los siguientes tres aspectos, a saber, implementación fácil, compacidad de tamaño y rentabilidad. Las ventajas de las realizaciones específicas también se discuten a continuación,
1. Fácil implementación
Las proyecciones eléctricamente conductoras se pueden sintetizar mediante técnicas utilizadas en procesos estándares de microelectrónica con conjuntos de máscaras adicionales. Como tal, hay una flexibilidad mejorada en la colocación de las proyecciones eléctricamente conductoras con respecto a los sustratos o chips. En particular, las proyecciones se pueden sintetizar directamente sobre el sustrato, por ejemplo, mediante un enfoque de abajo a arriba, y se pueden adaptar para rodear el diseño del circuito/paquete. El proceso de síntesis se puede integrar en la misma línea de ensamblaje y/o al mismo tiempo que se construyen los circuitos/paquetes. Esto significa que los requerimientos de aislamiento se pueden dirigir a la fuente de radiación dispersa y que las soluciones EMI/EMC se pueden tener en cuenta en la fase de diseño, en lugar de en la fase de empaquetado. Esto, a su vez, proporciona a los diseñadores una flexibilidad adicional en el diseño de enrutamiento.
El procedimiento de fabricación propuesto es diferente de las tecnologías existentes porque las técnicas de metalización convencionales utilizadas en los procesos de microelectrónica no pueden lograr una metalización con una relación de aspecto de dos o más. Esto es especialmente un problema prevalente que debe abordarse para acoplar estrechamente trazas de señal y/o paquetes para futuros empaquetamiento de MMIC.
Ventajosamente, las características físicas adaptables o ajustables de las proyecciones eléctricamente conductoras se pueden obtener fácilmente en esta invención, tal como una relación de aspecto de 20 o superior. Esto se logra controlando las propiedades de la pluralidad de estructuras tipo hielo durante la síntesis, por ejemplo, el tamaño de los hilos individuales, la altura y la densidad de los hilos. Por ejemplo, los CNT pueden estar hechos de diámetros que varían de las escalas de nanómetros a submicrones, y con varias configuraciones para aumentar aún más la relación superficie a volumen. Esto se debe a que los CNT individuales tienen una alta relación superficie a volumen y que pueden estar hechos de una estructura tubular hueca [5], [7].
2. Compacidad del tamaño
Las proyecciones eléctricamente conductoras se pueden ver como una extensión de la traza de tierra en la dirección vertical hacia arriba. La alta relación de aspecto de las proyecciones proporciona aislamiento vertical en las arquitecturas de enrutamiento con restricciones de espacio estrecho a través de la "canalización" de trazas de señal e IC.
Como resultado de este aislamiento vertical, se reducen los requerimientos de tamaño de las trazas de protección para los aislamientos laterales. En particular, el requerimiento de la extensión lateral de las trazas de protección y el número de vías de paso requeridas se pueden reducir para lograr una integridad de señal equivalente en comparación con las tecnologías actuales. Por consiguiente, la presente invención permite optimizar los requerimientos de tamaño de acuerdo con los requerimientos de aislamiento y la reducción de escala ya no está limitada por las reglas de diseño actuales.
Además, en comparación con las piezas de función de metal o paredes convencionales, el tamaño y el peso de las proyecciones eléctricamente conductoras se reducen significativamente con la presente invención.
En resumen, la capacidad de utilizar el área del sustrato de manera más eficiente mejorará significativamente la densidad del chip mientras que puede cumplir con los requerimientos de aislamiento adecuados.
En segundo lugar, debido a que los requerimientos de aislamiento ahora se consideran en la etapa de diseño de la arquitectura de enrutamiento, en lugar de la etapa de empaquetamiento, las restricciones de empaquetamiento se reducen significativamente. Por ejemplo, se puede reducir el espacio necesario para el pos-montaje de las piezas de fundición de metal y las paredes de la pantalla, lo que aumenta aún más la compacidad de tamaño. En un ejemplo preferido, el grosor de las proyecciones eléctricamente conductoras también es mucho más pequeño que el grosor mínimo permitido de las láminas de metal utilizadas como paredes de pantalla en las tecnologías actuales.
En total, estas consideraciones de diseño flexible permiten tener arquitecturas de enrutamiento más complejas pero optimizadas que no son alcanzables por las tecnologías existentes. Esto maximiza la utilidad de espacio en el diseño del circuito/paquete y, por lo tanto, lleva a la reducción de peso general y una posible reducción de tamaño del paquete.
3. Rentabilidad
Un mayor grado de libertad de diseño en la arquitectura de enrutamiento significa un enrutamiento más corto y optimizado de las líneas de conducción. Por lo tanto, se pueden esperar menores costos de material y una mejor densidad de empaquetamiento.
Como se explicó anteriormente, la provisión de las proyecciones disminuye la extensión lateral requerida de la traza de protección. Además, se reduce el número de vías revestidas de metal o rellenas de metal que deben rellenarse dentro de la traza de protección, de este modo se reducen los costos de material y procesamiento. Al mismo tiempo, se puede lograr una mejor integridad de la señal, y reducción de pérdidas y ruido.
Un proceso de integración de la síntesis de las proyecciones y la fabricación de los IC lleva a una reducción de los costos de infraestructura/equipo. En otras palabras, los procesos pos-ensamblaje, tales como la alineación de precisión de las piezas de fundición de metal, se pueden minimizar o eliminar por completo.
Por último, pero no menos importante, una arquitectura de enrutamiento efectiva, una mejor manejo de los inmuebles, la ventaja de la integración y optimización del proceso hace posible obtener un paquete IC con un tamaño y peso más reducido utilizando un proceso de fabricación rentable que es superior a la técnica anterior.
Referencias
1. Curran, B., et al. Novel multimodal high-speed structures using substrate integrated waveguides with shielding walls in thin film technology. in Advanced Packaging and Systems Symposium, 2008. EDAPS 2008. Electrical Design of.
2008.
2. Ponchak, G.E., et al., The use of metal filled via holes for improving isolation in LTCC. Advanced Packaging, IEEE Transactions on, 2000. 23(1): p. 88-99.
3. Bahl, I.J., Lumped elements for RF and microwave circuits 2003, Boston: Artech House, p. 290-298.
4. Suntives, A., A. Khajooeizadeh, and R. Abhari. Using via fences for crosstalk reduction in PCB circuits. 2006.
Portland, OR.
5 Chung, D.D.L., Electromagnetic interference shielding effectiveness of carbon materials. Carbon, 2001. 39(2): p.
279-285.
6. Yap, C.C., et al. Characterization of CNT interconnection bumps implemented for 1st level flip chip 10packaging.
2011. Singapore.
7. Chung, D.D.L., Carbon materials for structural self-sensing, electromagnetic shielding and thermal interfacing. Carbon, 2012. 50(9): p. 3342-3353.

Claims (1)

  1. REIVINDICACIONES
    Un procedimiento de fabricación de una estructura de protección eléctrica para proporcionar el aislamiento de señal que comprende las etapas de:
    proporcionar un sustrato (40) que tiene una superficie de montaje (42) que comprende un primer área para alojar al menos un componente electrónico; e implementar la estructura de protección eléctrica, incluyendo la estructura de protección eléctrica uno o más proyecciones eléctricamente conductoras sobre el sustrato, la una o más proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje del sustrato; la una o más proyecciones eléctricamente conductoras incluyen una o más estructuras tipo pared;
    la una o más estructuras tipo pared son alargadas paralelas a la superficie de montaje; en el que:
    la una o más proyecciones eléctricamente conductoras se forman mediante recolecciones de una pluralidad de estructuras tipo hilo, la pluralidad de estructuras tipo hilo que forman colectivamente la una o más proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje, en la que el diámetro de las estructuras tipo hilo varía de 0,01 nanómetros a 500 nanómetros, preferiblemente el diámetro de las estructuras tipo hilo varía de 0,1 nanómetros a 100 nanómetros; la pluralidad de estructuras tipo hilo se implementan en una o más porciones eléctricamente conductoras en la superficie de montaje; la una o más proyecciones eléctricamente conductoras se acoplan a un plano de tierra (4) sobre una superficie del sustrato opuesta a la superficie de montaje mediante la provisión de una pluralidad de vías (3) que se extienden a través del sustrato; y
    los extremos de la pluralidad de estructuras tipo hilo en forma distal a la superficie de montaje definen una superficie de la una o más estructuras tipo pared, el procedimiento además incluye una etapa de formación de una capa eléctricamente conductora (62) en dicha superficie de la una o más estructuras tipo pared.
    El procedimiento de acuerdo con la reivindicación 1, en el que las proyecciones conductoras se basan nanotubos de carbono y en el que la etapa de formación de la capa eléctricamente conductora sobre la superficie de la una o más estructuras tipo pared comprende:
    depositar una capa de fluido conductor sobre la una o más proyecciones eléctricamente conductoras; y curar la capa de fluido conductor para formar la capa eléctricamente conductora.
    Una estructura de protección eléctrica para proporcionar el aislamiento de señal que comprende:
    un sustrato (40) que tiene una superficie de montaje (42) que comprende una primera área para alojar al menos un componente electrónico; y
    la estructura de protección eléctrica, incluyendo la estructura de protección eléctrica una o más proyecciones eléctricamente conductoras implementadas en el sustrato, la una o más proyecciones eléctricamente conductoras se extienden en forma transversal a la superficie de montaje del sustrato;
    la una o más proyecciones eléctricamente conductoras incluyen una o más estructuras tipo pared;
    la una o más estructuras tipo pared son alargadas paralelas a la superficie de montaje; en la que:
    la una o más proyecciones eléctricamente conductoras se forman por recolecciones de una pluralidad de estructuras tipo hilo, las estructuras tipo hilo definen colectivamente la una o más proyecciones eléctricamente conductoras que se extienden en forma transversal a la superficie de montaje, en la que el diámetro de la estructuras tipo hilo varía de 0,01 nanómetros a 500 nanómetros, preferiblemente el diámetro de la estructuras tipo hilo varía de 0,1 nanómetros a 100 nanómetros; la superficie de montaje tiene una o más porciones eléctricamente conductoras y las estructuras tipo hilo se proporcionan en la una o más porciones eléctricamente conductoras;
    la una o más proyecciones eléctricamente conductoras se acoplan a un plano de tierra (4) sobre una superficie del sustrato opuesta a la superficie de montaje mediante la provisión de una pluralidad de (3) que se extiende a través del sustrato; y los extremos de las estructuras tipo hilo distales a la superficie de montaje define una superficie de la una o más estructuras tipo pared, la estructura de protección eléctrica además comprende una capa eléctricamente conductora (62) sobre dicha superficie de la una o más estructuras tipo pared.
    La estructura de protección eléctrica de acuerdo con la reivindicación 3, en la que la una o más porciones eléctricamente conductoras se forman mediante una capa de material eléctricamente conductor proporcionado selectivamente en una porción de la superficie de montaje del sustrato.
    5. La estructura de protección eléctrica de acuerdo con la reivindicación 3 o reivindicación 4, en la que al menos una de las porciones eléctricamente conductoras tiene al menos 80% de su área cubierta por las proyecciones eléctricamente conductoras.
    6. La estructura de protección eléctrica de acuerdo con una cualquiera de las reivindicaciones 3-5, en la que cada una de las estructuras tipo pared tiene una longitud en una dirección longitudinal y un grosor perpendicular a la dirección longitudinal; en la que la relación entre la longitud y el grosor es mayor de 1,5, preferiblemente mayor de 2, más preferiblemente mayor de 2.5, incluso más preferiblemente mayor de 3, y aún incluso más preferiblemente mayor de 4.
    7. La estructura de protección eléctrica de acuerdo con la reivindicación 6, en la que cada una de las estructuras tipo pared se extiende transversalmente de la superficie de montaje mediante una altura predefinida, la relación entre la altura y el grosor es mayor de 2.
    8. La estructura de protección eléctrica de acuerdo con una cualquiera de las reivindicaciones 3-7, en la que la una o más proyecciones eléctricamente conductoras tienen una relación de aspecto de al menos 2, preferiblemente al menos 3, más preferiblemente al menos 3,5 e incluso más preferiblemente al menos 5.
    9. La estructura de protección eléctrica de acuerdo con la reivindicación 3, en la que la una o más proyecciones eléctricamente conductoras se ubican sobre las vías.
    10. La estructura de protección eléctrica de acuerdo con cualquiera de las reivindicaciones 3-9, en la que las estructuras tipo hilo comprenden nanocables, nanofibras o nanotubos.
    11. La estructura de protección eléctrica de acuerdo con una cualquiera de las reivindicaciones 3-10, en la que las estructuras tipo hilo comprenden nanotubos de carbono (CNT).
    12. La estructura de protección eléctrica de acuerdo con la reivindicación 11, en la que los CNT son de pared única.
    13. La estructura de protección eléctrica de acuerdo con una cualquiera de las reivindicaciones 3-12, en la que las proyecciones eléctricamente conductoras se extienden alejadas de la superficie de montaje según una distancia mayor que la distancia que el al menos un componente electrónico se extiende alejado de la superficie de montaje, el al menos un componente electrónico que se aloja en la primera área.
    14. La estructura de protección eléctrica de acuerdo con una cualquiera de las reivindicaciones 3-13, en la que la una o más proyecciones eléctricamente conductoras se ubican alrededor de la primera área.
    15. La estructura de protección eléctrica de acuerdo con una cualquiera de las reivindicaciones 3-14, en la que la superficie de montaje comprende una segunda área para alojar un segundo componente electrónico, al menos algunas de la una o más proyecciones eléctricamente conductoras se ubican entre la primera y segunda áreas.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9826630B2 (en) * 2014-09-04 2017-11-21 Nxp Usa, Inc. Fan-out wafer level packages having preformed embedded ground plane connections and methods for the fabrication thereof
US9781819B2 (en) * 2015-07-31 2017-10-03 Laird Technologies, Inc. Multifunctional components for electronic devices and related methods of providing thermal management and board level shielding
US10304813B2 (en) * 2015-11-05 2019-05-28 Innolux Corporation Display device having a plurality of bank structures
JP2017118015A (ja) * 2015-12-25 2017-06-29 株式会社トーキン 電子装置及び電磁干渉抑制体の配置方法
JP6864009B2 (ja) 2016-05-06 2021-04-21 スモルテク アクティエボラーグ 組立プラットフォーム
CN107665876A (zh) * 2016-07-27 2018-02-06 华邦电子股份有限公司 封装体用基板、其制造方法以及封装体
DE102016225727A1 (de) * 2016-12-21 2018-06-21 Conti Temic Microelectronic Gmbh ESD-optimiertes Steuergeräte-Aufbaukonzept
EP3563091A4 (en) * 2016-12-27 2020-08-12 Whirlpool Corporation NANO COOLING IN MICROWAVE OVENS FOR SOLIDS COOKING
US20180184550A1 (en) * 2016-12-28 2018-06-28 Microsoft Technology Licensing, Llc Metal additive structures on printed circuit boards
US11002760B1 (en) * 2017-02-06 2021-05-11 Johnstech International Corporation High isolation housing for testing integrated circuits
TWI712147B (zh) * 2017-06-13 2020-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102326519B1 (ko) * 2017-06-20 2021-11-15 삼성전자주식회사 반도체 장치
US10910323B2 (en) 2018-08-20 2021-02-02 Mediatek Inc. Semiconductor package with reduced noise
US10796976B2 (en) * 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
US10923435B2 (en) * 2018-11-28 2021-02-16 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
US11239179B2 (en) 2018-11-28 2022-02-01 Shiann-Tsong Tsai Semiconductor package and fabrication method thereof
US10779402B1 (en) * 2019-05-03 2020-09-15 Intel Corporation Noise sensitive trace 3D ground-shielding crosstalk mitigation
CN112349702A (zh) * 2019-08-07 2021-02-09 联发科技股份有限公司 半导体封装
US20230030534A1 (en) * 2021-07-28 2023-02-02 Dell Products L.P. Guard trace ground via optimization for high-speed signaling

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137693A (en) * 1998-07-31 2000-10-24 Agilent Technologies Inc. High-frequency electronic package with arbitrarily-shaped interconnects and integral shielding
JP2000223653A (ja) * 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
DE10127351A1 (de) 2001-06-06 2002-12-19 Infineon Technologies Ag Elektronischer Chip und elektronische Chip-Anordnung
US8018568B2 (en) * 2006-10-12 2011-09-13 Cambrios Technologies Corporation Nanowire-based transparent conductors and applications thereof
US20090114890A1 (en) * 2007-10-03 2009-05-07 Raytheon Company Nanocomposite Coating for Reflection Reduction
CN101471329B (zh) * 2007-12-29 2012-06-20 清华大学 半导体封装件
WO2009101664A1 (ja) 2008-02-15 2009-08-20 Fujitsu Limited 半導体装置の製造方法
US8102032B1 (en) 2008-12-09 2012-01-24 Amkor Technology, Inc. System and method for compartmental shielding of stacked packages
US20110039459A1 (en) * 2009-08-11 2011-02-17 Yancey Jerry W Solderless carbon nanotube and nanowire electrical contacts and methods of use thereof
US8199518B1 (en) 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
JP4947169B2 (ja) * 2010-03-10 2012-06-06 オムロン株式会社 半導体装置及びマイクロフォン
US9656246B2 (en) * 2012-07-11 2017-05-23 Carbice Corporation Vertically aligned arrays of carbon nanotubes formed on multilayer substrates
US9484313B2 (en) * 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods

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Publication number Publication date
WO2015069184A1 (en) 2015-05-14
US20160293554A1 (en) 2016-10-06
EP3066686B1 (en) 2019-05-01
WO2015069184A8 (en) 2021-09-16
SG2013083258A (en) 2015-06-29
EP3066686A1 (en) 2016-09-14
US9991209B2 (en) 2018-06-05

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