ES2591243T3 - Método y aparato para medir la frecuencia de una señal recibida - Google Patents

Abstract

Un método de medición de la frecuencia de una señal recibida, que comprende las etapas de: (a) generar una primera señal de fase digitalizando la fase de la señal recibida; (b) retardar la primera señal de fase en una cantidad predeterminada para generar una segunda señal de fase; (c) calcular una diferencia de fase entre la primera y la segunda señales de fase, y (d) calcular la frecuencia de la señal de entrada a partir de la diferencia de fase, comprendiendo la etapa de generar una primera señal de fase: (i) limitar la amplitud de la señal; (ii) dividir la señal recibida limitada en componentes en-fase y de cuadratura, generando con ello una señal en fase recibida y una señal de cuadratura recibida; (iii) digitalizar la señal en-fase recibida generando una señal en-fase recibida digitalizada; (iv) digitalizar la señal de cuadratura recibida generando con ello una señal de cuadratura recibida digitalizada, y (v) generar una primera señal de fase a partir de la señal en-fase recibida digitalizada y de la señal de cuadratura recibida digitalizada; caracterizado porque las etapas de digitalización usan una resolución de un bit, de tal modo que la señal en-fase recibida digitalizada y la señal de cuadratura recibida digitalizada comprenden, cada una de ellas, una sucesión de bits únicos que representan el valor de la señal en un instante particular de tiempo.

Description

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DESCRIPCION

Metodo y aparato para medir la frecuencia de una senal recibida

La presente invencion se refiere a un metodo de medicion de la frecuencia de una senal recibida. La presente invencion se refiere tambien a un aparato para medir la frecuencia de una senal recibida. Este puede ser aplicado a un contador de frecuencia.

Existe la necesidad de analizar una senal recibida en una banda de frecuencia dada y determinar la frecuencia de una senal presente a una frecuencia particular dentro de la banda. Esto se conoce generalmente como medicion de frecuencia.

Se puede usar un dispositivo conocido como Correlador de Lmea de Retardo para medicion de frecuencia. Sin embargo, un Correlador de Lmea de Retardo esta implementado completamente por componentes analogicos y en consecuencia puede ser caro de fabricar. Tambien tiene unas necesidades de consumo de potencia relativamente altas y con frecuencia presenta un gran volumen ffsico.

El correlador de lmea de retardo opera comparando la fase de una senal recibida con una version retardada de la senal. Se usan mezcladores para determinar la frecuencia de la senal dependiendo del resultado de la comparacion.

Se ha propuesto tambien dispositivos digitales de medicion de frecuencia. Estos aplican tecnicas de procesamiento de senal tal como transformadas de Fourier a una version muestreada de la senal recibida para deducir la frecuencia de la senal recibida.

En un dispositivo de medicion de frecuencia digital de banda ancha se analizan tfpicamente pulsos cortos a traves de un rango dinamico grande. Sin embargo, esto requiere convertidores analogico-digitales (ADCs) complejos y una gran cantidad de procesamiento para enfrentarse a la gama de frecuencia, la cual puede tener un lfmite superior de 2 GHz o mas.

En un dispositivo digital de banda estrecha, se usa un heterodino para alcanzar una resolucion y una sensibilidad incrementadas con complejidad reducida en el ADC y el procesador. Sin embargo, un dispositivo de ese tipo solamente puede cubrir una banda de frecuencia estrecha y por lo tanto no puede cubrir una banda ancha de interes (tal como 0,5 a 2 GHz) simultaneamente.

El documento EP 1450170 A (Anritsu) divulga un metodo de medicion de la frecuencia de una senal recibida que comprende las etapas de generar una primera senal de fase digitalizando la fase de la senal recibida; retardar la primera senal de fase en una cantidad predeterminada para generar una segunda senal de fase; calcular una diferencia de fase entre la primera y la segunda senales de fase, y calcular la frecuencia de la senal de entrada a partir de la diferencia de fase.

En vista de lo anterior, un objeto de la invencion consiste en proporcionar un metodo y un aparato mejorados para medir frecuencia usando componentes digitales.

Segun un primer aspecto de la invencion, se proporciona un metodo de medicion de la frecuencia de una senal recibida que comprende las etapas de:

(a) generar una primera senal de fase digitalizando la fase de la senal recibida;

(b) retardar la primera senal de fase en una cantidad predeterminada para generar una segunda senal de fase;

(c) calcular una diferencia de fase entre la primera y la segunda senales de fase, y

(d) calcular la frecuencia de la senal de entrada a partir de la diferencia de fase; comprendiendo la etapa de generacion de una primera senal de fase:

(i) limitar la amplitud de la senal;

(ii) dividir la senal recibida limitada en componentes en-fase y de cuadratura, generando con ello una senal en- fase recibida y una senal de cuadratura recibida;

(iii) digitalizar la senal en-fase recibida generando con ello una senal en-fase recibida digitalizada;

(iv) digitalizar la senal de cuadratura recibida generando con ello una senal de cuadratura recibida digitalizada, y

(v) generar una primera senal de fase a partir de la senal en-fase recibida digitalizada y de la senal de cuadratura recibida digitalizada,

caracterizado porque las etapas de digitalizacion usan una resolucion de un bit, de tal modo que la senal en-fase recibida digitalizada y la senal de cuadratura recibida digitalizada comprenden, cada una de ellas, una sucesion de

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bits unicos que representan el valor de la senal en un instante de tiempo particular.

La cantidad predeterminada de retardo corresponde preferiblemente a un multiplo entero de la longitud de un penodo de muestreo usado cuando se genera la primera senal de fase.

Esto permite que se usen componentes digitales para ejecutar el metodo sin que se requiera una digitalizacion y un procesamiento caros. A diferencia con los metodos digitales anteriores, el metodo no usa tecnicas de procesamiento de senal tal como transformadas de Fourier. A diferencia con los metodos analogicos anteriores, el metodo puede ser implementado sin necesidad de mezcladores (o su equivalente digital de multiplicadores) en el calculo de la diferencia de fase, reduciendo la complejidad.

Esto permite que la fase de la senal recibida sea digitalizada usando componentes estandar. La combinacion de la senal en-fase y de cuadratura entre sf, representa la senal en formato complejo y permite que la fase sea deducida.

Limitando la amplitud, se puede reducir la resolucion requerida para digitalizar la senal.

Usando una resolucion de un bit, de modo que cada muestra tenga solamente dos valores posibles, los requisitos de procesamiento pueden ser reducidos adicionalmente.

Con preferencia, el metodo comprende ademas deserializar la sucesion de bits simples de la senal en-fase recibida digitalizada y de la senal de cuadratura recibida digitalizada en palabras que tengan un numero predeterminado de bits.

Si la sucesion de muestras de bit unico se agrupan entre sf en palabras que tengan un numero predeterminado de bits, esas palabras pueden ser procesadas a continuacion a una velocidad de reloj mas baja, permitiendo con ello el uso de un procesador con una velocidad de reloj mas baja. Ventajosamente, el numero predeterminado puede corresponder a la longitud de palabra interna usada durante el procesamiento. De igual modo, el numero predeterminado puede adoptar la forma 2n donde n es un numero entero mayor o igual a 1.

Con preferencia, el metodo comprende ademas:

convertir la diferencia de fase en componentes en-fase y de cuadratura, generando con ello una senal en-fase de diferencia de fase y una senal de cuadratura de diferencia de fase;

filtrar la senal en-fase de diferencia de fase, generando con ello una senal en-fase de diferencia de fase filtrada;

filtrar la senal de cuadratura de diferencia de fase generando con ello una senal de cuadratura de diferencia de fase filtrada;

generar una senal de diferencia de fase filtrada a partir de la senal en-fase de diferencia de fase filtrada y de la senal de cuadratura de diferencia de fase filtrada, y

usar la senal de diferencia de fase filtrada en la etapa de calculo de la frecuencia de la senal recibida.

Filtrando la senal, se puede incrementar la resolucion efectiva. Esto permite que se pueda usar una resolucion de muestreo mas baja mientras se consigue aun una buena resolucion.

En una realizacion, el filtro es un filtro de media movil.

Con preferencia, la etapa de calcular la frecuencia de la senal recibida hace uso de la formula:

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donde / es la frecuencia de la senal recibida, Fs es la frecuencia de muestreo usada cuando se digitaliza la senal, y d es la cantidad predeterminada de retardo usada en la etapa de retardo expresada como un numero de penodos de muestreo.

Esta formula puede ser implementada de una manera simple sin que se requiera procesamiento complejo.

Con preferencia, el metodo se ejecuta al menos dos veces usando un valor diferente para la cantidad predeterminada de retardo en la etapa de retardo.

Implementando el metodo mas de una vez con un valor diferente para el retardo, las frecuencias dclicas (o ambiguas) pueden tener su frecuencia correctamente identificada.

Segun un segundo aspecto de la presente invencion, se proporciona un aparato para medir la frecuencia de una senal recibida, comprendiendo el aparato:

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(a) medios de digitalizacion para digitalizar la fase de la senal recibida y generar una primera senal de fase;

(b) medios de retardo para retardar la primera senal de fase en una cantidad predeterminada para generar una segunda senal de fase, y

(c) medios de procesamiento para calcular una diferencia de fase entre la primera y la segunda senales, y para calcular la frecuencia de la senal recibida a partir de la diferencia de fase;

comprendiendo los medios de digitalizacion:

(i) un divisor de senal para dividir la senal recibida en componentes en-fase y de cuadratura, generando con ello una senal en-fase recibida y una senal de cuadratura recibida;

(ii) un primer convertidor de analogico a digital para digitalizar la senal en-fase recibida, generando con ello una senal en-fase recibida digitalizada;

(iii) un segundo convertidor de analogico a digital para digitalizar la senal de cuadratura recibida, generando con ello una senal de cuadratura recibida digitalizada, y

(iv) medios para resolver la fase de la senal recibida a partir de la senal en-fase recibida digitalizada y de la senal de cuadratura recibida digitalizada, y para presentar a la salida la primera senal de fase;

comprendiendo ademas el aparato un amplificador limitador conectado a la entrada del divisor de senal,

caracterizado porque el primer y el segundo convertidores de analogico a digital son dispositivos de bit unico.

De ese modo, el metodo del primer aspecto puede ser implementado sin que se requiera hardware especializado caro.

Con preferencia, el primer y el segundo convertidores de analogico a digital son comparadores.

Con preferencia, el aparato comprende ademas un primer deserializador conectado a la salida del primer convertidor analogico a digital para deserializar la salida del primer convertidor analogico a digital y para presentar a la salida palabras que tengan un numero predeterminado de bits, y

un segundo deserializador conectado a la salida del primer convertidor analogico a digital para deserializar la salida del segundo convertidor analogico a digital y para presentar a la salida palabras que tengan un numero predeterminado de bits.

El termino desearializador se usa para referirse a cualquier dispositivo que pueda convertir una corriente de bits serie en una corriente de bits paralelo de una longitud de palabra dada.

Con preferencia, los medios de procesamiento comprenden ademas:

medios para convertir la diferencia de fase en componentes en-fase y de cuadratura, generando con ello una senal en-fase de diferencia de fase y una senal de cuadratura de diferencia de fase;

un primer filtro digital para filtrar la senal en-fase de diferencia de fase, generando con ello una senal en-fase de diferencia de fase filtrada;

un segundo filtro digital para filtrar la senal de cuadratura de diferencia de fase, generando con ello una senal de cuadratura de diferencia de fase filtrada, y

medios para generar una senal de diferencia de fase filtrada a partir de la senal en-fase de diferencia de fase filtrada y de la senal de cuadratura de diferencia de fase filtrada;

en donde la senal de diferencia de fase filtrada se usa en el calculo de la frecuencia de la senal recibida.

Con preferencia, el primer y el segundo filtros digitales son filtros de media movil.

Con preferencia, el medio de procesamiento esta adaptado para calcular la frecuencia usando la formula:

A 4Fm

2nd

Hz

donde / es la frecuencia de la senal recibida, Fs es la frecuencia de muestreo usada por los convertidores de analogico a digital de la senal, y d es la cantidad predeterminada de retardo usada en la etapa de retardo expresada como un numero de penodos de muestreo.

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Con preferencia, el aparato comprende ademas al menos dos medios de retardo, cada uno de los cuales retarda la senal en una cantidad diferente.

Con preferencia, los medios de retardo y los medios de procesamiento estan implementados en una Matriz de Puerta Programable en Campo.

Una Matriz de Puerta Programable en Campo es un componente estandar que puede ser programado en el punto de fabricacion para que opere de una forma particular. Esto permite por lo tanto una implementacion de bajo coste de la invencion.

Se pueden usar tambien otros dispositivos tales como un DSP programable o un microprocesador para los medios de procesamiento.

Ahora se van a describir realizaciones de la invencion con referencia a los dibujos que se acompanan, en los que:

La Figura 1 representa un diagrama de bloques de un receptor de medicion de frecuencia segun una primera realizacion de la presente invencion;

La Figura 2 representa un diagrama de bloques del procesamiento para calcular una frecuencia recibida conforme a la primera realizacion;

Las Figuras 3A, 3B y 3C ilustran la incidencia de ruido de cuantificacion en la primera realizacion;

La Figura 4 ilustra el funcionamiento simulado de la primera realizacion, y

La Figura 5 representa un diagrama de bloques de un segundo ejemplo de realizacion.

Segun una primera realizacion, un aparato (o receptor) para medicion de frecuencia realiza discriminacion de frecuencia midiendo la fase diferencial entre dos versiones separadas en el tiempo de una senal de entrada. A diferencia con un correlador de lmea de retardo analogico, la senal de entrada esta digitalizada, y la discriminacion de fase se realiza consiguientemente en el dominio digital usando una Matriz de Puerta Programable en Campo de alta velocidad. Un diagrama de bloques del receptor segun esta realizacion, ha sido representado en la Figura 1.

Con referencia a la Figura 1, un amplificador limitador 2, en terminos generales, comprime el rango dinamico de la senal de entrada de tal modo que un par de comparadores 4 y 6 de alta velocidad pueden realizar digitalizacion de fase de I-Q. Los comparadores de alta velocidad operan a una frecuencia de muestreo Fs. Esto genera dos corrientes de datos serie In y Qn que son alimentadas a continuacion a deserializadores 8 y 10 de relacion 1:16, los cuales producen palabras de 16 bits (Im y Qm) a 1/16 de la frecuencia de muestreo. Todo procesamiento posterior se realiza mediante un FPGA a esta tasa reducida.

Ahora seguira una descripcion mas detallada de cada componente de la Figura 1.

El uso de un amplificador limitador 2 vada toda la informacion de amplitud en la senal de entrada y por lo tanto el receptor de correlacion digital esta capacitado solamente para procesar un pulso cada vez. El amplificador limitador 2 esta conectado a un generador 3 de I-Q.

El generador 3 de I-Q se usa debido a que se requiere una representacion compleja de la senal de entrada. En esta realizacion, el generador 3 de I-Q es una realizacion de elemento distribuido o concentrado de un tubrido de cuadratura. Solamente se requiere un tubrido simple y de ese modo se eliminan los errores de rastreo introducidos por multiples componentes de elemento distribuido.

La salida del generador 3 de I-Q esta conectada a los comparadores 4 y 6 de alta velocidad. Un reloj 5 controla la frecuencia de muestreo y opera a una tasa mayor que el ancho de banda de la senal de entrada. Los comparadores 4 y 6 de alta velocidad deben ser tambien capaces de rastrear senales analogicas en la banda de interes. Siempre que se cumpla este ultimo requisito, se puede implementar el muestreo sub-Nyquist y cualquier banda (de anchura Fs Hz) puede ser analizada sin ambiguedad. De ese modo por ejemplo, para analizar una banda de 0,5 a 2 GHz, se requiere una frecuencia de muestreo de 2 GHz. En esta realizacion, se usa una frecuencia de muestreo de 2 GHz. Los comparadores 4 y 6 de alta velocidad producen una salida de una corriente de bits de valores de muestra sucesivos de bit unico a la frecuencia de muestreo; las senales In y Qn respectivamente.

La salida de los comparadores 4 y 6 de alta velocidad esta conectada a los deserializadores 8 y 10, respectivamente. Estos reducen la tasa de datos de las corrientes de datos In y Qn combinando varios bits sucesivos en palabras de longitud mas larga presentadas a la salida a una velocidad mas lenta, lo que permite que la senal sea procesada a una velocidad mas lenta que la tasa de muestreo. Los deserializadores que operan a 2,5 gigabits por segundo se encuentran facilmente disponibles y pueden proporcionar tambien senales de reloj divididas apropiadamente como salida. En esta realizacion, los deserializadores 8 y 10 presentan a la salida datos en palabras que tienen una longitud de 16 bits. Las corrientes de datos de esas palabras de 16 bits han sido indicadas en la Figura 1 mediante Mi y Qm.

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Se requiere un cuidadoso alineamiento de fase de los deserializadores 8 y 10. Esto se realiza en el encendido para asegurar una operacion apropiada del receptor.

Las senales Im y Qm se proporcionan a una Matriz de Puerta Programable en Campo (FPGA) 12. La FPGA 12 procesa las senales Im y Qm usando una frecuencia de reloj igual a 1/16 de la frecuencia de reloj 5 debido a que cada palabra de 16 bits contiene 16 muestras. Por lo tanto, esto produce tambien datos de frecuencia 18 actualizados a una tasa de Fs/16. Con el fin de suministrar la frecuencia de reloj correcta a la FPGA 12, un divisor 14 divide la senal procedente del reloj 5 por 16 para su suministro a la FPGA 12. Por lo tanto, en esta realizacion, la FPGA es un reloj a 125 MHz.

Aunque en esta realizacion la discriminacion de frecuencia se realiza de forma continuamente sincronizada, es posible la operacion de disparo asmcrona en realizaciones alternativas debido a la tasa de procesamiento relativamente alta de la FPGA.

Ahora se va a describir el procesamiento llevado a cabo por la FPGA 12. Un diagrama de bloques que muestra el procesamiento requerido, ha sido representado en la Figura 2.

El uso de comparadores 4 y 6 de un solo bit da como resultado dos senales Im y Qm digitalizadas que resuelven de forma efectiva la fase de la senal de entrada para cuatro estados. Segun se ha representado en la Figura 2A, la fase ^ puede ser resuelta en cualquiera de los estados 20, 22, 24, 26. La fase ^ se resuelve mediante el bloque 27. La representacion ^ de fase cuantificada esta retardada en un numero de ciclos de reloj de muestra en el bloque de retardo 28. La diferencia de fase entre las senales no retardada y retardada se calcula entonces en el bloque 30, produciendo una estimacion de resolucion baja, de dos bit, de la fase diferencial A^. (Una vez mas, esto se resuelve en cuatro estados posibles). Esta estimacion se convierte a formato IQ mediante el bloque 32 para producir senales AI y AQ.

Las senales AI y AQ son filtradas a continuacion mediante filtros 34 y 36. Esto tiene el resultado beneficioso de incrementar la resolucion de la estimacion de fase, y se genera una estimacion de fase diferencial Af mejorada resolviendo la fase a partir de las senales filtradas AI' y AQ' en el bloque 38. En esta realizacion los filtros 34 y 36 son ambos filtros de media movil, aunque podnan usarse tambien otros tipos de filtro.

La frecuencia, f, de la senal de entrada puede ser deducida mediante el bloque 40 a partir de la estimacion de fase diferencial Af, como sigue:

imagen2

donde d es el numero de retardos de muestra en el bloque de retardo 28, y Fs es la tasa de muestra de entrada. Se puede conseguir una resolucion mejorada incrementando el retardo en el bloque de retardo 28. Las estimaciones de frecuencia dclicas (y por lo tanto ambiguas) pueden resolverse usando multiples correladores, cada uno de ellos usando varios retardos. Todos los correladores estan implementados dentro de una unica FPGA, a diferencia con los aparatos de medicion de frecuencia propuestos en la tecnica anterior, y por lo tanto se proporciona una solucion extremadamente compacta.

En la presente realizacion, el proceso de correlacion usa el principio de sobre-muestrear una senal de entrada usando dispositivos de muestreo (los comparadores 4 y 6 de alta velocidad) de baja resolucion de bits. Los datos digitales se filtran posteriormente para reducir el ruido de cuantificacion introducido durante el proceso de muestreo.

Ahora se va a discutir el funcionamiento del sistema, en particular con relacion al ruido introducido.

El ruido de cuantificacion introducido durante el proceso de digitalizacion en los comparadores 4 y 6 de alta velocidad es del mismo orden que el ruido presente en la senal de entrada cuando el correlador opera en entornos de una pobre relacion de senal respecto a ruido (SNR). Tanto el ruido presente en la senal de entrada como el ruido de cuantificacion contribuyen al ruido de salida y, como resultado, definen el comportamiento en cuando a precision de frecuencia del aparato. A continuacion se proporciona un analisis de ambas componentes de ruido.

La Figura 3A representa los cuatro estados en los que puede ser resuelta la fase de la senal. La Figura 3B ilustra la forma en que cambia el ruido de cuantificacion, segun se resuelve la fase absoluta ^ de la senal de entrada en uno de los cuatro estados de fase representados en la Figura 3A. Suponiendo que las muestras de ruido de cuantificacion sean estadfsticamente independientes (es decir, no correlacionadas con el reloj de muestra ni entre sf), el ruido se distribuye uniformemente segun se muestra en la Figura 3C, y se puede demostrar que tiene una desviacion estandar o valor RMS de:

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a

qruido

imagen3

radianes

(2)

Usando la teona de ruido de fase estandar, el ruido de fase a la salida de un detector de fase para una SNR dada, S, es:

radianes

Sruido

(3)

Estas dos componentes de ruido, Oqmido y OSruido son estad^sticamente independientes; el ruido presente a la salida del discriminador de fase (con anterioridad al filtrado por los filtros 34 y 36), es por lo tanto:

<j =Jct2 .. . radianes (4)

ruido : qruido Sruido

En esta realizacion, los filtros 34 y 36 son filtros de media movil, lo que resulta ser optimo para esta realizacion. Las N muestras adyacentes medias de los filtros 34 y 36 son promediadas, reduciendo el ruido RMS en VN. En esta realizacion, el valor de N es 64 y por lo tanto, el ruido RMS se reduce en un factor de ocho. Se pueden usar tambien diferentes valores de N.

La suposicion en los calculos que anteceden de que las sucesivas muestras de ruido de cuantificacion no estan correlacionadas, es valida en todos los casos salvo para unos pocos casos de frecuencias de entrada (y fase relativa a la senal de reloj de muestra). Se puede demostrar que dentro de cuatro bandas de frecuencia de senal de entrada definidas por:

Fs Fs

™ + — Hz (5)

k N

donde N es el orden del filtro, Fs es la tasa de muestra y k es un numero entero k=1, .., 4, las muestras de ruido de cuantificacion estan correlacionadas dando como resultado una perdida localizada de sensibilidad. En la practica, el ruido del sistema tendera a descorrelacionar este ruido, reduciendo por tanto su efecto.

Ahora se va a describir un ejemplo espedfico de una implementacion de hardware de esta realizacion. Este ejemplo de implementacion de hardware tiene la especificacion objetiva y los atributos de funcionamiento que siguen:

La tasa de muestra es de 2 Gsps, con un ancho de banda no ambiguo de 2 GHz

Tasa de procesamiento de correlador de 125 MHz

Capacidad de ancho de pulso de 50 ns

Resolucion de 7 bits para cada discriminador

Se usan 4 correladores en el diseno para proporcionar una solucion robusta

Existe un ancho de banda no ambiguo de 125 MHz para un “discriminador fino”, dando como resultado una resolucion de aproximadamente 1 MHz

Retardo de medicion: 120 ns

Se ha implementado un diseno VHDL de esta realizacion y se han realizado simulaciones de nivel de puerta activada de sincronizacion completa. En la Figura 4 se ha mostrado el resultado de la simulacion de un solo correlador.

La Figura 4 muestra el error de fase RMS mostrado para diferentes condiciones de SNR de entrada para dos retardos de muestra de correlador de retardo digital: un retardo de 1 muestra (curva 50) y un retardo de 16 muestras (curva 52). El comportamiento teorico ha sido mostrado tambien como curva 54, el cual ha sido calculado a partir de la ecuacion (4). Esta claro que la simulacion se lleva a cabo mejor de lo que sugiere la teona. Se cree que el comportamiento mejorado es el resultado de efectos de correlacion en-fase experimentados en disenos de correlador de discriminador en-fase. El hecho de que el diseno de retardo corto parezca comportarse mejor que el

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correlador de retardo largo, apoya esta suposicion.

Es posible estimar el comportamiento de precision de frecuencia de un diseno para una SNR de entrada dada:

El “discriminador fino” de retardo de 16 muestras (con comportamiento representado mediante la curva 52), define la precision de frecuencia. Esta tendra un ancho de banda no ambiguo de 2 GHz/16 = 125 MHz. A partir de la Figura 4, el error de fase de RMS para una SNR de 3 dB, es de aproximadamente 5°. El error de frecuencia es por lo tanto de 5/360 x 125 = 1,7 MHz RMS.

El diseno descrito con anterioridad fue dirigido hacia FGPAs que estan comercialmente disponibles en Xilinx y que son vendidas bajo la marca Spartan-3. Estas son piezas de alto rendimiento, de bajo coste. Estos dispositivos tienen tambien una gran cantidad de memoria integrada, la cual puede ser usada como tablas de busqueda rapida que portan datos de calibracion para superar un comportamiento no ideal de los componentes analogicos.

Un diseno de cuatro correladores cuando esta dirigido a un dispositivo XC3S400 (el cual es un miembro de la familia de dispositivos Spartan-3 de Xilinx) utiliza menos del 12% de los recursos logicos disponibles. Las simulaciones de sincronizacion a nivel de puerta muestran que este diseno puede ser ajustado a mas de 150 MHz (en oposicion a los 125 MHz requeridos). Este margen podna ser aprovechado reduciendo la cantidad de procesamiento usado en el diseno para reducir el retardo de medicion, o de hecho se podna incrementar la velocidad de reloj del sistema para mejorar la resolucion (es decir, incrementar la tasa de sobremuestreo).

Los resultados de la simulacion constatan que la disipacion de potencia del diseno de FPGA es de alrededor de 1,2 W. La disipacion de otros componentes tales como los deserializadores, digitalizadores y el amplificador limitador, sugieren que la disipacion del receptor completo podna estar en torno a 3,3 W. Esto es aproximadamente un tercio de la disipada tfpicamente por los dispositivos de medicion de frecuencia analogicos existentes. Ademas, se puede realizar un diseno de PCB de doble cara con unas dimensiones aproximadas de 100x100x15 mm, lo que es un cuarto del volumen ocupado por los dispositivos de medicion de frecuencia analogicos de 2-18 GHz existentes.

La Figura 5 representa un diagrama de bloques de una segunda realizacion de la invencion. Esta muestra como se podna usar un divisor de frecuencia de microondas estatico para implementar un receptor de 2-18 GHz compacto.

La realizacion usa dos amplificadores limitadores 60 y 62. El amplificador limitador 62 es operativo para frecuencias comprendidas en la gama de 0,5 a 2 GHz y el amplificador limitador 60 es operativo para frecuencias comprendidas en la gama de 2 a 18 GHz. La salida del amplificador limitador 60 esta conectada a un pre-escalador 64 que divide por 8 y genera una salida comprendida en la gama de 0,25 a 2,25 GHz.

Un generador 66 de I-Q multi-octava genera senales de componente en-fase y de cuadratura para su suministro al correlador 68 digital.

El generador 66 de I-Q multi-octava podna ser implementado digitalmente usando flip-flops de alta velocidad e inmerso en la operacion de division de frecuencia, este podna proporcionar un diseno de receptor extremadamente robusto con alineamiento “cero”.

Claims (14)

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   REIVINDICACIONES

   1. - Un metodo de medicion de la frecuencia de una senal recibida, que comprende las etapas de:

   (a) generar una primera senal de fase digitalizando la fase de la senal recibida;

   (b) retardar la primera senal de fase en una cantidad predeterminada para generar una segunda senal de fase;

   (c) calcular una diferencia de fase entre la primera y la segunda senales de fase, y

   (d) calcular la frecuencia de la senal de entrada a partir de la diferencia de fase, comprendiendo la etapa de generar una primera senal de fase:

   (i) limitar la amplitud de la senal;

   (ii) dividir la senal recibida limitada en componentes en-fase y de cuadratura, generando con ello una senal en- fase recibida y una senal de cuadratura recibida;

   (iii) digitalizar la senal en-fase recibida generando una senal en-fase recibida digitalizada;

   (iv) digitalizar la senal de cuadratura recibida generando con ello una senal de cuadratura recibida digitalizada, y

   (v) generar una primera senal de fase a partir de la senal en-fase recibida digitalizada y de la senal de cuadratura recibida digitalizada;

   caracterizado porque las etapas de digitalizacion usan una resolucion de un bit, de tal modo que la senal en-fase recibida digitalizada y la senal de cuadratura recibida digitalizada comprenden, cada una de ellas, una sucesion de bits unicos que representan el valor de la senal en un instante particular de tiempo.
2. 2. - Un metodo segun la reivindicacion 1, que comprende ademas:

   deserializar la sucesion de bits unicos de la senal en-fase recibida digitalizada y de la senal de cuadratura recibida digitalizada, en palabras que tengan un numero de bits predeterminado.
3. 3. - Un metodo segun la reivindicacion 1, que comprende ademas:

   convertir la diferencia de fase en componentes en-fase y de cuadratura, generando con ello una senal en-fase de diferencia de fase y una senal de cuadratura de diferencia de fase;

   filtrar la senal en-fase de diferencia de fase generando con ello una senal en-fase de diferencia de fase filtrada;

   filtrar la senal de cuadratura de diferencia de fase generando con ello una senal de cuadratura de diferencia de fase filtrada;

   generar una senal de diferencia de fase filtrada a partir de la senal en-fase de diferencia de fase filtrada y de la senal de cuadratura de diferencia de fase filtrada, y

   usar la senal de diferencia de fase filtrada en la etapa de calculo de la frecuencia de la senal recibida.
4. 4. - Un metodo segun la reivindicacion 3, en donde el filtro usado en las etapas de filtrado es un filtro de media movil.
5. 5. - Un metodo segun una cualquiera de las reivindicaciones 1 a 4, en donde la etapa de calculo de la frecuencia de la senal recibida hace uso de la formula:

   A 4Fm

   2nd

   Hz

   donde / es la frecuencia de la senal recibida, Fs es la frecuencia de muestreo usada cuando se digitaliza la senal, y d es la cantidad predeterminada de retardo usada en la etapa de retardo expresada como un numero de penodos de muestreo.
6. 6. - Un metodo segun una cualquiera de las reivindicaciones 1 a 5, en donde el metodo se ejecuta al menos dos veces usando un valor diferente para la cantidad predeterminada de retardo en la etapa de retardo.
7. 7. - Un aparato para medir la frecuencia de una senal recibida, comprendiendo el aparato:

   (a) medios de digitalizacion para digitalizar la fase de la senal recibida y generar una primera senal de fase;

   5

   10

   15

   20

   25

   30

   35

   40

   (b) medios de retardo (28) para retardar la primera senal de fase en una cantidad predeterminada para generar una segunda senal de fase, y

   (c) medios de procesamiento (12) para calcular una diferencia de fase entre la primera y la segunda senales, y para calcular la frecuencia de la senal recibida a partir de la diferencia de fase,

   comprendiendo los medios de digitalizacion:

   (i) un divisor de senal (3) para dividir la senal recibida en componentes en-fase y de cuadratura, generando con ello una senal en-fase recibida y una senal de cuadratura recibida;

   (ii) un primer convertidor (4) de analogico a digital, para digitalizar la senal en-fase recibida, generando con ello una senal en-fase recibida digitalizada;

   (iii) un segundo convertidor (6) de analogico a digital, para digitalizar la senal de cuadratura recibida, generando con ello una senal de cuadratura recibida digitalizada, y

   (iv) medios (30) para resolver la fase de la senal recibida a partir de la senal en-fase recibida digitalizada y de la senal de cuadratura recibida digitalizada, y para presentar a la salida la primera senal de fase;

   comprendiendo ademas el aparato un amplificador limitador (2) conectado a la entrada del divisor de senal,

   caracterizado porque el primer y el segundo convertidores de analogico a digital son dispositivos de un solo bit.
8. 8. - Un aparato segun la reivindicacion 7, en donde el primer y el segundo convertidores de analogico a digital son comparadores.
9. 9. - Un aparato segun la reivindicacion 8, que comprende ademas:

   un primer deserializador (8) conectado a la salida del primer convertidor de analogico a digital, para deserializar la salida del primer convertidor de analogico a digital, y para presentar a la salida palabras que tienen un numero de bits predeterminado, y

   un segundo deserializador (10) conectado a la salida del primer convertidor de analogico a digital, para deserializar la salida del segundo convertidor de analogico a digital, y para presentar a la salida palabras que tienen un numero de bits predeterminado.
10. 10. - Un aparato segun una cualquiera de las reivindicaciones 7 a 9, en donde los medios de procesamiento (12) comprenden ademas:

    medios (27) para convertir la diferencia de fase en componentes en-fase y de cuadratura, generando con ello una senal en-fase de diferencia de fase y una senal de cuadratura de diferencia de fase;

    un primer filtro digital (34) para filtrar la senal en-fase de diferencia de fase, generando con ello una senal en'-fase de diferencia de fase filtrada;

    un segundo filtro digital (36) para filtrar la senal de cuadratura de diferencia de fase, generando con ello una senal de cuadratura de diferencia de fase filtrada, y

    medios (38) para generar una senal de diferencia de fase filtrada a partir de la senal en-fase de diferencia de fase filtrada y de la senal de cuadratura de diferencia de fase filtrada;

    en donde la senal de diferencia de fase filtrada se utiliza en el calculo de la frecuencia de la senal recibida.
11. 11. - Un aparato segun la reivindicacion 10, en donde el primer y el segundo filtros digitales (34, 36) son filtros de media movil.
12. 12.- Un aparato segun la reivindicacion 11, en donde los medios de procesamiento (12) estan adaptados para calcular la frecuencia usando la formula:

    A 4Fm

    2nd

    Hz

    donde / es la frecuencia de la senal recibida, Fs es la frecuencia de muestreo usada por los convertidores de analogico a digital, y d es la cantidad predeterminada de retardo usada en la etapa de retardo expresada como un numero de penodos de muestreo.
13. 13.- Un aparato segun una cualquiera de las reivindicaciones 7 a 12, que comprende ademas al menos dos medios

    de retardo (28), cada uno de los cuales retarda la senal en una cantidad diferente.
14. 14.- Un aparato segun una cualquiera de las reivindicaciones 7 a 13, en donde los medios de retardo (28) y los medios de procesamiento (12) estan implementados en una Matriz de Puerta Programable en Campo.