ES2331577T3 - Arquitectura de salida de corriente para un dispositivo de estimulacion implantable. - Google Patents

Abstract

Un dispositivo estimulador implantable, que comprende: una pluralidad de nodos de electrodo (E1, E2,...,EN) implantables junto a tejido que ha de ser estimulado; circuitería (400) de fuente de corriente que comprende una pluralidad de primeras etapas (405, 410), cada una de ellas para entregar una corriente de salida, en la que cada primera etapa es controlable para enviar su corriente de salida a más de uno de la pluralidad de nodos de electrodo; y circuitería (401) de disipación de corriente que comprende una pluralidad de segundas etapas, cada una de ellas para entregar una corriente de salida, en la que cada segunda etapa es controlable para disipar su corriente de salida desde más de uno de la pluralidad de nodos de electrodo, caracterizado porque la circuitería (400) de fuente de corriente y la circuitería (401) de disipación de corriente no comparten un nodo común que no sean los nodos de electrodo.

Description

Arquitectura de salida de corriente para un dispositivo de estimulación implantable.

El presente invento se refiere, generalmente, a dispositivos estimuladores implantables, por ejemplo un generador de impulsos utilizado en un sistema de estimulación de la médula espinal (SCS) u otro tipo de sistema de estimulación neural. Más particularmente, el presente invento se refiere a la arquitectura fuente/disipador de corriente de salida utilizada para alimentar corrientes hacia/desde los electrodos del dispositivo.

Los dispositivos de estimulación implantables son dispositivos que generan y entregan estímulos eléctricos a nervios y tejidos del cuerpo para la terapia de diversas enfermedades biológicas, tales como los marcapasos para tratar la arritmia cardiaca, desfibriladores para el tratamiento de la fibrilación cardiaca, estimuladores cocleares para el tratamiento de la sordera, estimuladores retinales para el tratamiento de la ceguera, estimuladores musculares para provocar el movimiento coordinado de las extremidades, estimuladores de la médula espinal para el tratamiento del dolor crónico, estimuladores para zonas cerebrales corticales y profundas destinados al tratamiento de desórdenes psicológicos y alteraciones motoras, y otros estimuladores neurales para el tratamiento de la incontinencia urinaria, la apnea del sueño, la sublaxación del hombro, etc. El presente invento puede encontrar utilidad en todas las citadas aplicaciones, si bien la descripción que sigue se enfoca, generalmente, sobre el uso del invento dentro de un sistema de estimulación de la médula espinal, tal como el descrito en la patente norteamericana 6.516.227 ("la patente '227"), expedida el 4 de Febrero de 2003 en nombre de los inventores, Paul Meadows y otros.

La estimulación de la médula espinal es un método clínico bien aceptado para reducir el dolor en determinados grupos de pacientes. Un sistema de estimulación de la médula espinal (SCS) incluye, típicamente, un generador de impulsos implantable (IPG) o transmisor y receptor de radio frecuencia (RF), electrodos, al menos un conductor para los electrodos y, opcionalmente, al menos una prolongación de los conductores de los electrodos. Los electrodos, que residen en un extremo distal de los conductores de los electrodos, se implantan, típicamente, a lo largo de la dura de la médula espinal, y el transmisor IPG o RF genera impulsos eléctricos que son entregados a través de los electrodos a las fibras nerviosas del interior de la columna vertebral. Los contactos de electrodos individuales (los "electrodos") están dispuestos en un diseño y con una separación deseados para crear una agrupación de electrodos. Hilos individuales dentro de uno o más conductores de electrodos se conectan con cada electrodo de la agrupación. El o los conductores de electrodos salen de la columna vertebral y, generalmente, se unen a una o más prolongaciones de conductores de electrodos. Las prolongaciones de los conductores de electrodos, a su vez, son conducidas típicamente mediante túneles alrededor del torso del paciente, hasta una cavidad subcutánea en la que se implanta el receptor IPG o RF. Para ejemplos de otros sistemas de SCS y otro sistema de estimulación, se hace referencia a las patentes norteamericanas 3.646.940 y 3.822.708. Naturalmente, los generadores de impulsos implantables son dispositivos activos que necesitan energía para funcionar, tal como la proporcionada por una batería implantada o una fuente de alimentación externa.

Un IPG puede incluir uno o más fuentes/disipadores de corriente de salida configurados para alimentar/recibir corriente de estimulación enviada a/procedente de los electrodos del IPG y, finalmente, hacia un tejido o desde él. Por ejemplo, la figura 1 muestra una fuente 500 de alimentación de corriente de salida ilustrativa y un disipador 501 de corriente de salida correspondiente, utilizados para estimular tejido, ilustrado genéricamente como una carga 505 (R). Como comprenderá un experto en la técnica, los transistores M1 y M3 de la fuente 500 de alimentación de corriente de salida, y los transistores M2 y M4 del disipador de corriente de salida, comprenden un espejo de corriente. Sin embargo, puede utilizarse otra fuente de corriente o circuitería de disipación, tal como la descrita en la solicitud de patente norteamericana número de serie 11/138.632 ("la solicitud '632") presentada el 26 de Mayo de 2005.

Tanto la fuente 500 como el disipador 501 están acoplados a un generador de corriente 506 configurado para generar una corriente de referencia I_{ref}. Un generador de corriente adecuado se describe en la patente norteamericana 6.181.969 ("la patente '969"), expedida el 30 de Enero de 2001 en nombre de su inventor, John C. Gord. La corriente de referencia en la fuente y en el disipador de corriente de salida 500/501 es introducida en un convertidor de digital en analógico (DAC) configurado para regular la corriente que es entregada a la carga 505. Así, la fuente 500 emplea circuitería DAC 502, mientras que el disipador 501 emplea circuitería DAC 503, cuyos circuitos se ilustran sólo de forma genérica en este documento pero se describen completamente en la patente '969 anteriormente incorporada.

La circuitería DAC 502, 503 está configurada para regular y/o amplificar I_{ref} y para entregar una corriente de salida I_{salida}. Específicamente, la relación entre I_{salida} e I_{ref} se determina de acuerdo con bits de entrada que llegan por líneas comunes de transmisión 513, 513' que le otorgan a la circuitería DAC 502, 503 su funcionalidad de conversión digital a analógica. Esencialmente, de acuerdo con los valores de los diversos M bits de la línea común de transmisión 513 cualquier número de etapas de salida (es decir, transistores M1, M2) se conectan juntas en paralelo de tal modo que I_{salida} pueda variar entre I_{ref} y 2^{M} * I_{ref}. (También son posibles valores fraccionarios de I_{ref}, como se describe en la patente '969, pero tal sutileza se ignora en este documento para simplificar). Si bien no se muestra en la figura 1, las etapas de salida pueden contener otras estructuras tales como transistores de filtro y otros transistores diseñados para garantizar una buena adaptación de corriente en la circuitería de espejo de corriente. Sin embargo, dado que dichas otras estructuras se explican en la anteriormente incorporada patente '969, no se detallan en este documento.

Como se muestra en la figura 1, la fuente 500 de alimentación de corriente de salida está acoplada a un electrodo E_{X} en el dispositivo IPG 100, mientras que el disipador 501 de corriente de salida está acoplado a un electrodo diferente E_{Y} del dispositivo IPG. Como se explica en la antes incorporada patente '969, un electrodo estará cableado, típicamente, con una fuente 500 de alimentación de corriente de salida y con un disipador 501 de corriente de salida, de los que solamente uno (o ninguno) es activado en un instante particular para permitir que el electrodo sea utilizado, selectivamente, como fuente o como disipador (o como ninguno). Así, por ejemplo, en la figura 2A, se muestran cuatro electrodos a modo de ejemplo E_{1}, E_{2}, E_{3} y E_{4}, cada uno de ellos con su propia fuente 500 y su propio disipador 501 dedicados.

La fuente 500 y el disipador 501 cableados en cada electrodo se denominan, algunas veces, PDAC y NDAC, reflejando el hecho de que las fuentes 500 están formadas, típicamente, por transistores de tipo P mientras que los disipadores 501 están formados, típicamente, por transistores de tipo N. El uso de transistores de estas polaridades es sensible dado que la fuente se polariza a un voltaje elevado (V+), donde son más lógicos los transistores de tipo P, mientras que el disipador es polarizado a un voltaje bajo (V-), donde son más lógicos los transistores de tipo N, como se muestra en la figura 1. La conexión del sustrato (no representada) para los transistores se uniría, típicamente, a la fuente de alimentación de corriente apropiada, bien V+ o bien V-, pero podría unirse, asimismo, a las fuentes de los transistores.

Como se muestra en la figura 2A, la fuente 500 de corriente de salida puede asociarse con el electrodo E_{2} (por ejemplo, E_{X} de la fig. 1) en el IPG en un instante particular, mientras que el disipador 501 de corriente de salida puede asociarse con el electrodo E_{3} (por ejemplo, E_{Y} de la fig. 1) en ese instante. En un momentos posterior, los electrodos E_{2} y E_{3} podrían cambiarse de tal forma que E_{2} funcione entonces como disipador mientras que E_{3} funciona como fuente, o podrían elegirse nuevas fuentes o nuevos disipadores, etc.

Una consecuencia de esta arquitectura es que, como se ha mencionado, cada electrodo tiene su propia circuitería de fuente (es decir PDAC) y de disipador (es decir, NDAC) dedicada, como se muestra en la figura 2A. Consideremos un enfoque expuesto en la patente '969, que se ilustra en la figura 3. Se representa la circuitería de fuente de corriente de salida dedicada para un electrodo particular (por ejemplo, E_{X}). La circuitería disipadora de corriente de salida dedicada, similar a la circuitería 500 de fuente de corriente de salida, pero de distinta polaridad, estaría cableada de igual manera con el electrodo E_{X}, pero no se muestra por conveniencia. Tampoco se muestra, por conveniencia, la presencia de un condensador de acoplamiento (véase la patente '969, fig. 3, elemento 203). Como se representa, la fuente es capaz de enviar al electrodo una corriente I_{salida} comprendida entre I_{ref} y 127I_{ref}, en incrementos de I_{ref}, dependiendo del estado de los bits de control (Bit<1:M>). Específicamente, cada bit, cuando se selecciona, contribuye en 2^{(M-1)} el valor de corriente a la corriente de salida I_{salida} a través de la activación de transistores de paso 530 en cada una de las M etapas que comprende la fuente de corriente de salida. Por ejemplo, si se desea una corriente de 53I_{ref} en I_{salida}, se habilitarían los bits Bit<1, 3, 5, 6> (activo bajo) para poner en conducción los transistores 530_{1}, 530_{3}, 530_{5} y 530_{6} que, respectivamente, contribuyen con I_{ref}, 4I_{ref}, 16I_{ref} y 32I_{ref}, en suma, a 53I_{ref}. Si bien se muestra cada etapa como poseedora de su propia fuente de corriente I_{ref}, usualmente sería el caso que cada etapa deriva en una corriente de referencia singular (no ilustrada por conveniencia), que se prefiere para garantizar la uniformidad de la corriente a través de las etapas.

Sin embargo, este enfoque no comprende un uso eficaz del espacio en el circuito integrado en el que está fabricada la circuitería fuente/disipador de corriente de salida. En una ejecución práctica típica de un sistema SCS, el dispositivo SCS podría contener 16 electrodos E_{1} a E_{16}. Sin embargo, usualmente se da el caso de que, en un instante, solamente un PDAC (fuente) y un NDAC (disipador) están activos. O, más raramente, en un instante podrían estar activos cuatro o más PDAC (fuentes) o NDAC (disipadores). Incluso en los casos más extremos, ha de observarse que la mayoría de los PDAC (fuente) y de los NDAC (disipador) están inactivos. Dicho de otro modo, la mayor parte del tiempo, la mayoría de los PDAC o de los NDAC dedicados a un electrodo particular, no están siendo utilizados. Cuando se considera que los DAC o los NDAC ocupan un espacio significativo en el circuito integrado (véase la fig. 3), la provisión de tal redundancia para cada electrodo no parece ser eficaz.

Otra arquitectura de corriente de salida se describe en la antes incorporada patente '277 y, en particular, en la figura 4A de la patente '277, cuyos aspectos sobresalientes se resumen en la presente solicitud en la figura 2B. Como se muestra en la figura 2B, la arquitectura de la patente '277 también utiliza una pluralidad de fuentes y disipadores de corriente y, además, utiliza una matriz de conmutación de baja impedancia que interviene entre fuentes/disipadores y los electrodos E_{X}. Obsérvese que cada par fuente/disipador está cableado, junto, en los nodos 333, de tal forma que la matriz de conmutación interviene entre los nodos comunes 333 y los electrodos. Naturalmente, solamente uno de entre la fuente y el disipador de cada par está activado en un instante y, así, el punto 333 de cualquier par alimentará o disipará corriente en un instante particular. Mediante el control apropiado de la matriz de conmutación, cualquiera de los nodos 333 puede conectarse a cualquiera de los electrodos E_{X} en cualquier instante.

Si bien se trata, generalmente, de una arquitectura adecuada, la arquitectura de la figura 2B adolece de varios inconvenientes. Según uno de ellos, la arquitectura de la figura 2B impone una resistencia adicional en la vía de salida entre la fuente de alimentación de corriente de la circuitería DAC y el electrodo. Como se explica en la antes incorporada solicitud '632, en general se desea reducir al mínimo la resistencia entre la fuente de alimentación de corriente y el electrodo. Así, y haciendo referencia a la figura 4, que ilustra la arquitectura de la figura 2B con mayor detalle, se desea que la resistencia se reduzca al mínimo en la vía de salida entre la fuente de alimentación de corriente V+ o V- y un electrodo E_{X} dado. Ello se debe a que cualquier resistencia en la vía de salida generará una caída de voltaje en la vía de salida (I_{salida} multiplicado por la resistencia de la vía de salida) que, por lo demás, no es útil en el contexto de la circuitería. Pero, en la arquitectura de las figuras 2B y 4, puede verse que hay tres elementos conectados en serie entre las fuentes de alimentación de corriente y el electrodo: el espejo de corriente, el transistor de selección de bit, y el transistor de la matriz de conmutación de baja impedancia. Debido a las resistencias adicionales de estos componentes y a la resistencia adicional de los interruptores de la matriz de conmutación, se desperdicia potencia (es decir, I_{salida}^{2} multiplicado por la resistencia de la vía de salida). En un dispositivo estimulador implantable, dicha pérdida de potencia es lamentable porque la vida útil de la batería, en tales dispositivos, es crítica y resulta beneficioso hacer que su duración sea la mayor posible.

Además, la arquitectura de la figura 2B no resulta eficiente desde un punto de vista de conjunto. Debido al nodo común situado entre un par dado, formado por una fuente PDAC y un disipador NDAC, solamente un DAC de cada par estará activo en cualquier instante. Así, y al igual que con la arquitectura de la figura 2A, se garantiza que la circuitería DAC queda sin uso en cualquier instante particular. Más específicamente, al menos el 50% de la circuitería DAC (posiblemente más) quedará sin uso en un instante dado lo que, de nuevo, significa un diseño con un uso ineficiente del circuito integrado.

En pocas palabras, la técnica de los estimuladores implantables o, más específicamente, la técnica de los sistemas IPG o SCS, se beneficiaría de la creación de una arquitectura que permitiese proporcionar corrientes variables a diversos electrodos, pero de manera más eficaz. Tales soluciones se aportan en este documento. El dispositivo estimulador implantable del presente invento está definido por las características recogidas en las reivindicaciones.

En este documento se describe una arquitectura de salida de corriente para un dispositivo estimulador implantable tal como un generador de impulsos implantable (IPG) o, más específicamente, para un sistema de estimulación de la médula espinal (SCS). En la arquitectura, la circuitería de fuente y de disipación de corriente está dividida en una pluralidad de etapas, cada una de las cuales es capaz, mediante un grupo de interruptores asociados, de alimentar o disipar una cantidad de corriente hacia o desde uno cualquiera de los electrodos del dispositivo. En la arquitectura, la circuitería de fuente de corriente es diferente de la circuitería de disipación de corriente y ninguna comparte nodos de circuito comunes previamente a la conexión de los electrodos. Dicho de otro modo, la circuitería de fuente de corriente y la circuitería de disipación de corriente no comparten otro nodo común que los electrodos.

Cada etapa está formada, de preferencia, por un espejo de corriente para recibir una corriente de referencia y emitir como salida una corriente hacia ese grupo de interruptores de la etapa. La corriente de salida de la etapa representa, de preferencia, una versión a otra escala de la corriente de referencia, es decir, la corriente de salida comprende la corriente de referencia multiplicada por un escalar en la etapa. El escalar de cada etapa puede fijarse cableando un número deseado de transistores de salida en paralelo. En una realización preferida, los escalares de las diferentes etapas se fijan para garantizar que, en cualquier instante, puede alimentarse una resolución mínima de corriente a cualquier electrodo dado, objetivo que puede conseguirse fijando a uno los escalares en cada etapa. Sin embargo, debe considerarse que los escalares de las diversas etapas pueden hacerse variar ampliamente para conseguir objetivos de diseño particulares.

En una realización preferida, la corriente de referencia a los espejos de corriente de las etapas, es controlable. Específicamente, y en una ejecución práctica, se alimenta una corriente de referencia inicial a un convertidor de digital en analógico (DAC) para proporcionar una ganancia para la corriente de referencia inicial que, entonces, es suministrada a las etapas. Al hacerlo, puede controlarse globalmente la magnitud total de corriente a los electrodos del dispositivo controlando el DAC. Para escalar la corriente de referencia inicial puede utilizarse cualquier circuitería de DAC corriente adecuada.

Con esta arquitectura, no se necesita circuitería dedicada de fuente y de disipador en cada electrodo del dispositivo, ya que las etapas de la circuitería de fuente y de disipador están distribuidas a través de los electrodos por los grupos de interruptores. Esto mejora la eficacia del sistema y elimina el desperdicio de circuitería PDAC y NDAC dedicada que no se utilice en electrodos sin estimulación. Además, dado que la circuitería de fuente y de disipador no comparte un nodo común antes de los electrodos, se alivian las dificultades asociadas con un nodo particular de la circuitería de alimentación de corriente que actúe potencialmente como fuente y como disipador.

Los anteriores y otros aspectos del presente invento resultarán más evidentes a partir de la siguiente descripción más particular del mismo, presentada en conjunto con los siguientes dibujos, en los que:

La figura 1 muestra una fuente de corriente de salida ilustrativa y un disipador de corriente de salida correspondiente, cada uno con una circuitería convertidora de corriente de digital en analógico (DAC), en serie con una carga.

La figura 2A ilustra una arquitectura de la técnica anterior para acoplar disipadores y fuentes de corriente de salida a una pluralidad de electrodos utilizando circuitería dedicada, cableada, en cada electrodo.

La figura 2B muestra una arquitectura de la técnica anterior para acoplar disipadores y fuentes de corriente de salida a una pluralidad de electrodos utilizando una matriz de conmutación.

La figura 3 muestra la complejidad del esquema de las fuentes de corriente de salida de la figura 2A.

La figura 4 representa los inconvenientes relacionados con la arquitectura de la figura 2B.

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La figura 5 muestra un diagrama de bloques que ilustra componentes implantables, externos y quirúrgicos, a modo de ejemplo, de un sistema de estimulación de la médula espinal (SCS) que emplea un dispositivo estimulador implantable de acuerdo con el presente invento.

La figura 6 ilustra varios componentes del sistema de SCS de la figura 5.

La figura 7 muestra un diagrama de bloques que ilustra los componentes principales de una realización de un dispositivo estimulador implantable en el que puede utilizarse el invento.

La figura 8 muestra un diagrama de bloques que ilustra otra realización de un dispositivo estimulador implantable en el que puede utilizarse el invento.

La figura 9 ilustra una arquitectura fuente/disipador de corriente mejorada de acuerdo con una realización del invento.

La figura 10 muestra la circuitería espejo de corriente que puede utilizarse en la arquitectura de la figura 9.

La figura 11 ilustra una arquitectura fuente/disipador de corriente preferida en la que, en cada etapa, se utiliza un escalar de uno.

Caracteres de referencia correspondientes indican componentes correspondientes en todas las diversas vistas de los dibujos.

La descripción que sigue es el mejor modo que se contempla en la actualidad para llevar a la práctica el invento. Esta descripción no debe tomarse en un sentido limitativo sino que se ofrece simplemente con el propósito de describir los principios generales del invento. El alcance del invento debe determinarse con referencia a las reivindicaciones y sus equivalentes.

De entrada, hay que hacer notar que el presente invento puede utilizarse con un generador de impulsos implantable (IPG) o perceptor eléctrico y/o estimulador eléctrico similar, que puede utilizarse como componente de numerosos tipos diferentes de sistemas de estimulación. La descripción que sigue se refiere al uso del invento dentro de un sistema de estimulación de la médula espinal (SCS). Sin embargo, ha de comprenderse que el invento no está limitado a ello. Por el contrario, el invento puede utilizarse con cualquier tipo de circuitería eléctrica implantable que pudiera beneficiarse de una circuitería fuente/disipador de corriente de salida eficiente. Por ejemplo, el presente invento puede utilizarse como parte de un marcapasos, un desfibrilador, un estimulador coclear, un estimulador retinal, un estimulador configurado para producir un movimiento coordinado de las extremidades, un estimulador de zonas cerebrales corticales y profundas o cualquier otro estimulador neural configurado para tratar la incontinencia urinaria, la apnea del sueño, la sublaxación del hombro, etc.

Haciendo referencia en primer lugar a la figura 5, en ella se representa un diagrama de bloques que muestra los diversos componentes de un sistema de SCS ilustrativo en el que puede utilizarse el invento. Estos componentes pueden subdividirse en tres amplias categorías: (1) componentes implantables 10, (2) componentes externos 20, y (3) componentes quirúrgicos 30. Como se ve en la figura 5, los componentes implantables 10 incluyen un generador de impulsos implantable (IPG) 100, una agrupación de electroos 110, y (dependiendo de las necesidades) una prolongación 120 de conductores. La prolongación 120 puede utilizarse para conectar eléctricamente la agrupación de electrodos 110 al IPG 100. En una realización ilustrativa, el IPG 100, descrito con mayor detalle en lo que sigue en relación con las figuras 7 u 8, puede comprender un generador de impulsos recargable, multicanal, controlado por telemetría, alojado en un estuche de titanio de elevada resistividad, redondeado, para reducir el calentamiento por corrientes parásitas durante el proceso de carga inductiva. El IPG 100 puede proporcionar estimulación eléctrica a través de una multiplicidad de electrodos, por ejemplo dieciséis electrodos E_{1} a E_{16}, incluidos dentro de la agrupación de electrodos 110.

De acuerdo con una realización ilustrativa del presente invento, el IPG 100 puede incluir circuitería eléctrica de estimulación ("electrónica de estimulación"), una fuente de alimentación de corriente, por ejemplo una batería recargable, y un sistema de telemetría. Típicamente, el IPG 100 se coloca en una cavidad preparada quirúrgicamente en el abdomen o justo en la parte superior de las nalgas. Naturalmente, también puede implantarse en otros puntos del cuerpo del paciente. Una vez implantado, el IPG 100 se conecta al sistema de conductores, que comprende la prolongación 120 de los conductores, si es necesaria, y la agrupación de electrodos 11. La prolongación 120 de los conductores, por ejemplo, puede llevarse por un túnel hasta la columna vertebral. Una vez implantados y completado un período de estimulación en pruebas, el sistema 110 de conductores y la prolongación 120 de conductores están destinados a ser permanentes. Por el contrario, el IPG 100 puede ser reemplazado si falla su fuente de alimentación de corriente o deja de ser recargable.

Como se ve de la mejor manera en la figura 6, y como también se ilustra en la figura 5, la agrupación 110 de electrodos y sus sistema de conductores asociado se interconectan, típicamente, con el generador de impulsos implantable (IPG) 100 a través de un sistema 120 de prolongación de conductores. La agrupación de electrodos 110 también puede conectarse con un estimulador externo 140 de prueba mediante el uso de una prolongación percutánea 132 de conductores y/o un cable externo 134. El estimulador externo 140 de prueba incluye, típicamente, la misma circuitería de generación de impulsos que incorpora el IPG 100, o parecida, y se utiliza sobre una base de ensayo, por ejemplo durante 7-10 días tras haberse implantado la agrupación de electrodos, previamente a la implantación del IPG 100, con el fin de comprobar la eficacia de la estimulación que ha de proporcionarse.

Haciendo referencia todavía a las figuras 5 y 6, puede utilizarse un programador portátil (HHP) 202 para controlar el IPG 100 mediante un enlace 201 de comunicaciones adecuado, no invasivo, por ejemplo un enlace de RF. Tal control permite conectar y desconectar el IPG 100 y, en general, permite fijar los parámetros de estimulación, por ejemplo la amplitud de los impulsos, su anchura y su frecuencia, dentro de límites prescritos. El HHP 202 puede conectarse también con el estimulador externo 140 de prueba a través de otro enlace 205', por ejemplo un enlace de infrarrojos. La programación detallada del IPG 100 se consigue, preferiblemente, mediante el uso de un programador 204 clínico externo (fig. 5), que también puede ser portátil y que puede acoplarse al IPG 100 directamente o a través del HHP 202. Un cargador externo 208, acoplado de manera no invasiva con el IPG 100 a través de un acoplamiento 209, por ejemplo un acoplamiento inductivo, permite que la energía almacenada o que de otra forma está disponible para el cargador 208, se acople a la batería recargable alojada dentro del IPG 100.

Pasando ahora a la figura 7, en ella se muestra un diagrama de bloques que ilustra los componentes principales de una realización de un generador de impulsos implantable (IPG) 100 que puede utilizarse con el invento. Como se ve en la figura 7, el IPG puede incluir un microcontrolador (\muC) 160 conectado a circuitería de memoria 162. El \muC 160 comprende, típicamente, un microprocesador y circuitería lógica asociada que, en combinación con circuitos lógicos de control 166, lógica 168 de temporización y un circuito 164 oscilador y de reloj, generan las necesarias señales de control y de estado que permiten que el \muC 160 controle el funcionamiento del IPG de acuerdo con un programa de trabajo y con parámetros de estimulación seleccionados. El programa de trabajo y los parámetros de estimulación se almacenan, típicamente, en la memoria 162 mediante la transmisión de una señal portadora modulada apropiada a través de una bobina receptora 170 y circuitería 172 de carga y de telemetría de envío a partir de una unidad externa de programación, por ejemplo, un programador portátil 202 y/o un programador clínico 204, asistido, según las necesidades mediante el uso de un dispositivo direccional 206 (véase la fig. 5). (Se considera así que el programador portátil se encuentra en contacto "telecomunicativo" con el IPG; e, igualmente, se considera que el programador clínico está en contacto telecomunicativo con el IPG, por ejemplo, a través del programador portátil). La circuitería 172 de carga y de telemetría de envío, desmodula la señal portadora que recibe a través de la bobina 170 para recuperar los datos de programación, por ejemplo, el programa de trabajo y/o los parámetros de estimulación, cuyos datos de programación se almacenan entonces en la memoria 162 o en otros elementos de memoria (no mostrados) distribuidos por todo el IPG 100.

El microcontrolador 160 está acoplado, además, a circuitos 174 de vigilancia a través de la línea común de transmisiones 173. Los circuitos de vigilancia 174 vigilan el estado de varios nodos u otros puntos 175 por todo el IPG 100, por ejemplo, voltajes de la fuente de alimentación de corriente, valores de corriente, temperatura, la impedancia de los electrodos unidos a los diversos electrodos E_{1}...., E_{N}, y similares. Los datos informativos percibidos a través del circuito de vigilancia 174 pueden ser enviados a un lugar remoto, fuera del IPG (por ejemplo, un punto no implantado) a través de la circuitería 176 de telemetría de retorno, que incluye una bobina de transmisión 177.

La energía para el funcionamiento del IPG 100 puede derivarse de una fuente de alimentación de corriente 180 recargable, de acuerdo con una realización ilustrativa del presente invento. La fuente 180 de alimentación de corriente recargable puede comprender, por ejemplo, una batería de iones de litio o de polímero de iones de litio. La batería recargable 180 proporciona un voltaje no regulado a los circuitos de potencia 182. Los circuitos de potencia 182, a su vez, generan los diversos voltajes 184, algunos de los cuales son regulados y otros no, según las necesidades de los diversos circuitos localizados en el IPG 100.

En una realización ilustrativa, cualquiera de los N electrodos puede ser asignado a hasta k posibles grupos o "canales". En una realización preferida, k puede ser igual a cuatro. Además, cualquiera de los N electrodos puede funcionar, o estar incluido en, cualquiera de los k canales. El canal identifica qué electrodos se seleccionan con el fin de alimentar o disipar corriente en forma sincronizada para crear un campo eléctrico en el tejido a estimular. Las amplitudes y las polaridades de los electrodos de un canal pueden variar, por ejemplo bajo el control del programador portátil 202 del paciente. El software de programación externa del programador clínico 204 se utiliza, típicamente, para fijar parámetros que incluyen la polaridad de los electrodos, la amplitud, la frecuencia de los impulsos y su anchura para los electrodos de un canal dado, entre otras posibles características programables.

Los N electrodos programables pueden programarse para tener una polaridad positiva (corriente de alimentación), negativa (corriente de disipación), o nula (sin corriente) en cualquier de los k canales. Además, cada uno de los N electrodos puede funcionar en un modo bipolar o en un modo multipolar, por ejemplo, cuando dos o más contactos de electrodos se agrupan para alimentar/disipar corriente al mismo tiempo. Alternativamente, cada uno de los N electrodos puede funcionar en un modo monopolar cuando, por ejemplo, los contactos de electrodos asociados con un canal se configuran como cátodos (negativo) y el electrodo del estuche (es decir, el estuche del IPG) se configura como ánodo (positivo).

Además, la amplitud del impulso de corriente que se alimenta o disipa a o desde un contacto de electrodo dado, puede programarse para uno de varios niveles de corriente discretos, por ejemplo, entre 0 y 10 mA, en escalones de 01,1 mA. Asimismo, la anchura de impulso de los impulsos de corriente es, de preferencia, ajustable en incrementos convenientes, por ejemplo, desde 0 a 1 milisegundos (ms) en incrementos de 10 microsegundos (\mus). Similarmente, la frecuencia de los impulsos es, de preferencia, ajustable dentro de límites aceptables, por ejemplo desde 0 a 1000 Hz. Otras características programables pueden incluir un crecimiento en rampa lento inicio/final, funcionamiento cíclico con estimulación por trenes de impulsos (conexión para el instante X, desconexión para el instante Y) y modos de percepción en circuito abierto o cerrado.

Los impulsos de estimulación generados por el IPG 100 pueden tener una carga equilibrada. Esto quiere decir que la magnitud de carga positiva asociada con un impulso de estimulación dado es compensada con una carga opuesta, igual y negativa. El equilibrio de carga puede conseguirse mediante condensadores de acoplamiento C_{X}, que proporcionan una descarga de condensadores pasiva que consigue la condición de carga equilibrada deseada. Alternativamente, pueden utilizarse impulsos bifásicos o multifásicos activos con fases positiva y negativa equilibradas, para conseguir la condición de carga equilibrada requerida.

En pocas palabras, el IPG 100 es capaz de controlar individualmente las corrientes en los N electrodos. El control de la circuitería DAC 186 de corriente de salida utilizando el microcontrolador 160, en combinación con la lógica de control 166 y la lógica de temporizador 168, permite, por tanto, que cada contacto de electrodo se empareje o se agrupe con otros contactos de electrodos, incluyendo el electrodo monopolar del estuche, para controlar la polaridad, la amplitud, la frecuencia, la anchura de impulsos y el canal a través del cual se proporcionan los impulsos de estimulo de corriente.

Como se muestra en la figura 7, gran parte de la circuitería incluida en el IPG 100 puede incorporarse en un único circuito integrado específico para una aplicación (ASIC) 190. Esto permite que el tamaño total del IPG 100 sea muy pequeño y se le pueda alojar fácilmente en un estuche hermético adecuado. El IPG 100 puede incluir N conexiones pasantes para hacer posible que pueda lograrse individualmente el contacto eléctrico desde el interior del estuche hermético con los N electrodos que forman parte del sistema de conductores al exterior del estuche.

Como se ha hecho notar en lo que antecede, en uso, el IPG 100 puede implantarse en una cavidad realizada quirúrgicamente, por ejemplo en el abdomen o justo por encima de las nalgas, y conectarse de forma separable al sistema de conductores (que comprende la prolongación 120 opcional de los conductores y la agrupación de electrodos 110). Si bien el sistema de conductores está proyectado para que sea permanente, el IPG 100 puede se reemplazado si fallase su fuente de alimentación de corriente o por otras razones.

Las características de telemetría de retorno del IPG 100 permiten comprobar el estado del IPG. Por ejemplo, cuando el programador portátil externo 202 (y/o el programador clínico 204) inician una sesión de programación con el IPG 100 (fig. 5), se mide por telemetría la capacidad de la batería, de modo que el programador externo pueda calcular el tiempo de recarga estimado. Cualesquiera cambios realizados sobre los parámetros de estímulo de corriente son confirmados a través de la telemetría de retorno, garantizando por tanto que dichos cambios se han recibido y se han incorporado en la práctica correctamente dentro del sistema implantado. Además, merced a una interrogación realizada por el programador externo, todos los ajustes programables almacenados en el sistema implantado 10, pueden cargarse a uno o más programadores externos.

Volviendo ahora a la figura 8, en ella se ilustra un diagrama de bloques híbrido de una realización alternativa de un IPG 100' que puede utilizarse con el invento. El IPG 100' incluye dados tanto analógicos como digitales, o circuitos integrados (IC), que pueden alojarse en un único estuche redondeado, cerrado herméticamente con un diámetro de, por ejemplo, unos 45 mm y un grosor máximo de unos 10 mm. Muchos de los circuitos contenidos dentro del IPG 100' son idénticos o similares a los circuitos contenidos dentro del IPG 100, ilustrado en la figura 7. El IPG 100' incluye un dado procesador, o circuito integrado 160', un circuito 172' de telemetría de RF (realizado típicamente con componentes discretos) una bobina de carga 170', una batería 180' de iones de litio o de polímero de iones de litio, circuitos de carga de batería y de protección 182', circuitos de memoria 162' (SEEPROM) y 163' (SRAM), un IC digital 191', un IC analógico 190' y una agrupación de condensadores y conectador de colector 192'.

La agrupación de condensadores y el conectador 192' de colector incluye dieciséis condensadores de desacoplamiento de salida, así como respectivos conectadores pasantes para conectar un lado de cada condensador de desacoplamiento a través del estuche herméticamente cerrado con un conectador al que puede conectarse, de forma separable, la agrupación de electrodos 110 o la prolongación 120 de conductores.

El procesador 160' puede realizarse con un circuito integrado específico para la aplicación (ASIC), una agrupación de puertas lógicas programables en el campo (FPGA) o similar, que comprenda un dispositivo principal para programación y comunicación bidireccional completa. El procesador 160' puede utilizar un núcleo 8086 (el 8086 es un microprocesador comercialmente disponible de, por ejemplo, Intel) o un equivalente del mismo, de baja potencia, con 16 Kb de memoria SRAM, dos circuitos en serie síncronos, una interconexión EEPROM en serie y un cargador de arranque 735 de ROM. El dado procesador 160' puede incluir, además, un eficiente circuito oscilador de reloj 164' y un circuito mezclador y modulador/desmodulador que ponga en práctica el método de telemetría RF QFAST que soporta telemetría bidireccional a 8 Kb/s. QFAST significa "Técnica de amplio espectro para adquisición rápida en cuadratura" y representa una solución conocida y viable para modular y desmodular datos. En el procesador 160' también reside un circuito convertidor analógico en digital (A/D) 734 para permitir la vigilancia de diversas señales analógicas al nivel del sistema, impedancias, estados del regulador y voltaje de la batería. El procesador 160' incluye, además, los necesarios enlaces de comunicaciones con otros ASIC individuales utilizados dentro del IPG 100'. El procesador 160' como todos los procesadores similares, funciona de acuerdo con un programa que está almacenado en sus circuitos de memoria.

El IC analógico (AIC) 190' puede comprender un ASIC que funcione como el circuito integrado principal que realiza varias tareas necesarias para la funcionalidad del IPG 100', incluyendo proporcionar regulación de potencia, salida de estímulos y medición y vigilancia de impedancia. La circuitería electrónica 194' lleva a cabo la función de medición y vigilancia de la impedancia.

El IC analógico 190' puede incluir, también, circuitería 186' DAC de corriente de salida configurada para alimentar corriente a una carga, tal como por ejemplo un tejido. La circuitería 186' DAC de corriente de salida puede configurarse para entregar hasta 20 mA agregados y hasta 12,7 mA en un único canal, en pasos de 0,1 mA. Sin embargo, ha de observarse que la circuitería 186' DAC de corriente de salida puede configurarse para entregar cualquier magnitud de corriente agregada y cualquier magnitud de corriente en un solo canal, de acuerdo con una realización ilustrativa. La circuitería 186' DAC de corriente de salida se describirá con mayor detalle en lo que sigue con referencia a las figuras 9-11.

Los reguladores para el IPG 100' alimentan al procesador y al secuenciador digital con un voltaje. Los circuitos de interconexión digitales que residen en el IC analógico 190' son alimentados, en forma similar, con un voltaje. Un regulador programable alimenta el voltaje operativo para la circuitería 186' DAC de corriente de salida. Los condensadores de acoplamiento C_{X} y los electrodos E_{X}, así como la circuitería restante en el IC 186' analógico, pueden estar alojados, todos, dentro del estuche del IPG 100 herméticamente cerrado. Una espiga de conexión pasante, incluida como parte del conectador de cabecera 192', permite realizar la conexión eléctrica entre cada uno de los condensadores de acoplamiento C_{N} y los respectivos electrodos E_{1}, E_{2}, E_{3},..., o E_{16}.

El IC digital 191' (DigIC) funciona como interconexión principal entre el procesador 160' y la circuitería 186' DAC de corriente de salida, y su función principal es proporcionar información de estímulos a la circuitería 186' DAC de corriente de salida. El DigIC 191' controla así y cambia los niveles de estímulos y las secuencias cuando se lo pide el procesador 160'. En una realización ilustrativa, el DigIC 191' comprende un circuito integrado digital, específico para la aplicación (ASIC digital).

Como se ha hecho notar en lo que antecede, realizaciones ilustrativas del presente invento suponen la arquitectura utilizada en las fuentes y en los disipadores de corriente de salida, es decir, en la circuitería 186 o 186' DAC de corriente de salida, que en ocasiones se denominan, respectivamente, circuitería PDAC y circuitería NDAC. Enfoques previos se han resumido en la sección de Antecedentes de esta exposición y se ilustraron, principalmente, con respecto a las figuras 2 a 4. Pero, ha de observarse que estas arquitecturas adolecían de diversos inconvenientes.

Nuevas arquitecturas mejoradas de corriente de salida se ilustran en las figuras 9-11. Las nuevas arquitecturas, como las arquitecturas previas, emplean circuitería de fuente de corriente de salida y de disipador de corriente de salida, designadas respectivamente en la figura 9 como circuitería 400 y 401 que, lógicamente, se incorporarían en la práctica, por ejemplo, en el IC analógico 190' (fig. 8). Sin embargo, lo que resulta único en la circuitería de las figuras 9-11, y a diferencia de la arquitectura de la técnica anterior de las figuras 2A y 3, es que cada electrodo E_{1} a E_{N} del IPG 100, carece de su propia circuitería dedicada, cableada, de fuente y de disipador. En cambio, la circuitería de fuente y de disipador, 400 y 401, es compartida entre los diversos electrodos E_{X} mediante una red de grupos de interruptores, como se explicará en lo que sigue.

Además, y a diferencia de la arquitectura de la técnica anterior de las figuras 2B y 4, e ignorando impedancias tales como las capacitancias de acoplamiento C_{N} (fig. 7) por razones que se explicarán más adelante, se observa que los PDAC y los NDAC no comparten un nodo común (tal como el nodo 333 en la figura 2B) distinto de los nodos de electrodos. Como resultado, la circuitería no queda sin uso de forma no intencionada, como ocurría en la arquitectura de la figura 2B, en la que al menos unos de los PDAC y NDAC de un par particular debe quedar sin uso en un instante particular. Además, en comparación con el enfoque de la matriz de conmutación de la figura 2B y de la figura 4, las nuevas arquitecturas de las figuras 9 y 11 comprenden un componente menos en la vía de salida, lo que reduce las caídas de voltaje no deseadas en la vía de salida y tiene como consecuencia el ahorro de energía. Como puede verse haciendo referencia brevemente a la figura 11, que muestra una fuente de corriente PDAC 400, solamente dos componentes intervienen entre la fuente de alimentación de corriente V+ y un electrodo dado: el o los transistores de espejo de corriente y el interruptor de selección S_{N,L} del grupo de interruptores. En efecto, y por comparación con la figura 4, el transistor de selección de bit y el interruptor de la matriz de conmutación de baja impedancia se combinan en un único interruptor en la nueva arquitectura, ahorrando espacio y energía a la vez. Además, se consigue economizar más energía mediante la nueva arquitectura de las figuras 9-11, pero antes de comprender esto, se describirán con mayor detalle en lo que sigue estas figuras.

La circuitería de fuente 400 se ilustra principalmente en la figura 9, mientras que la circuitería de disipador 401 se ilustra con simple línea interrumpida, lo que refleja que esta exposición está enfocada sobre la descripción de la circuitería 400 de fuente de corriente de salida. Sin embargo, la circuitería 401 de disipador, si bien no se describe específicamente, tiene un diseño y una función similares a los de la circuitería de fuente 400, aunque con polaridad diferente (por ejemplo, la conexión a la fuente de alimentación de corriente negativa V-, el uso de transistores de canal N, etc.).

Como se muestra, la circuitería de fuente 400 comprende el PDAC 407, varios espejos de corriente 410 y varios grupos 405 de interruptores. Específicamente, hay un número L de espejos de corriente 410 y grupos 405 de interruptores y cada grupo de interruptores comprende N interruptores, correspondientes al número de electrodos del IPG 100. Dicho de otro modo, hay un total de N*L interruptores en los grupos 405 de interruptores.

El PDAC 407 convierte una corriente de referencia inicial I_{1} en una corriente de referencia verdadera I_{ref}, que es enviada como entrada a cada uno de los espejos de corriente 410. El PDAC 407 puede comprender cualquier estructura conocida en la técnica para permitir la amplificación de corriente sobre la base de entradas digitales. Por ejemplo, el PDAC puede construirse como en la figura 3. Sin embargo, podría utilizarse cualquier otro diseño y, de hecho, el uso del PDAC 407 no es estrictamente necesario en todas las realizaciones útiles del invento. Sin embargo, tiene utilidad para establecer la resolución global y la magnitud de las corrientes de salida que han de suministrarse a los diversos electrodos E_{X}, como se explicará con mayor detalle más adelante.

Los diversos espejos de corriente 410 toman la corriente de referencia I_{ref} y escalan esa corriente para producir corrientes de magnitudes deseadas en cada una de las L etapas. Así, la primera etapa escala I_{ref} en A_{1}, la segunda en A_{2} y así sucesivamente. Las diversas magnitudes escalares A_{1}, A_{2},..., A_{L} pueden ser diferentes o ser la misma en cada una de las etapas. Por ejemplo, los escalares pueden aumentar exponencialmente (A_{1}=1, A_{2}=2, A_{3}=4, A_{4}=8, etc.) o linealmente (A_{1}=1, A_{2}=2, A_{3}=3, etc.) o pueden permanecer invariables. De hecho, en una realización preferida, cada uno de los escalares A_{L}=1 y, así, cada una de las L etapas adopta simplemente el valor de la corriente de referencia I_{ref} y entrega esa corriente a sus respectivos grupos de interruptores 405. (En este sentido, puede decirse que una corriente es "escalada" incluso si el escalar de esa etapa es igual a uno). Los escalares A_{L} de cada etapa pueden establecerse haciendo variar el número de transistores puestos en paralelo en las etapas de salida de los espejos de corriente 410, como se muestra en la figura 10. Así, cuando se desee una ganancia x4, se dispondrían cuatro transistores 413 de canal P en paralelo con el transistor de equilibrio 414 en el espejo de corriente. Así, en la realización preferida, solamente se utilizaría un transistor 413 en cada etapa 410 de espejo de corriente, tal como se ilustra en la figura 11. Aunque la figura 11 muestra la fuente 400, se comprendería que, en una realización preferida, un disipador 401 basado en transistores de canal N se construiría de forma similar.

Para mayor diferencia con la arquitectura de las figuras 2A y 3, obsérvese que los espejos de corriente 410 no son individualmente seleccionables por sí mismos, es decir, carecen de transistores de selección de bit como en el DAC de la figura 3. Siempre están en conducción y alimentan corriente a los grupos de interruptores 405, produciéndose la selección o no de la corriente de un espejo de corriente 410 particular en su grupo de interruptores 405 dado.

Debe observarse que los espejos de corriente 410 son, simplemente, un ejemplo de un convertidor de corriente, es decir, un circuito utilizado para convertir una corriente (I_{ref}) en otra corriente A_{X}I_{ref}). Se conocen en la técnica muchos otros circuitos capaces de llevar a cabo esta función y, así, el uso de espejos de corriente en cada etapa debe entenderse como meramente ilustrativo. Además, obsérvese que, a diferencia de los diversos circuitos PDAC de la figura 2B, los espejos de corriente 410 de la figura 9 no son seleccionables, es decir, siempre están habilitados para proporcionar sus corrientes a los grupos de interruptores 405. En pocas palabras, la arquitectura descrita es más sencilla porque no resulta necesaria una capa adicional de selección sobre y más allá de la selección de los diversos interruptores S_{X} de los grupos de interruptores 405.

Como se ha hecho notar en lo que antecede, el grupo de interruptores 405 para cada etapa recibe la salida de los espejos de corriente 410, es decir, I_{ref} en la realización preferida. Como se muestra en las figuras 9 y 11, cada grupo de interruptores 405 contiene N interruptores, S_{N}, cada uno de los cuales es capaz de encaminar la corriente de salida desde su espejo de corriente 410 (A_{X}I_{ref}) a cualquiera de los electrodos E_{X} del IPG 100. Así, en cada etapa, el interruptor S_{1} puede enviar esa corriente de etapa a E_{1}, el interruptor S_{2} a E_{2}, etc. En consecuencia, cada etapa puede ser controlada para enviar su corriente de salida a más de uno de la pluralidad de nodos de electrodo y, así, puede afectar a la corriente en cualquier electrodo dado y múltiples etapas pueden trabajar en forma conjunta para generar una corriente en un electrodo dado. Por ejemplo, supongamos que cada espejo de corriente 100 tiene un escalar A de 1, tal que cada uno envía I_{ref} a su respectivo grupo de interruptores 405. Supongamos, además, que hay 128 etapas, de tal modo que todos los espejos de corriente 410 pueden alimentar, en conjunto, una corriente máxima de 128I_{ref}. Refiriéndonos de nuevo al ejemplo expuesto en los Antecedentes, cuando se desease una corriente de 53I_{ref} en el electrodo E_{2}, podrían cerrarse los interruptores S_{2} en cualesquiera 53 de las diversas etapas (por ejemplo, las primeras 53 etapas, las últimas 53 etapas, etc.). Similarmente pueden estimularse al mismo tiempo múltiples electrodos, por ejemplo, para formar uno de los k canales descritos al principio. Supongamos, por ejemplo, que se desean 53I_{ref} en el electrodo E_{2}; 12I_{ref} en el electrodo E_{5} y 19I_{ref} en el electrodo E_{8}. Esto exigiría cerrar simultáneamente 53 interruptores S_{2}, 12 interruptores S_{5} y 19 interruptores S_{8}.

En este punto, es bueno conocer determinados aspectos de la nueva arquitectura. En primer lugar, la corriente mínima que puede enviarse a cualquier electrodo E_{X} particular es I_{ref}, lo cual comprendería la selección de ese interruptor de electrodo en, solamente, una etapa con un escalar de uno. (Esta resolución mínima no considera otros esquemas para generar fracciones de I_{ref} tal como se describe en la antes incorporada patente '969. Naturalmente, podrían utilizarse tales esquemas en conjunto con las realizaciones de las figuras 9 y 11, pero no se muestran). En segundo lugar, la corriente máxima que podría proporcionarse a cualquier electrodo (o combinación de electrodos en uno de k canales) en cualquier instante dado, es (A_{1} + A_{2} + ... + A_{L})*I_{ref} o 128I_{ref}, de acuerdo con el ejemplo en el que los escalares de cada etapa son iguales a uno.

A la vista de estas limitaciones, pueden apreciarse mejor varios aspectos preferidos de la arquitectura. El primero es la preferencia para fijar los escalares A_{X} de todas las etapas en uno. Al hacer esto, se garantiza que la resolución mínima de la corriente I_{ref} está disponible para un electrodo dado en un instante dado. Por ejemplo, supongamos que se desea I_{ref} en el electrodo E_{4}, mientras que en el electrodo E_{5} se desea 3I_{ref}. Cuando los escalares de las diversas etapas crecen de forma exponencial, por ejemplo (A_{1}=1, A_{2}=2, A_{3}=4, A_{4}=8, etc.), una de estas corrientes deseadas podría no conseguirse, ya que se necesitaría el escalar de la primera etapa (A_{1}=1) para ambas al mismo tiempo. Así, eligiendo la mínima resolución para cada etapa (A_{X}=1), puede garantizarse que los múltiples electrodos pueden alimentarse con incrementos mínimos de corriente y, así, puede conseguirse un control fino.

Este mismo beneficio de una resolución mínima garantizada puede conseguirse, también, de otras maneras. Por ejemplo, un número fijo de etapas (no todas) podría fijarse a un escalar de uno, mientras que las otras etapas adoptarían distintos valores escalares. Por ejemplo, partiendo de la base de que sería raro que se estimulasen a la vez más de cuatro electrodos E_{N}, podrían fijarse cuatro etapas con un escalar de uno (garantizándose la resolución mínima en los cuatro electrodos); otras cuatro etapas podrían fijarse con un escalar de dos; todavía otras cuatro etapas podrían fijarse con un escalar de cuatro; y así sucesivamente, aumentando en forma exponencial. Dicho de otra forma, los escalares A_{X} en las diversas etapas pueden adoptar valores diferentes, dependiendo de la resolución deseada y de otros objetivos de diseño.

Obsérvese que, en la medida en que en las etapas se utilicen escalares mayores que uno, suponiendo que se mantiene constante la capacidad de corriente, disminuirá el número de etapas (es decir, el número de espejos de corriente 410 y de grupos de interruptores 405 asociados). Por ejemplo, para una capacidad de corriente de 128I_{ref}, escalares de A_{X}=1 requerirán 128 etapas. Esto supone un mayor espacio, pero se conseguirá un control mejorado de la resolución. Por el contrario, con escalares que aumenten exponencialmente (A_{1}=1, A_{2}=2, A_{3}=4, A_{4}=8, etc.) solamente se requerirían siete etapas (para un valor total esencialmente igual, de 127I_{ref}). Esto exige menos espacio y simplifica el diseño pero también tiene inconvenientes en lo que respecta a un control de la resolución mínima, como se ha hecho notar en lo que antecede. En pocas palabras, la resolución mínima dependiente del número de etapas deseadas en la fuente 400 de corriente de salida, tiene compromisos que deben considerarse para cualquier diseño particular. Así, si bien se prefiere el uso de etapas con escalares de resolución mínima, éste no es el único camino para diseñar una realización del invento, y éste no debe considerarse limitado por ello.

El segundo aspecto preferido de la arquitectura descrita, digno de tenerse en cuenta, es la inclusión del PDAC 407. El PDAC 407 escala la corriente de referencia inicial I_{1} por un factor de Z para producir la corriente de referencia verdadera I_{ref} enviada a los espejos de corriente 410 (es decir, I_{ref}=Z*I_{1}). De este modo, las corrientes finalmente enviadas a los electrodos pueden ser hechas variar adicional (y globalmente) ajustando la ganancia del PDAC 407. Si en los electrodos E_{X} se necesitan resoluciones de corriente más bajas, puede reducirse Z a través de un control digital apropiado del PDAC. Si se necesitan corrientes totales más altas, Z puede, igualmente, incrementarse. Además, como el PDAC 407 es controlable digitalmente, puede ser controlado en un instante para proporcionar una ganancia baja (Z bajo) o ausencia de ganancia (Z=1), mientras que en otros instantes se proporcione una ganancia elevada (Z alto). Así, el PDAC 407 proporciona un mayor control al intervalo de corrientes que, finalmente, pueden ser suministradas a los electrodos E_{X}. Sin embargo, una vez dicho esto, el PDAC 407 no es necesario en todas las realizaciones del invento.

Como se ha hecho notar antes, en una realización preferida, los grupos de interruptores 405 comprenderían, en total N*L interruptores, siendo N igual al número de electrodos y L igual al número de etapas de la circuitería de salida 400 (o 401). No obstante, debe observarse que cada etapa L no requeriría, necesariamente N interruptores. Por ejemplo, una etapa dada podría comprender menos de N interruptores, anticipando la posibilidad de enviar la corriente de esa etapa a un electrodo E_{X} particular. Además, no es necesario que cada interruptor de orden X de los grupos de interruptores 405 proporcione corriente al electrodo de orden X, E_{X}. Dicho en pocas palabras, si bien la figura 9 ilustra una realización preferida, dentro del alcance de la realización descrita son posibles otros diseños que, todavía, logren alcanzar los beneficios de la arquitectura expuesta en este documento.

El control de los N interruptores de las diversas L etapas puede conseguirse fácilmente mediante técnicas de acceso bien conocidas. Por ejemplo, una lógica de control (como la lógica de control 166 de la fig. 7) puede emitir como salida una dirección para las etapas y los diversos interruptores S_{X} de esa etapa, que deben ser activados en un instante particular para producir una corriente deseada en un electrodo E_{X} dado. En este sentido, las señales de control que han de enviarse para abrir o cerrar los interruptores S_{X} deben entenderse como similares, en términos generales, a las señales de control de la línea común de transmisión de datos 513 de la arquitectura de la técnica anterior de las figuras 2A y 3. Debe comprenderse que los interruptores S_{X} son, de preferencia, transistores únicos con una polaridad lógica que depende de si están presentes en la circuitería de fuente 400 (canales P) o en la circuitería de disipación 401 (canales N). Sin embargo, también podrían utilizarse otras estructuras para los interruptores S_{X}, tales como puertas lógicas de paso o puertas lógicas de transmisión, etc.

Debe comprenderse que la dirección en que circula la corriente es un concepto relativo, y pueden utilizarse diferentes convenciones para definir si las corrientes circulan hacia o desde varias fuentes. A este respecto, las flechas que muestran las direcciones de circulación de las corrientes en las figuras, las referencias a las corrientes que circulan hacia o desde varios nodos de circuito, las referencias a las corrientes disipadas o alimentadas, etc., deben entenderse, todas ellas, como relativas y sin ningún sentido limitativo.

También debe comprenderse que la referencia a un nodo de electrodo implantable junto a un tejido a ser estimulado, incluye electrodos del dispositivo estimulador implantable o conductores de electrodo asociados, o cualquier otra estructura para estimular tejido.

Además, debe entenderse que un "nodo de electrodo implantable junto a un tejido que ha de ser estimulado" no se refiere a ninguna capacitancia de salida, tal como las capacitancias de acoplamiento C_{N} incluidas en el conectador colector 192 o en otro punto (véase la fig. 7). Debe comprenderse que los nodos a ambos lados de tal condensador de acoplamiento u otra impedancia de entrada no son, en el contexto de este invento, materialmente diferentes, desde un punto de vista de la arquitectura, de tal modo que cualquier nodo podría considerarse como el nodo de electrodo implantable junto a un tejido que ha de ser estimulado. Así, y con referencia a la figura 7, aún cuando se ha utilizado un condensador de acoplamiento C_{1} entre la circuitería DAC 186 y el nodo de electrodo E_{1}, en el contexto del presente invento tanto el nodo E_{1} como el nodo 450 se considerarían como "nodos de electrodo implantables junto a un tejido que ha de ser estimulado". Así, el nodo 450 no comprendería un nodo común entre circuitería de fuente y de disipación diferente del nodo de electrodo E_{1}, ya que en el contexto del invento, el nodo 450 es sinónimo del nodo E_{1}. En pocas palabras, la frase "en el que la circuitería de fuente de corriente y la circuitería de disipación de corriente no comparten otro nodo común que los electrodos", no debe interpretarse de forma que el nodo 450 sea un nodo común distinto de los nodos de electrodo, ya que justamente el nodo 450 mencionado sería sinónimo del nodo de electrodo E_{1}. Lo mismo sería cierto para otras impedancias, por ejemplo, si se utilizase una resistencia de salida además, o en lugar, del condensador de acoplamiento C_{1}.

Si bien se ha descrito el invento por medio de realizaciones y aplicaciones específicas del mismo, los expertos en la técnica podrían introducir en ellas numerosas modificaciones y variaciones sin por ello apartarse del alcance literal y equivalente del invento, establecido en las reivindicaciones.

Claims (6)

1. Un dispositivo estimulador implantable, que comprende:

una pluralidad de nodos de electrodo (E_{1}, E_{2},...,E_{N}) implantables junto a tejido que ha de ser estimulado;

circuitería (400) de fuente de corriente que comprende una pluralidad de primeras etapas (405, 410), cada una de ellas para entregar una corriente de salida, en la que cada primera etapa es controlable para enviar su corriente de salida a más de uno de la pluralidad de nodos de electrodo; y

circuitería (401) de disipación de corriente que comprende una pluralidad de segundas etapas, cada una de ellas para entregar una corriente de salida, en la que cada segunda etapa es controlable para disipar su corriente de salida desde más de uno de la pluralidad de nodos de electrodo,

caracterizado porque

la circuitería (400) de fuente de corriente y la circuitería (401) de disipación de corriente no comparten un nodo común que no sean los nodos de electrodo.

2. El dispositivo estimulador implantable de la reivindicación 1, en el que cada etapa de las primeras y segundas etapas, comprende:

un circuito convertidor de corriente para convertir una corriente de referencia en la corriente de salida, en el que la corriente de salida representa una versión escalada de la corriente de referencia; y

un grupo de interruptores, en el que cada grupo de interruptores comprende una pluralidad de interruptores para recibir la corriente de salida.

3. El dispositivo estimulador implantable de la reivindicación 2, que comprende además un convertidor de digital en analógico para convertir otra corriente en la corriente de referencia, de acuerdo con señales de control digitales.

4. El dispositivo estimulador implantable de la reivindicación 2, en el que el circuito convertidor de corriente comprende un espejo de corriente.

5. El dispositivo estimulador implantable de la reivindicación 4, en el que un escalar entre la corriente de salida y la corriente de referencia es fijado por varios transistores de salida en paralelo en el espejo de corriente.

6. El dispositivo estimulador implantable de la reivindicación 2, que comprende además un convertidor de digital en analógico para convertir otra corriente en la corriente de referencia, de acuerdo con señales de control digitales.