ES2345293T3 - Arquitectura de generacion de corriente para un dispositivo estimulador implantable que tiene control de corriente gruesa y fina. - Google Patents

Abstract

Un dispositivo de estimulador implantable (100), que comprende: una pluralidad de electrodos (E1, EN) implantables adyacentes al tejido a estimular, una primera circuitería de generación de corriente que comprende una pluralidad de primeras etapas (403, 410) en la que las primeras etapas se distribuyen entre los electrodos de tal manera que cualquier primera etapa puede generar una corriente en cualquier electrodo concreto; y caracterizado por una segunda circuitería (403) de corriente que comprende una pluralidad de segundas etapas (409), donde cada una de las segundas etapas se acopla directamente a uno concreto de los electrodos para generar una corriente en cada electrodo.

Description

Arquitectura de generación de corriente para un dispositivo estimulador implantable que tiene control de corriente gruesa y fina.

Campo de la invención

La presente invención se refiere generalmente a los dispositivos de estimulador implantables, por ejemplo, un generador de impulsos utilizado, por ejemplo, en un sistema de Estimulación de la Médula Espinal (SCS). Más particularmente, la presente invención se refiere a la arquitectura de fuente/sumidero de corriente usada para proporcionar corrientes a los electrodos del dispositivo o desde los mismos.

Antecedentes

Los dispositivos de estimulación implantables son dispositivos que generan y proporcionan estimulaciones eléctricas a los nervios y a los tejidos del cuerpo para la terapia de diversos desordenes biológicos, tales como marcapasos para tratar arritmia cardiaca, desfibriladores para tratar la fibrilación cardiaca, estimuladores cocleares para tratar la sordera, estimuladores retinianos para tratar la ceguera, estimuladores musculares para producir movimiento coordinado de un miembro, estimuladores de la médula espinal para tratar un dolor crónico, estimuladores corticales y profundos del cerebro para tratar desordenes motores y psicológicos, y otros estimuladores de los nervios para tratar la incontinencia urinaria, la apnea del sueño, la subluxación del hombro, etc. La presente invención puede encontrar aplicabilidad en todas aquellas aplicaciones de este tipo, aunque la descripción que sigue generalmente se centra en la aplicación de la invención dentro de un sistema de Estimulación de la Médula Espinal (SCS), tal como se describe en la patente U.S. 6.516.227 ("la patente '227"), publicada el 4 de febrero de 2003 a nombre de Paul Meadows y otros.

La estimulación de la médula espinal es un método clínico bien aceptado para reducir el dolor en ciertas poblaciones de pacientes. Como se muestra en la Figura 1, un sistema de SCS incluye típicamente un Generador de Impulsos Implantable (IPG) 100, el cual incluye una caja biocompatible 116 formada de titanio por ejemplo. La caja 116 contiene la circuitería y la fuente de energía o la batería necesarias para que funcione el IPG. El IPG 100 se acopla a los electrodos 106 por medio de uno o más conductores de electrodos (se muestran dos de estos conductores 102 y 104), de tal manera que los electrodos 106 forman un conjunto de electrodos 110. Los electrodos 106 son portados en un cuerpo flexible 108, que también contiene cables de señal individuales 112, 114, acoplados a cada electrodo. Los cables de señal 112, 114 están conectados a su vez con el IPG 100 por un interfaz 115, que permite que los conductores 102 y 104 se conecten con el IPG 110 de forma que se puedan desprender. En las patentes US Nos. 6.609.029 y 6.741.892, se describen disposiciones del conectador a título de ejemplo. En la realización ilustrada, hay ocho electrodos en el conductor 102, etiquetados E_{1}-E_{8}, y ocho electrodos en el conductor 104, etiquetados E_{9}-E_{16}, aunque el número de conductores y los electrodos son específicos de la aplicación y por tanto pueden variar.

El conjunto de electrodos 110 se implanta típicamente a lo largo de la duramadre de la médula espinal, y el IPG 100 genera impulsos eléctricos que se proporcionan a través de los electrodos 106 a las fibras de nervio situadas dentro de la columna espinal.

Detalles adicionales referentes a la estructura y a la función de los IPG típicos, así como de los sistemas de IPG incluyendo la telemetría y los detalles de alimentación/recarga, se describen en muchos de los documentos citados en esta descripción, con los cuales se supone que el lector está familiarizado.

Un IPG 100 puede incluir la circuitería de fuente/sumidero de corriente que se configura para suministrar/recibir la corriente estimulante a los electrodos 106 del IPG o de los mismos, y en última instancia al tejido o del mismo. Por ejemplo, la Figura 2 muestra una fuente de corriente 500 a título de ejemplo y un sumidero 501 de corriente correspondiente usado para estimular el tejido, presentado como ejemplo genéricamente en forma de carga 505 (R). Como entenderá una persona experta en la técnica, los transistores M1 y M3 de la fuente de corriente 500, y los transistores M2 y M4 del sumidero de corriente 501, comprenden un espejo de corriente. Sin embargo, se puede utilizar otra circuitería de fuente o sumidero de corriente, por ejemplo la descrita en la Solicitud de Patente US No. de serie 11/138.632 ("la solicitud '632"), archivada el 26 de mayo de 2005.

Tanto la fuente 500 como el sumidero 501 se acoplan a un generador de corriente 506 configurado para generar una corriente de referencia, I_{ref}. Un generador de corriente de referencia adecuado se describe en la Patente US 6.181.969 ("la Patente '969"), publicada el 30 de enero de 2001 a nombre del inventor Juan C. Gord. La corriente de referencia tanto en la fuente como en el sumidero de corriente 500/501 se introduce en un convertidor de digital a analógico (DAC) configurado para regular la corriente que es tomada de la fuente o llevada al sumidero desde la carga 505 o a la misma. Así pues, la circuitería de la fuente 500 emplea una circuitería de DAC 502, mientras que la circuitería 501 del sumidero emplea una circuitería de DAC 503.

La circuitería de DAC 502, 503 está configurada para regular y/o para amplificar una corriente de salida I_{ref} se determina para hacer salir corriente una corriente de salida I_{out}. Específicamente, la relación entre I_{ref} e I_{out} se determina de acuerdo con los bits de control de entrada que llegan en los conductores principales 513, 513', lo cual da a la circuitería de DAC 502, 503 su funcionalidad de digital a analógico. Esencialmente, de acuerdo con los valores de los diversos bits de control M del conductor principal 513, cualquier número de etapas de salida (es decir, transistores M1, M2) se conectan entre sí en paralelo de tal manera que I_{out} puede extenderse desde I_{ref} a 2^{M}^{\text{*}}I_{ref} en incrementos de I_{ref}, \textdollar como se explicará con más detalle más adelante haciendo referencia a la Figura 4.

Como se muestra en la Figura 2, en aras de la simplicidad, la circuitería 500 de fuente de corriente se acopla a un electrodo diferente E_{x} en el dispositivo 100 de IPG, mientras que la circuitería de corriente 501 de sumidero se acopla a un electrodo E_{Y} diferente en el dispositivo de IPG. Sin embargo, de acuerdo con el enfoque descrito en la patente '969, cada electrodo del dispositivo está realmente cableado a una fuente de corriente 500 y a un sumidero de corriente 501, de los cuales solamente uno (o ninguno) es activado en un momento concreto para permitir que el electrodo sea utilizado selectivamente como una fuente o sumidero (o como ni uno ni otro). Esto se muestra en la Figura 3, que muestra cuatro electrodos a título de ejemplo, E_{1}, E_{2}, E_{3}, y E_{4}, cada uno de los cuales tiene asignadas y cableadas su propia circuitería de fuente de corriente 500 y de sumidero 501. Una ventaja clínica primaria de tener la capacidad de corriente de control en cada electrodo es que permite una conformación precisa del campo eléctrico usado para la estimulación del conjunto de electrodos. Los sistemas sin esta capacidad tienen menos control del campo y están sometidos a variaciones y a cambios de impedancia entre los electrodos.

La circuitería de la fuente de corriente 500 y del sumidero 501 cableada en cada electrodo se designan a veces respectivamente por PDAC y NDAC, reflejando el hecho de que las fuentes 500 estén formadas típicamente por transistores de tipo P mientras que los sumideros 501 están formados típicamente por transistores de tipo N. El uso de los transistores de estas polaridades es sensible dado que la fuente está desviada a una alta tensión (V+), para la cual los transistores de tipo P resultan más lógicos, mientras que el sumidero es desviado a una baja tensión (V-), para la cual los transistores de tipo N resultan más lógicos, como se muestra en la Figura 2. La conexión del substrato (no mostrada) para los transistores estaría conectada típicamente a la fuente de alimentación apropiada, sea ésta V+ o V-, pero se podría también conectar a las fuentes de los transistores.

Como se muestra en la Figura 3, las fuentes (PDAC) y los sumideros (NDAC) de corriente activos en cualquier momento dado pueden ser programados. De este modo, como se muestra, la circuitería de la fuente en el electrodo E_{2} en el IPG está actualmente activa, mientras que la circuitería del sumidero en el electrodo E3 está también actualmente activa. En un momento posterior, los electrodos E_{2} y E_{3} podrían ser conmutados de tal manera que E_{2} funcione ahora como el sumidero, mientras que E_{3} funcione como la fuente, o se podrían elegir nuevas fuentes o sumideros, etc., dependiendo de cómo se programe la lógica en el IPG de acuerdo con la terapia óptima para el paciente en el cual se implanta el IPG.

Una consecuencia de esta arquitectura es que, según lo mencionado, cada electrodo tiene su propia circuitería asignada de fuente (es decir, PDAC) y de sumidero (es decir, NDAC). En la Figura 4 se muestran otros detalles de tales circuiterías asignadas 500 de fuente de corriente para un electrodo concreto (por ejemplo, E_{x}) según lo descrito en la patente '969. Análogamente, la circuitería asignada 501 de sumidero de corriente para cada electrodo, similar a la circuitería de corriente 500 pero con diferenciación de la de fuente en cuanto a polaridad (véase por ejemplo, la Fig. 2), se cablearía asimismo al electrodo E_{x}, pero no se muestra por conveniencia en la Figura 4. (Sin embargo, la circuitería de fuente y la de sumidero se muestran en una manera simplificada en la Figura 7). Tampoco se muestra por conveniencia la presencia de un condensador de acoplamiento cableado típicamente en cada electrodo E_{x} (véase la patente '969, Fig. 3, elemento 203).

La circuitería de fuente de la Figura 4 se puede programar para hacer salir una corriente de fuente de una magnitud concreta. Específicamente, la circuitería como se muestra es capaz de hacer salir al electrodo E_{x} una corriente I_{out} que vaya de I_{ref} a 127I_{ref} en incrementos de I_{ref}, dependiendo del estado de los bits de control (Bit<1:M>). Esto ocurre de la manera siguiente: cada bit de control, cuando está seleccionado, contribuye con 2^{(M-1)} veces el valor de la corriente a la corriente de salida, I_{out}, con la activación de los transistores de paso 530 en cada una de las M etapas que comprenden la fuente de corriente. Por ejemplo, si se desea una corriente de 53 I_{ref} en I_{out}, se debería capacitar (activar bajo) los bits de control Bit<1, 3, 5, 6> para conectar los transistores 530_{1}, 530_{3}, 530_{5}, y 530_{6}, que contribuyen respectivamente con I_{ref}, 4I_{ref}, 16I_{ref}, y 32I_{ref}, en suma, 53I_{ref}. Aunque cada etapa se muestre teniendo su propia fuente de corriente I_{ref}, sería generalmente el caso que cada etapa dé lugar a una única corriente de referencia (no mostrada por conveniencia), lo cual es preferible para asegurar la uniformidad de la corriente a través de las etapas.

Sin embargo, esta arquitectura de fuente/sumidero de corriente de la Figura 3 y 4 no comprende un uso eficiente del espacio en el circuito integrado del IPG en el cual se fabrica la circuitería de fuente/sumidero de corriente. En una puesta en práctica típica de un sistema de SCS, el IPG podría contener 16 electrodos, de E_{1} a E_{l6}. Sin embargo, es general el caso de que solamente un PDAC (fuente) y un NDAC (sumidero) estén activos a la vez. O, más raramente, cuatro o más PDAC (fuentes) o NDAC (sumideros) podrían estar activos a la vez. Incluso en un caso extremo de este tipo, se observará que la mayoría de los PDAC (fuentes) y NDAC (sumideros) están inactivos. Además, incluso para aquellos electrodos que están activos en un momento concreto, solamente una circuitería de fuente 500 o de sumidero 501 puede estar activa para ese electrodo. El resultado es que, la mayor parte del tiempo, la mayoría de los PDAC o NDAC del IPG 100 no se están utilizando. Cuando se considera que los PDAC o NDAC ocupan un espacio significativo en el circuito integrado (véase Fig. 4), el establecimiento de una redundancia de este tipo para cada electrodo parece ineficaz.

Otra arquitectura de fuente/sumidero de corriente se describe en la patente '227 anteriormente mencionada y particularmente en la Figura 4A de la patente '227, aspectos destacados de la cual se resumen en la presente aplicación en las Figuras 5 y 6. Como se muestra en la Figura 5, la arquitectura de la patente '227 utiliza también una pluralidad de fuentes y de sumideros de corriente, y utiliza adicionalmente una matriz de conmutación de baja impedancia que interviene entre las fuentes/sumideros y los electrodos E_{x}. debe observarse que cada par de fuente/sumidero está cableado entre sí en los nodos 333, de tal manera que la matriz de conmutación interviene entre los nodos comunes 333 y los electrodos. Por supuesto, sólo uno fuente o sumidero en cada par se activa cada vez, y así el punto 333 de cualquier par actuará como fuente o sumidero de corriente en cualquier momento concreto. Con un apropiado control de la matriz de conmutación, cualquiera de los nodos 333 (y por tanto cualquiera de los pares PDAC/NDAC) se puede conectar con los electrodos E_{x} en cualquier momento.

Aunque se trata generalmente de una arquitectura adecuada, la arquitectura de las Figuras 5 y 6 adolece de desventajas. En primer lugar, esta arquitectura pone una resistencia adicional -es decir, la resistencia de los interruptores de la matriz de conmutación- en la trayectoria de salida entre la fuente de energía en la circuitería DAC y el electrodo. Según lo explicado en la solicitud '632 anteriormente mencionada, generalmente se desea reducir al mínimo resistencia entre la fuente de alimentación y el electrodo. Así pues, y haciendo referencia a la Figura 6, que muestra la arquitectura de la Figura 5 con un detalle adicional, se desea que la resistencia se reduzca al mínimo en la trayectoria de salida entre la fuente de alimentación V+ o V- y un electrodo dado E_{x}. Esto se debe a que cualquier resistencia en la trayectoria de salida dará lugar a una caída de tensión en la trayectoria de salida (la resistencia de la trayectoria de salida multiplicada por I_{out}) que por lo demás no es útil en el contexto de la circuitería. Pero en la arquitectura de las Figuras 5 y 6, se puede ver que tres elementos están conectados en serie entre las fuentes de alimentación de potencia y el electrodo: el espejo de corriente, el transistor de selección de bits, y el transistor (interruptor) de la matriz de conmutación de baja impedancia. Debido a las resistencias adicionales de estos componentes, y específicamente a la resistencia adicional de los interruptores de la matriz de conmutación, la potencia (es decir, el producto de la resistencia de la trayectoria de la salida por I_{out}^{2}) se desperdicia. En un dispositivo implantable de estimulador, esa pérdida innecesaria de potencia es deplorable, porque la vida de la batería en tales dispositivos es crítica y se procura hacer beneficiosamente tan larga como sea posible.

Por otra parte, la arquitectura de las Figuras 5 y 6 es adicionalmente ineficiente desde la perspectiva de la disposición. Debido al nodo 333 común entre un par dado de fuente PDAC y sumidero de NDAC, sólo un DAC en cada par puede estar activo en cualquier momento. Así pues, y como la arquitectura de las Figuras 3 y 4, la circuitería de DAC está garantizada para que no sea usada en cualquier momento concreto. Más específicamente, al menos el 50% de la circuitería de DAC (el DAC no seleccionado de un par), y probablemente más, estará sin ser utilizada en un momento dado, lo cual a su vez es un uso con desperdicio de la disposición en el circuito integrado.

En resumen, la técnica del estimulador implantable, o más específicamente la técnica del sistema IPG o SCS, sería beneficiada por una arquitectura que permitiera que las corrientes variables se proporcionaran en cierto número de electrodos, pero de una manera más eficiente en cuanto al espacio.

Adicionalmente, una arquitectura mejorada de este tipo permitiría también preferiblemente ajustes finos de la corriente a ser proporcionada por la fuente o enviada al sumidero. A este respecto, se ha reconocido en la técnica que puede ser beneficioso ajustar finamente el valor de la corriente a ser proporcionada por la fuente o enviada al sumidero en un electrodo concreto en incrementos inferiores a I_{ref}. Por ejemplo, en la patente '969 anteriormente mencionada, y como se muestra aquí en la Figura 7, se describe que la circuitería de fuente/sumidero 500/501 puede incluir una etapa o etapas 550 que proporcionan una fracción de la corriente de referencia, I_{ref}. Estas etapas 550, son controladas por otro bit de control, Bit<0> (designado como "0+" para la fuente y "0-" para el sumidero). Específicamente, como se observa en la patente '969 se pueden proporcionar valores fraccionarios de (1/2)'' (es decir, 1/2^{\text{*}}I_{ref}, 1/4^{\text{*}}I_{ref}, 1/8^{\text{*}}I_{ref}, etc.) o 1/m (por ejemplo, 1/2^{\text{*}} I_{ref}, 1/3^{\text{*}}I_{ref}, etc.), o valores múltiplos de la misma, por la etapa o las etapas 550. Véase la patente '969, columna. 6, l. 43 a columna. 7, l. 6.

Proporcionando la capacidad de incluir las fracciones de corriente de referencia, I_{ref}, en la corriente general, se pueden hacer ajustes finos de corriente (por medio de las etapas 550) a los ajustes de corriente por otra parte gruesos proporcionados por el resto de la circuitería. Sin embargo, el resultado total sigue siendo uno que no es terriblemente eficiente en cuanto a espacio, porque, según se observó anteriormente, se garantiza que gran parte de la circuitería de la fuente y del sumidero de corriente estarán sin usar en cualquier momento dado.

Resumen

Aquí se describe una arquitectura de generación de corriente para un dispositivo estimulador implantable tal como un Generador de Impulsos Implantable (IPG) o más específicamente para un sistema de Estimulación de Médula Espinal (SCS). En la arquitectura, la circuitería de la fuente y del sumidero de corriente se dividen en ambos casos en unas porciones gruesa y fina, que tienen respectivamente la capacidad de proporcionar una cantidad grueso y fina de corriente a un electrodo especificado del IPG.

La porción gruesa de la circuitería de corriente se distribuye a través de todos los electrodos y puede por tanto proporcionar como fuente o retirar como sumidero la corriente a/de cualquiera de los electrodos. Específicamente, la porción gruesa se divide en una pluralidad de etapas, cada una de las cuales es capaz, vía un banco asociado de interruptor de proporcionar de la fuente o de retirar al sumidero una cantidad de corriente a cualquiera de los electrodos del dispositivo o desde el mismo. Cada etapa está formada preferiblemente de un espejo de corriente para recibir una corriente de referencia y hacer salir una corriente al banco de interruptores de esa etapa. La corriente de salida en la etapa representa preferiblemente una versión a escala de la corriente de la referencia, es decir, la corriente de salida comprende la corriente de referencia multiplicada por un escalar en la etapa, que puede ser establecido cableando un número deseado de transistores de salida en el espejo de corriente en paralelo. En una realización preferida, los escalares de las diversas etapas se establecen uniformemente para proporcionar un incremento grueso de la corriente de referencia a los bancos de interruptores, y por tanto a cualquiera de los electrodos.

La porción fina de la circuitería de generación de corriente, en la realización preferida, incluye una circuitería de fuente y de sumidero asignada a cada uno de los electrodos del dispositivo. La circuitería asignada comprende preferiblemente convertidores de corriente de digital a analógico (DAC). Los DAC incluyen un espejo de corriente y también reciben la corriente de la referencia anteriormente mencionada. La corriente de la referencia es amplificada en los DAC en incrementos finos por selección apropiada de las señales de control fino de corriente. Cuando la circuitería de control grueso y fino de corriente se utiliza en tándem, se puede lograr un control de corriente fino suficiente en cualquier electrodo y de una manera eficiente en espacio y en potencia.

Breve descripción de los dibujos

Los aspectos anteriormente mencionados y otros de la presente invención serán más evidentes a partir de la descripción más concreta de la misma que se da a continuación, presentada conjuntamente con los dibujos siguientes, en los cuales:

La Figura 1 muestra un generador de impulsos implantable a título de ejemplo (IPG) y su conjunto de electrodos asociado de acuerdo con la técnica anterior.

La Figura 2 muestra una fuente de corriente y un sumidero de corriente de la técnica anterior a título de ejemplo que corresponden a un IPG, teniendo cada uno una circuitería de corriente de convertidor de digital a analógico (DAC) en serie con una carga.

La Figura 3 muestra una arquitectura de la técnica anterior para el acoplamiento de las fuentes y sumideros de corriente a una pluralidad de electrodos que usan la circuitería asignada cableada en cada electrodo.

La Figura 4 muestra la complejidad de la disposición de una de las fuentes de corriente de la Figura 3.

La Figura 5 muestra una arquitectura de la técnica anterior para acoplar fuentes y sumideros de corriente a una pluralidad de electrodos usando una matriz de conmutación.

La Figura 6 muestra las desventajas referentes a la arquitectura de la Figura 5 en cuanto al consumo de energía innecesario dentro del IPG.

La Figura 7 muestra una modificación de la técnica anterior a la arquitectura de los Figuras 3 y 4 en la cual se pueda proporcionar a un electrodo una cantidad fraccionaria de la corriente de la referencia.

Las Figuras 8A y 8B ilustran una arquitectura mejorada de fuente/sumidero de corriente que tiene un control de corriente grueso y fino de acuerdo con una realización de la invención.

La Figura 9 muestra la circuitería de espejo de corriente que se puede usar en la porción gruesa de la circuitería de la arquitectura de las Figuras 8A y 8B.

La Figura 10 muestra los bancos de interruptores usados en la porción gruesa de la circuitería para distribuir una cantidad gruesa de corriente desde cualquiera de los espejos de corriente a cualquiera de los electrodos.

La Figura 11 muestra el PDAC usado en la porción fina de circuitería de la arquitectura de las Figuras 8A y 8B que se asigna a cada electrodo.

Las Figuras 12A y 12B ilustran una realización alternativa a la mostrada en la Figura 8A y 8B en la cual se utilizan dos corrientes de referencia diferentes para las porciones gruesa y fina.

La Figura 13 ilustra las señales de control necesarias para hacer funcionar la realización descrita de la circuitería de corriente mostrada en las Figuras 8A y 8B.

Los caracteres de referencia correspondientes indican componentes correspondientes a través de las diversas vistas de los dibujos.

Descripción detallada

La descripción siguiente se contempla actualmente como el mejor modo de realizar la invención. Esta descripción no debe ser tomada en un sentido limitativo, sino que se hace simplemente con el propósito de describir los principios generales de la invención. El alcance de la invención debería determinarse haciendo referencia a las reivindicaciones y a sus equivalentes.

En principio, se observa que la presente invención se puede utilizar con un generador de impulsos implantable (IPG), o un estimulador eléctrico y/o sensor eléctrico similar, que pueden ser utilizados como un componente de diversos tipos de numerosos sistemas de estimulación. La descripción que sigue se refiere al uso de la invención dentro de un sistema de estimulación de la médula espinal (SCS). Sin embargo, debe entenderse que la invención no se limita a ello. Antes bien, se puede utilizar la invención con cualquier tipo de circuitería eléctrica implantable que podría beneficiarse de una eficiente circuitería de fuente/sumidero de corriente. Por ejemplo, se puede utilizar la presente invención como parte de un marcapasos, un desfibrilador, un estimulador coclear, un estimulador retiniano, un estimulador configurado para producir el movimiento coordinado de un miembro, un estimulador cortical y profundo del cerebro, o en cualquier otro estimulador de los nervios configurado para tratar la incontinencia urinaria, la apnea de sueño, la subluxación del hombro, etc.

Como se hizo notar anteriormente, realizaciones de la presente invención a título de ejemplo implican la arquitectura usada en la circuitería de fuente y sumidero de corriente, a la que a veces se designa respectivamente como la circuitería de PDAC y de NDAC. En la sección de antecedentes de esta descripción se resumieron los enfoques anteriores. Pero según lo observado, estas arquitecturas adolecían de diversas desventajas.

En las Figuras 8-13 se ilustra una arquitectura de generación de corriente nueva y mejorada. La nueva arquitectura, como las arquitecturas anteriores, emplea una circuitería de fuente de corriente y de sumidero de corriente, que recibe en las Figuras 8A y 8B respectivamente las designaciones de circuitería 400 y 401, la cual se realizaría lógicamente, por ejemplo, en JC analógico. Como se muestra, la circuitería 400 de fuente está en líneas llenas mientras que la circuitería 401 de sumidero se ilustra en líneas de trazos discontinuos. Sin embargo, la circuitería 401 de sumidero, aunque no se trata específicamente, es similar en diseño y funcionamiento a la circuitería 400 de fuente, aunque diferente en la polaridad (por ejemplo, la conexión a la fuente de alimentación negativa V-, el uso de los transistores de canal-N, etc.). En otras palabras y en aras de la simplicidad, y de evitar la redundancia, la circuitería 400 de fuente se trata específicamente en esta descripción, aunque se debe entender que la circuitería 401 de sumidero es similar en todos los aspectos materiales y de igual importancia.

Como único de la nueva arquitectura, cada uno circuitería 400/401 de fuente/sumidero se divide en dos porciones: una porción gruesa 402 (Fig. 8A) y una porción fina 403 (Fig. 8B). Como sugiere su nombre, la porción gruesa 402 permite proporcionar una cantidad gruesa de corriente a un electrodo concreto. En otras palabras, la cantidad de corriente que se puede programar para ser proporcionada como fuente o retirada como sumidero en un electrodo concreto por la porción gruesa 402 puede sufrir incrementos de un tipo de incrementos relativamente grandes. Por el contrario, la cantidad de corriente que se puede programar para que sea proporcionada como fuente o retirada como sumidero en un electrodo concreto por la porción fina 403 puede sufrir incrementos de un tipo de incrementos relativamente pequeños. Tener porciones tanto gruesas como finas 402 y 403 permite un control eficiente y dinámico de la corriente en un electrodo concreto, como se explicará más adelante.

Debido a que son diferentes en su arquitectura y operación, las porciones gruesa y fina 402/403 de la circuitería de corriente se tratan por separado, discutiéndose en primer lugar la porción gruesa 402.

A diferencia de la arquitectura de la técnica anterior de las Figuras 3 y 4, la circuitería de corriente gruesa 402 no implica preferiblemente dedicar o cablear la circuitería de fuente y de sumidero a cada E_{1} a E_{N} en el IPG 100. En lugar de esto, la porción gruesa 402 de la circuitería de fuente 400 y de sumidero 401 se comparte o se distribuye entre los diversos electrodos por medio de una red de bancos 405 de interruptores, como se explicará más
adelante.

Como se muestra, la circuitería 400 de fuente comprende diversos espejos de corriente 410 y diversos bancos de interruptores 405. Específicamente, hay un número L de espejos de corriente 410 y bancos de interruptores 405. Cada banco de interruptores comprende N interruptores, que corresponde al número de electrodos en el IPG 100. Así pues, hay un total de N*L interruptores 417 en los bancos 405 de interruptores, controlados por N*L señales de control (C_{N,L}). Como se muestra en la Figura 10, las señales de control a los interruptores 417 pueden necesitar ser conmutadas en su nivel a los valores de DC apropiados para los interruptores 417, lo cual puede producirse fácilmente por medio de los conmutadores de nivel 415, como comprenderá el experto en la técnica. Los interruptores 417 son preferiblemente transistores únicos de una polaridad lógica que depende de que estén presentes en la circuitería de fuente 400 (canales-P) o en la circuitería de sumidero 401 (canales-N). Sin embargo, se podrían utilizar también otras estructuras para los interruptores 417, tales como pórticos de paso o pórticos de transmisión,
etc.

Los espejos de corriente 410 de la porción gruesa 402 reciben una corriente de referencia, I_{ref}. Debido a que puede ser útil fijar esta corriente de referencia en un valor particular, se puede utilizar un PDAC 407 para convertir una corriente inicial de la referencia en la corriente de referencia verdadera I_{ref} enviada a cada uno de los espejos 410 de corriente. El PDAC 407 puede comprender cualquier estructura conocida en la técnica para la programación de la amplificación de una corriente en base a entradas digitales. Por ejemplo, el PDAC se puede construir como en la Figura 4. Como se muestra, el PDAC 407 escala la corriente de referencia inicial I_{1} por un factor Z para producir la corriente de referencia verdadera I_{ref}. De esta manera, las corrientes enviadas en última instancia a los electrodos pueden ser variadas adicionalmente (y globalmente) ajustando la ganancia del PDAC 407. Si se requieren resoluciones de corrientes más pequeñas en las porciones gruesa y fina 402 y 403, se pueden reducir por medio del control digital apropiado del PDAC. Si se requieren corrientes totales más altas, se puede aumentar Z análogamente. Además, puesto que el PDAC 407 es digitalmente controlable, se puede controlar a diversos valores en diversos instantes. Dicho esto, sin embargo, no se requiere el PDAC 407 en todas las realizaciones de la invención, y la corriente de referencia I_{ref} puede ser proporcionada de diferentes maneras.

Los diversos espejos 410 de corriente toman la corriente de referencia I_{ref} y escalan esa corriente para producir las corrientes de magnitudes deseadas en cada una de las L etapas de la porción gruesa 402. De este modo, la primera etapa escala I_{ref} por el A_{1}, la segunda por A_{2}, y así sucesivamente. Los diversos escalares A_{1}, A_{2},... A_{L}, pueden ser diferentes o pueden ser iguales en cada una de las etapas. Por ejemplo los escalares pueden aumentar exponencialmente (A_{1}=1, A_{2}=2, A_{3}=4, A_{4}=8, etc.), o aumentar linealmente (A_{l}=l, A_{2}=2, A_{3}=3, etc.), o pueden permanecer iguales. (En este sentido, se puede decir que una corriente es "escalada" incluso si el escalar de la etapa es igual a uno).

En una realización a título de ejemplo, cada uno de los escalares A_{1} a A_{L} se fijan en el mismo valor 5 y de este modo cada una de las L etapas da como salida el mismo valor de corriente (5I_{ref}) a sus respectivos bancos 405 de interruptores. Para fijar esta cantidad de ganancia en cada una de las L etapas, se colocan cinco transistores 413 en paralelo al transistor de equilibrio 414 en las etapas de salida de los espejos de corriente 410, como se muestra en la Figura 9. Sin embargo, se debe observar que los espejos 410 de corriente son simplemente un ejemplo de un convertidor de corriente, es decir, de un circuito usado para convertir una corriente (I_{ref}) en otra corriente (A_{x} I_{ref}). Se conocen en la técnica otros muchos circuitos capaces de realizar esta función, por lo cual el uso de espejos de corriente en cada etapa se debería entender como simplemente a título de ejemplo.

En la distinción adicional a la arquitectura de las Figuras 3 y 4, se observa que los espejos de corriente 410 en la circuitería de corriente gruesa 402 no son individualmente seleccionables en sí mismos y en cuanto a ellos mismos, es decir, no tienen transistores de selección de bits como en los DAC de las Figuras 3 y 4. Están siempre encendidos y suministrando corriente a los bancos 405 de interruptores, produciéndose la selección o no de la corriente de un espejo de corriente 410 concreto en su banco de interruptores 405 dado.

Como se muestra en las Figuras 8A y 10, y según se observó previamente, cada uno de los L bancos de interruptores 405 contiene N interruptores, S_{N}, cada uno de los cuales es capaz de encaminar la corriente de salida de su espejo de corriente 410_{X} (A_{X} I_{ref}) a cualquiera de los electrodos E_{X} en el IPG 100, dependiendo del estado de las señales de control grueso de corriente, C_{N,L}. De este modo, en cada etapa X, la señal de control C_{Y.X} puede enviar ese corriente de esa etapa a E_{Y}. En otras palabras, se puede controlar cada etapa para enviar su corriente de salida a más de uno de los electrodos y de este modo puede afectar a la corriente en cualquier electrodo dado, y las múltiples etapas pueden trabajar juntas para producir una corriente en un electrodo dado.

Por ejemplo, se supone que cada espejo de corriente 410 tiene un escalar A=5, de tal modo que cada uno envía 5I_{ref} a su banco 405 de interruptores respectivo. Se supone adicionalmente que hay 19 etapas, tales que todos los espejos de corriente 410 juntos pueden suministrar una corriente máxima de 95I_{ref}. Si en el electrodo E_{2} se desea una corriente de 50I_{ref}, se podrían cerrar los interruptores 417 en cualquiera 10 de las etapas: las primeras 10 etapas (C_{2,1} a C_{2,10}); las últimas 10 etapas (C_{2,l0} a C_{2,19}); etc. De manera semejante, los electrodos múltiples se pueden estimular al mismo tiempo. Por ejemplo, se supone que se desea 50I_{ref} en el electrodo E_{2}; 10I_{ref} en el electrodo E_{5}, y 15I_{ref} en el electrodo E_{8}. Esto se podría alcanzar activando simultáneamente las siguientes señales de control gruesas: (C_{2,1} a C_{2,10}), (C_{5,11} a C_{5,12}), (C_{8,13} a C_{8,15}). Por supuesto, en algún punto la cantidad total de corriente que puede ser tomada circuitería de fuente 400 (o de la circuitería de sumidero 401) en cualquier momento dado estará dictada por la carga que la tensión V+ de cumplimiento puede manejar.

No cada etapa L requeriría necesariamente N interruptores. Por ejemplo, una etapa dada podría comprender menos de N interruptores, siempre que haya la capacidad de enviar la corriente de esa etapa a un electrodo concreto E_{x}. Por otra parte, no es necesario que cada interruptor de X-ésimo de los bancos 405 de interruptores proporcione corriente al electrodo de X-ésimo, E_{X}. En resumen, mientras que la Figura 8A ilustra una realización preferida, son posibles otros diseños que logren todavía las ventajas de la arquitectura aquí descrita.

Debido a que la ganancia en cada uno de los espejos de corriente 410 en la realización a título de ejemplo es A=5, la resolución de corriente mínima proporcionada por cualquiera de los L espejos de corriente 410 es 5I_{ref}, lo cual se puede considerar como resolución de corriente gruesa de la porción gruesa 402 de la circuitería de corriente 400 de fuente. Por consiguiente, para proporcionar además la capacidad de hacer ajustes finos en la corriente proporcionada en los electrodos, se proporciona también la fuente de corriente fina y la circuitería 403 de sumidero.

Como se muestra en la Figura 8B, y de forma diferente de la porción gruesa 402, la porción fina 403 está preferiblemente cableada a cada uno de los N electrodos. A este respecto, la porción fina 403 es similar a la arquitectura de las Figuras 3 y 4, que utilizaban además la circuitería asignada de fuente y de sumidero en cada electrodo. Como se hizo notar al tratar de la arquitectura de las Figuras 3 y 4, el uso de la circuitería de fuente y de sumidero asignada en cada electrodo pueden ser ineficiente (circuitería no utilizada garantizada, etc.). Sin embargo, cualquier ineficiencia a este respecto es compensada por el uso concurrente de la circuitería gruesa 402 para fijar la corriente en cualquier electrodo dado, como se explicará a continuación.

En una realización preferida, y como se muestra en la Figura 8B, la porción fina 403 de la circuitería 400 de fuente comprende un PDAC 409 en cada electrodo. (Además, cada electrodo tendrá también preferiblemente un NDAC correspondiente para la corriente de sumidero, como se muestra en líneas de puntos en la Fig. 8B, pero no se trata en aras de la simplicidad). Tales PDAC 409 pueden ser similar en diseño y arquitectura al PDAC 407 usado para fijar la corriente de referencia, I_{ref} (véase la Fig. 8A), pero nuevamente se puede utilizar cualquier circuitería de corriente.

En la Figura 11 se muestra una realización preferida para los PDAC 409 usados en la porción fina 403 de la circuitería 400 de fuente. Como se puede ver en las Figuras 8B y 11, cada PDAC 409 recibe la corriente de referencia del PDAC 407, I_{ref} (véase la Fig. 8A), así como señales de control de corriente finas (F_{J,N}) utilizadas para fijar el valor de salida de corriente por cada PDAC 409. Como muestra la Figura 11, cada PDAC 409 constituye preferiblemente un espejo de corriente que tiene un transistor 424 de equilibrio y una pluralidad (J) de transistores 422 de salida (etapas), cada uno bloqueado por una de las J señales de control (F_{1,x} a F_{J,x}). Cada uno de los transistores 422 de salida está conectado en paralelo, y se les permite contribuir I_{ref} (es decir, la corriente de entrada) a la corriente de salida, dependiendo de cuales de los transistores 431 estén seleccionados por las señales de control de corriente finas F_{J,N}.

Debido a que están cableados en paralelo, cuantas más señales de control de corriente finas se habiliten para cualquier etapa dada, más alta será la salida de corriente para esa etapa, que en efecto fija la ganancia B para esa etapa. Por ejemplo, si solamente se habilita F_{1,X} para una etapa dada, entonces la salida de corriente de esa etapa es igual a I_{ref} (es decir, B=l). Si se habilitan F_{1,X} y F_{2,X}, entonces la salida de corriente para la etapa (electrodo) X es igual a 2I_{ref} (es decir, B=2), etc. En una realización preferida, J=4, de tal que hay cuatro transistores de salida 431 en cada etapa, y por tanto cada etapa (PDAC) 409 puede dar como salida una corriente 4I_{ref}, lo cual requiere, por supuesto que estén activadas todas las señales de control fino de corriente (es decir, F_{1,X} a F_{J,X}) para una etapa dada (electrodo). En caso de necesidad, se pueden utilizar dispositivos de desplazamiento de nivel 430 para convertir las señales de control finas a los niveles apropiados a fin de controlar los interruptores 431.

En otras palabras, se puede dar como fuente, dependiendo del estado de las señales de control F_{J,N} para cada electrodo, un mínimo de 0I_{ref} y un máximo de 4I_{ref}, en incrementos de I_{ref}, por la porción fina 403 de la circuitería de corriente 400 de la fuente para cualquier electrodo dado E_{x}. (Una vez más, la circuitería 401 de sumidero sería similar). Observe por tanto que la porción fina 403 tiene una resolución de corriente, I_{ref}, que es menor que la resolución de corriente de la porción gruesa 402, 5I_{ref}. Debido a esta diferencia en la resolución, se pueden utilizar simultáneamente ambas porciones para establecer una corriente particular en un electrodo dado. Por ejemplo, y volviendo al ejemplo ilustrado en los antecedentes, se supone que se desea proporcionar como fuente una corriente de 53I_{ref} en el electrodo E_{2}. En una realización de este tipo, se puede activar cualquiera de las diez fuentes de corriente 410 por medio de las señales de control grueso que corresponden al electrodo E_{2} (C_{X,2}) para proporcionar 50I_{ref} al electrodo E_{2}. Análogamente, se puede activar cualquiera de las tres señales de control fino que corresponden al electrodo E_{2} (F_{X,2}) para proporcionar un valor de corriente adicional 3I_{ref} además del valor 50I_{ref} proporcionado por la porción gruesa, dando como resultado la corriente total deseada de 53I_{ref}.

Por supuesto, los PDAC 409 asignados por electrodo pueden proporcionar una resolución de corriente fina usando otros diseños, y el diseño particular de los PDAC no es crítico para las realizaciones de la invención.

Como una persona experta en la técnica apreciará, es una cuestión de opción de diseño lo referente a cuantas etapas gruesas L se utilizan y cuantas etapas J finas se utilizan, y estos valores pueden ser sometidos a optimización. Sin embargo, si se supone que se utilizan J etapas en la porción fina 403, entonces el número de etapas L usado en la porción gruesa 402 es preferiblemente igual a (100/(J+I))-1. Así pues, si J es igual a 4, el número de etapas L será igual a 19, permitiendo de tal modo que la porción gruesa 402 suministre aproximadamente el 95% del intervalo de corriente a cualesquier electrodo E_{x} con una resolución de aproximadamente un 5%. En este caso, la porción fina 403 suministra aproximadamente el 5% restante de la corriente a cualquier electrodo E_{x} con la resolución más alta de aproximadamente un 1%. Sin embargo, estos valores son simplemente a título de ejemplo.

Como se muestra en las Figuras, se prefiere utilizar la misma corriente de referencia, I_{ref}, como entrada a los espejos de corriente 410 en la porción gruesa 402 y los PDAC 409 en la porción fina. Sin embargo, esto no es estrictamente necesario. Por ejemplo, en las Figuras 12A y 128, se utilizan dos PDAC 407c y 407f para fijar respectivamente diversas corrientes de referencia, I_{ref1}, e I_{ref2}, en las porciones gruesas y finas 402 y 403. Programando los PDAC 407c y 407f en consecuencia, estas dos corrientes de referencia pueden ser la una igual a un escalar por la otra (es decir, I_{ref1} = Q^{\text{*}}I_{ref2}). Se supone que I_{ref1} es 5 veces el valor de I_{ref2} (Q=5). Se supone adicionalmente que solamente se utiliza un transistor 413 de salida única (Fig. 9) en los espejos de corriente 410 en la porción gruesa 402. En base a estos supuestos, la circuitería funcionaría según lo tratado anteriormente: cada PDAC 409 de la porción fina 403 da como salida una corriente con una resolución fina, I_{ref2}, mientras que cada etapa de la porción gruesa 402 da como salida una corriente con una resolución gruesa, I_{ref1} = 5I_{ref2}. Sin embargo, en una realización de este tipo, sería necesario aislar las porciones gruesas y finas 402 y 403 y proporcionar unas tensiones de cumplimiento aisladas (fuentes de alimentación), V1+ y V2+, a cada una como se muestra.

Con la nueva arquitectura de fuente/sumidero de corriente de las Figuras 8-13 se logran varias ventajas.

En primer lugar, dividiendo circuitería de fuente 400 y de sumidero 401 en las porciones 402 gruesa y 403 fina, se reduce el número de señales de control frente a los esquemas que ofrecen solamente una resolución unificada. Las señales de control necesarias para hacer funcionar y controlar la circuitería descrita de fuente/sumidero de corriente se muestra en la Figura 13. Se muestran las señales de control gruesas (C_{N,L}) y finas (F_{J,N}) tanto para la circuitería de fuente (PDAC; designada con un "+") como para la circuitería de sumidero (NDAC; designada con un "-"). Estas señales de control se generan en última instancia por un microcontrolador 570, el cual puede ser el microcontrolador usado de otra manera para ejecutar las funciones lógicas en el IPG. Alternativamente, la circuitería de fuente/sumidero de corriente puede ser ejecutada en un circuito integrado analógico, que recibe las señales de control de un circuito digital integrado. Una vez más los detalles específicos referentes a la integración la circuitería de fuente/sumidero de corriente con la lógica pueden tener lugar de cualquier número de maneras, como una persona experta en la técnica reconocerá fácilmente.

En segundo lugar, y a diferencia de las arquitecturas de la técnica anterior tratadas anteriormente, la circuitería se guarda en una ocupación mínima mediante la reducción del uso de la circuitería asignada que de otra manera podría estar garantizada para quedar sin utilización en momentos concretos a lo largo del tiempo. En una gran parte, esta ventaja es el resultado de la naturaleza distribuida de la porción gruesa 402 de la circuitería a través de todos los electrodos. Mientras que el diseño descrito no se poya en el uso de alguna circuitería asignada -específicamente, la porción fina 403- se mantiene preferiblemente esa circuitería en un mínimo. En cualquier caso, una circuitería asignada adicional de este tipo supone una buena compensación cuando se reconoce que ésta reduce el número de señales de control necesarias.

En tercer lugar, en comparación con el enfoque de matriz de conmutación de la técnica anterior de las Figuras 5 y 6, las nuevas arquitecturas de las Figuras 8-12 comprenden un componente menos en la trayectoria de salida, lo cual reduce las caídas de tensión no deseadas en la trayectoria de salida y da lugar a ahorros de energía. Como se puede ver haciendo una breve referencia a las Figuras 9 y 10, que muestran la circuitería en la porción gruesa 402, sólo intervienen dos componentes entre la fuente de alimentación V+ y un electrodo dado: el(los) transistor(es) 413 de salida de espejo de corriente y los interruptores de selección 417 de los bancos 405 de interruptores. Por otra parte, por lo que concierne a la porción fina 403, mostrada en la Figura 11, solamente intervienen dos componentes otra vez entre la fuente de alimentación V+ y un electrodo dado: los transistores 422 de salida de espejo de corriente y los interruptores 431 de selección. Además de reducir la resistencia en serie del circuito eliminando la matriz de conmutación de serie, los interruptores 417 de selección hacen lineales las fuentes de corriente 410 reduciendo la caída de tensión de Vds a través de los espejos de corriente en los electrodos que requieren menos tensión de cumplimiento que la diferencia entre V+ y V-. Si no fuera por los interruptores 417, toda la caída de cumplimiento en exceso tendría lugar a través del espejo de corriente 410 y la corriente tendería a ser un poco más alta que la programada en los electrodos que requieren menos tensión de cumplimiento.

Debería entenderse que la dirección en la cual los circula la corriente es un concepto relativo, y se pueden utilizar diversos acuerdos convencionales para definir si las corrientes fluyen a diversas fuentes o desde las mismas. A este respecto, las flechas que muestran las direcciones de los flujos de corriente en las Figuras, se refieren a una corriente que fluye a diversos nodos del circuito o desde los mismos, por lo que las referencias a las corrientes que surgen de fuente o son retiradas en sumideros, etc. se entienden deberían entender todas como relativas y no en sentido limitativo alguno.

Debería entenderse también que la referencia a un electrodo implantable adyacente al tejido a ser estimulado incluye los electrodos del dispositivo estimulador implantable, o los conductores de electrodos asociados, o cualquier otra estructura para estimular el tejido.

Por otra parte, se debería entender que un electrodo implantable adyacente al tejido a estimular sin consideración alguna respecto a cualquier capacitancia de salida, tal como las capacitancias de acoplamiento C_{N} incluidas en el conectador 192 del distribuidor o en cualquier otra parte (véase Fig. 7). Esto es así porque se debería entender que los nodos a ambos lados de un condensador de acoplamiento de este tipo o cualquier otra impedancia de salida no son, en el contexto de esta invención, materialmente diferentes desde un punto de vista arquitectónico, de tal modo que cualquier nodo sería considerado como el nodo del electrodo implantable adyacente al tejido a estimular. Lo mismo sería cierto para otras impedancias, por ejemplo, si se utilizara una resistencia de salida además de un condensador de acoplamiento o en lugar del mismo.

Aunque la invención aquí descrita lo ha sido por medio de realizaciones específicas y aplicaciones de la misma, se podrían hacer numerosas modificaciones y variaciones adicionales por los expertos en la técnica sin salirse del alcance de las reivindicaciones que definen la invención.

Claims (12)

1. Un dispositivo de estimulador implantable (100), que comprende:

una pluralidad de electrodos (E_{1}, E_{N}) implantables adyacentes al tejido a estimular,

una primera circuitería de generación de corriente que comprende una pluralidad de primeras etapas (403, 410) en la que las primeras etapas se distribuyen entre los electrodos de tal manera que cualquier primera etapa puede generar una corriente en cualquier electrodo concreto; y

caracterizado por

una segunda circuitería (403) de corriente que comprende una pluralidad de segundas etapas (409), donde cada una de las segundas etapas se acopla directamente a uno concreto de los electrodos para generar una corriente en cada electrodo.

2. El dispositivo de estimulador implantable de la reivindicación 1: en el que las primeras etapas generan corriente con una resolución gruesa, y donde las segundas etapas generan corriente con una resolución fina menor que la resolución gruesa.

3. El dispositivo de estimulador implantable de la reivindicación 1, en el que la primera y la segunda circuitería de generación de corriente comprende cada una tanto circuitería de fuente de corriente como circuitería de sumidero de corriente.

4. El dispositivo de estimulador implantable de la reivindicación 1, en el que las primeras etapas se distribuyen entre los electrodos por la circuitería de conmutación.

5. El dispositivo de simulador implantable de la reivindicación 1, en el que cada una de las primeras etapas es distribuida entre los electrodos por un banco de interruptores capaz de acoplar cada primera etapa a cada uno de los electrodos.

6. El dispositivo de estimulador implantable de la reivindicación 1, en el que las primeras fases comprenden un espejo de corriente.

7. El dispositivo de estimulador implantable de la reivindicación 1, en el que las primeras etapas no son seleccionables.

8. El dispositivo de estimulador implantable de la reivindicación 1, en el que las primeras etapas comprenden una pluralidad de transistores de salida no seleccionables cableados en paralelo.

9. El dispositivo de estimulador implantable de la reivindicación 1, en el que la corriente generada por cada primera etapa es de la misma magnitud.

10. El dispositivo de estimulador implantable de la reivindicación 1, en el que las segundas etapas comprenden un espejo de corriente con una pluralidad de transistores de salida cableados en paralelo, donde cada transistor de salida es seleccionable por separado.

11. El dispositivo de estimulador implantable de la reivindicación 1, en el que las primeras etapas y las segundas etapas reciben la misma corriente de referencia.

12. El dispositivo de estimulador implantable de la reivindicación 1, en el que las primeras etapas y las segundas etapas reciben corrientes de referencia diferentes.