ES2267995T3 - Emparejamiento dinamico de elementos para convertidores a/d. - Google Patents
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Abstract
Un método para un emparejamiento dinámico de elementos para un subconvertidor D/A de una etapa de convertidor A/D, caracterizado porque en ese dicho método se incluye el paso de controlar los comparadores de un subconvertidor A/D para generar un código termométrico codificado, y el paso de decodificación de dicho código termométrico codificado antes de la conversión de código termométrico a binario.
Description
Emparejamiento dinámico de elementos para
convertidores A/D.
Esta invención versa acerca de convertidores
analógico a digital (convertidores A/D), y en particular sobre el
emparejamiento dinámico de elementos en convertidores A/D
multietapa, como convertidores paralelos, convertidores por
sub-rango, cíclicos y delta-sigma de
bits múltiples.
El máximo rendimiento
precisión-velocidad que se puede conseguir de
cualquier convertidor A/D está limitado por efectos no ideales
asociados con sus bloques constitutivos. Típicamente, el rendimiento
está limitado por el tiempo de asentamiento, una ganancia de
amplificador finita, y/o un emparejamiento desigual de componentes.
Cuando se diseñan convertidores A/D de alta precisión y de alta
velocidad, estas limitaciones imponen requerimientos estrictos
sobre los bloques constitutivos, lo que conlleva un tiempo de diseño
prolongado y un menor rendimiento.
En muchos casos, el emparejamiento dinámico de
elementos puede ser utilizado para reducir el impacto negativo de
los efectos no ideales al hacer que los errores sean aleatorios. Por
ejemplo, las referencias [1-3] describen la
codificación del bus del código termométrico para conseguir
un emparejamiento dinámico de elementos. La no linealidad del
convertidor A/D aparece entonces como un ruido aleatorio que
incrementa el umbral mínimo de ruido en vez de producir una
distorsión e intermodulación armónicas.
Un problema de la situación previa de la
especialidad en lo que a implementaciones del emparejamiento
dinámico se refiere es que se requiere lógica extra en el
bus del código termométrico cuya prioridad temporal resulta
crítica. Esto da como resultado una demora adicional de señal, que
tiene un impacto negativo sobre la máxima tasa de muestreo que se
puede conseguir.
Carbone P., Caciotta M.: "Distortionless
analog-to-digital conversion"
[Conversión analógica a digital sin distorsión], Instrumentation
and Measurement Technology Conference, 1997, IMIC/97. Proceedings.
Sensing, Processing, Networking, IEEE [Conferencia acerca de la
tecnología de instrumentación y medición, 1997, IMIC/97. Estudios.
Detección, tratamiento, conexión en red], IEEE, vol. 1, 1997,
páginas 636-639, XP002909951, versa acerca de la
distorsión armónica que introducen los convertidores analógicos a
convertidores flash no lineales, en lo que incluso una agitación a
pequeña escala no reduce este efecto indeseado. Se presenta una
nueva arquitectura, basada en conversión flash ordinaria y en un
emparejamiento dinámico de elementos, que reduce fuertemente la
distorsión no lineal mediante la aleatoriedad de las posiciones de
la resistencia en la cadena de resistencias utilizado para generar
las referencias de voltaje.
Un objeto de la presente invención es
proporcionar un emparejamiento dinámico de elementos para
convertidores A/D sin esta demora de señal adicional.
Se consigue este objeto en conformidad con las
reivindicaciones adjuntas.
Brevemente, la presente invención implementa un
emparejamiento dinámico de elementos fuera del bus del código
termométrico forzando a los comparadores del subconvertidor A/D de
una fase a producir un código termométrico codificado. Esto elimina
la demora adicional en el bus del código termométrico,
incrementando de este modo la tasa de muestreo que se puede
alcanzar.
La invención, junto con objetos adicionales y
ventajas de los mismos, puede entenderse mejor haciendo referencia
a la siguiente descripción junto con los dibujos que los acompañan,
en los que:
la Fig. 1 es un diagrama de bloques de un
convertidor A/D por procesamiento paralelo típico;
la Fig. 2 es un diagrama de bloques de una etapa
típica del convertidor A/D de la fig. 1 con una codificación
convencional;
la Fig. 3 es un diagrama que ilustra la
temporización de las señales de control esenciales en la etapa del
convertidor A/D de la fig. 2;
la Fig. 4 es un diagrama de bloques de un
ejemplo de realización modélico de una etapa del convertidor A/D en
conformidad con la presente invención;
\newpage
la Fig. 5 es un diagrama que ilustra la
temporización de las señales de control esenciales en la etapa del
convertidor A/D de la fig. 4;
la Fig. 6 ilustra una unidad de codificación
ejemplar implementada como una red mariposa;
la Fig. 7 ilustra un ejemplo de realización
modélico de un convertidor termométrico a binario adecuado para ser
utilizado junto con la presente invención;
la Fig. 8 ilustra otro ejemplo de realización
modélico de un convertidor termométrico a binario adecuado para ser
utilizado junto con la presente invención;
la Fig. 9 es un diagrama de temporización que
ilustra los tiempos de asentamiento para errores de nivel umbral
debidos a la codificación;
la Fig. 10 ilustra un ejemplo de realización
modélico de una etapa de entrada de un comparador;
la Fig. 11 es un diagrama de temporización que
ilustra los tiempos de asentamiento para errores de nivel umbral
debidos a la codificación en el ejemplo de realización de la fig.
10;
la Fig. 12 ilustra un ejemplo de realización
modélico de una etapa de entrada de un comparador basado en la
generación del umbral por condensador conmutado;
la Fig. 13 ilustra un ejemplo de realización
modélico de una etapa de un convertidor delta-sigma
A/D de bits múltiples configurado en conformidad con la
presente invención; y
la Fig. 14 es un diagrama de flujo que ilustra
el método en conformidad con la presente invención.
En la siguiente descripción se utilizarán las
mismas designaciones de referencia para elementos iguales o
similares.
La descripción a continuación principalmente
describirá la presente invención haciendo referencia a un
convertidor A/D por proceso paralelo. Sin embargo, se aprecia que
los mismos principios también pueden ser utilizados para otros
convertidores A/D multietapa, tales como convertidores A/D por
sub-rango, delta-sigma de
bits múltiples o convertidores A/D cíclicos (aunque un
convertidor cíclico no es literalmente un convertidor multietapa,
en el caso de esta descripción está considerado un convertidor
multietapa, ya que lleva a cabo la conversión A/D en varios pasos
mediante la reutilización de una etapa del convertidor A/D).
La Fig. 1 es un diagrama de bloques de un
convertidor A/D por proceso paralelo típico. Se realiza una
conversión de analógico a digital de N bits en dos o más
etapas, extrayendo en cada etapa {N_{1}, N_{2} ... N_{K}}
bits de información representados por las palabras digitales
{d_{1}, d_{2} ... d_{K}}, donde K es el número de etapas del
proceso paralelo. La primera etapa del procesamiento paralelo extrae
los bits más significativos N_{1} utilizando un subconvertidor
A/D de N_{1} bits 10. Entonces el valor estimado se resta de la
señal de entrada analógica V_{in} utilizando un subconvertidor
D/A 12 y un sumador 14, dejando un resto que contiene la
información necesaria para extraer bits menos significativos.
Normalmente el resto se amplifica utilizando un amplificador 16 que
tiene una ganancia G_{1} para establecer el rango de señal
apropiado para la etapa 2. Estos pasos se repiten para todas las
etapas K, con la excepción de la última etapa del proceso paralelo,
que no necesita producir una salida analógica y, por lo tanto, no
tiene un convertidor D/A, sumador o amplificador, sino solo un
convertidor A/D 10. Entonces se combinan las palabras digitales
{d_{1}, d_{2} ... d_{K}} para formar la palabra digital de
salida d_{out} en una unidad 18 para una sincronización y una
corrección digital de los datos del subconvertidor A/D.
Para simplificar la siguiente descripción, se
asume que una etapa de un convertidor A/D tiene una resolución de 3
bits. Este número es lo suficientemente pequeño para ser
manejable, pero también es lo suficientemente grande para ilustrar
las características esenciales de un caso general.
La Fig. 2 es un diagrama de bloques de una etapa
típica del convertidor A/D de la fig. 1. El subconvertidor A/D 10
incluye un número de comparadores COMP1-COMP7. Un
terminal de entrada de cada comparador está conectado a un voltaje
de referencia correspondiente V1-V7. Estos voltajes
de referencia están formados por una escalera de resistencias
R1-R8. Durante la conversión A/D el otro terminal de
entrada de cada comparador recibe la señal de entrada analógica (la
misma señal a cada comparador). Las señales de salida de los
comparadores forman colectivamente el valor digitalizado en código
termométrico. Estas señales se mandan al subconvertidor D/A 12 a
través de un bus de código termométrico formado por las
líneas T1-T7, donde se transforman en un valor
analógico correspondiente. Este valor se resta del valor analógico
original (que ha sido almacenado en un circuito de muestreo y
retención 20) en el sumador 14, y la señal residual se amplifica por
una ganancia igual a 4 en el elemento de ganancia 16. Los
bits de la etapa se extraen mediante un convertidor
termométrico a binario 22, que convierte el código termométrico en
código binario, normalmente hallando la transición de 1 a 0 en el
código termométrico y buscando la posición correspondiente en una
ROM para conseguir el código binario.
El emparejamiento dinámico de elementos se
utiliza frecuentemente para hacer aleatorios los errores del
convertidor A/D. La aleatoriedad se obtiene al intercambiar, de una
forma pseudoaleatoria, los elementos cuyo emparejamiento inadecuado
generan falsas señales no deseadas. En convertidores A/D por proceso
paralelo esto significa normalmente que los elementos en un
subconvertidor D/A 12 han de ser intercambiados por una unidad de
codificación 24 controlada por un código codificador
pseudoaleatorio. Normalmente, el intercambio se lleva a cabo
codificando los bits del código termométrico producidos por
el subconvertidor A/D 10 antes de que las señales sean aplicadas al
subconvertidor D/A. Dicha codificación decorrelaciona los errores
del subconvertidor D/A de la señal de entrada. De este modo, los
errores ahora aparecen como ruido aleatorio y no como un error
sistemático.
La Fig. 3 es un diagrama que ilustra la
temporización de las señales de control \Phi_{s} y \Phi_{h}
que controlan el subconvertidor A/D 10 y el subconvertidor D/A 12,
respectivamente, en la etapa del convertidor A/D de la fig. 2. La
etapa de decisión del subconvertidor A/D comienza cuando la señal de
control \Phi_{s} disminuye. Sin embargo, la conversión D/A en
el convertidor D/A 12 no puede comenzar al mismo tiempo, debido a
las demoras T_{comp} y T_{scr} introducidas por los comparadores
del subconvertidor A/D 10 y la unidad de codificación 24,
respectivamente. Además, hay un margen de seguridad T_{m} para
garantizar que el siguiente subconvertidor D/A tenga un
asentamiento repetitivo independientemente de las demoras del
comparador, que no se conocen con precisión. De esta forma, la
demora total antes de la conversión que comienza con \Phi_{h}
incrementando es:
T_{demora \
total} \ = \ T_{comp} \ + \ T_{scr} \ + \
T_{m}
Sin embargo, la demora total debería ser lo más
corta posible, dado que una demora más corta se traduce en que se
pueda alcanzar una mayor tasa de muestreo. Además, la unidad de
codificación 24 se implementa habitualmente como una estructura
multicapa mariposa (se describirá un ejemplo con referencia a la
fig. 6). Cada capa introduce una demora. Dado que el número de
capas requerido en una estructura mariposa se incrementa con el
número de bits extraídos por etapa, esto significa que la
demora T_{scr} también se verá incrementada en etapas de mayor
resolución. Como ejemplo típico, la demora debida a cada capa puede
ser de 0,2 ns, que para una estructura mariposa de 3 capas da como
resultado una demora T_{scr} de 0,6 ns. Esto puede ser comparado
con una demora típica T_{comp} de 0,6 ns y un margen T_{m} de
0,2 ns. Así, la demora total en este ejemplo es de 1,4 ns.
La Fig. 4 es un diagrama de bloques de un
ejemplo de realización modélico de una etapa de un convertidor A/D
en conformidad con la presente invención. En este ejemplo de
realización la unidad de codificación 24 ha sido movida del
bus del código termométrico al "bus del comparador
de umbrales" formado por las líneas V1-V7.
Durante la codificación, se intercambian las líneas
V1-V7 (y, por lo tanto, los voltajes de referencia)
a los comparadores COMP1-COMP7 en conformidad con
un código de codificación, forzando de esta manera al subconvertidor
A/D 10 a producir un código codificado en el bus del código
termométrico (dado que la señal de entrada analógica es la misma en
todos los comparadores, no importa a qué comparador se le asigna
cierto nivel umbral).
La Fig. 5 es un diagrama que ilustra la
temporización de las señales de control \Phi_{s} y \Phi_{h}
en la etapa del convertidor A/D de la fig. 4. Debido a que la unidad
de codificación 24 ha sido retirada del bus del código
termométrico, la demora total en el bus será ahora de:
T_{demora \
total} \ = \ T_{comp} \ + \
T_{m}
Debido a que los comparadores aún están
presentes en el convertidor, la demora de la conversión T_{comp}
aún permanece. Utilizando los valores de demora ejemplares
anteriores, hay una reducción en la demora de más del 40%. Esta
reducción puede ser utilizada para incrementar la tasa de muestreo
que se puede llegar a alcanzar.
La Fig. 6 ilustra una unidad de codificación
ejemplar 24 implementada como una red mariposa. En este ejemplo de
realización los umbrales V1-V7 pasan por 3 capas de
interruptor, que están controladas por un código de codificación (9
bits en el ejemplo). Si un bit del código es
"bajo", el interruptor correspondiente no altera las señales.
Por otra parte, si el bit es "alto", el interruptor
intercambiará el correspondiente par de umbral. Proporcionando
diferentes códigos de codificación de una manera pseudo aleatoria,
es posible combinar los interruptores en las capas en diferentes
combinaciones de intercambio, implementando así la
"codificación".
Dado que el convertidor 22 recibirá ahora un
código termométrico codificado (en el estado previo de la
especialidad el código termométrico en sí estaba disponible), ha de
ser modificado ligeramente. Una posible solución es insertar una
unidad decodificadora entre el bus (codificado) del código
termométrico y el convertidor 22. Esta unidad decodificadora puede
constar simplemente de la misma red mariposa de la fig. 6, pero con
la entrada y la salida invertidas. De esta manera, puede ser
utilizado el mismo código de codificación para la unidad de
codificación y la de decodificación. Las señales decodificadas
pueden ser entonces convertidas a una forma binaria de una manera
convencio-
nal.
nal.
Otra posibilidad es implementar el convertidor
22 como un decodificador de árbol de Wallace (ver [4]), como se
ilustra en la fig. 7. El árbol de Wallace incluye un número de
sumadores totales interconectados. En el primer nivel (arriba en la
fig. 7), cada sumador cuenta el número de "unos" en sus
entradas T1-T3 y T4-T6,
respectivamente, y saca una palabra codificada s,c (sum y
carry) de 2 bits. En el segundo nivel, sumadores totales
adicionales suman las palabras de 2 bits del nivel anterior y
también suman la señal restante T7. Esto da el código binario b2,
b1, b0 para un convertidor de 3 bits.
La Fig. 8 ilustra otro ejemplo de realización
modélico de un convertidor termométrico a binario apropiado para
ser utilizado en conjunto con la presente invención. Este
convertidor es apropiado para un subconvertidor A/D de 4 bits. El
convertidor de 3 bits de la fig. 7 es utilizado como un bloque
constitutivo, y las salidas de dichos dos bloques se combinan como
se ilustra en la fig. 8. Para resoluciones mayores se puede repetir
el mismo principio, o sea, interconectar las salidas de
convertidores de menor resolución.
Por lo tanto, el árbol de Wallace es una
estructura simple y compacta para implementar la conversión de
termométrico a binario. Debido a la estructura del árbol, la
longitud de la propagación de la señal es corta. También puede
procesarse fácilmente en paralelo, lo que significa que nunca será
un factor limitador de la velocidad en el convertidor A/D.
La codificación de los umbrales causa estados
transitorios en el bus del código de umbrales. Estos estados
transitorios necesitan algo de tiempo de asentamiento antes de que
se obtengan niveles estables. La Fig. 9 es un diagrama de
temporización que ilustra tiempos de asentamiento para errores de
nivel umbral debidos a la codificación. Este diagrama es aplicable
para un ejemplo de realización en conformidad con la fig. 4. En
dicho ejemplo de realización los umbrales se envían a los
comparadores para una comparación directa con la señal analógica.
La entrada del comparador podría, por ejemplo, constar de una etapa
diferencial de un preamplificador o ser una entrada a un biestable,
que preferiblemente sería regenerativo. La parte superior de la fig.
9 ilustra las fases del reloj \Phi_{s} y \Phi_{h} que
controlan el subconvertidor A/D y D/A, respectivamente. La parte
del medio de la fig. 9 ilustra una señal analógica, y la parte
inferior ilustra el error de asentamiento de umbral después de la
codificación. El cambio de estado de los comparadores se realiza en
el flanco de bajada de \Phi_{s}. La codificación de los
umbrales se lleva a cabo poco después del flanco de subida de
\Phi_{h}. Como se puede ver en la fig. 9, hay disponible más de
la mitad del periodo de reloj para el asentamiento de umbral
codificado, dado que un umbral codificado no tiene por qué ser
estable hasta el siguiente instante de cambio de estado.
La Fig. 10 ilustra un ejemplo de realización
modélico de una etapa de entrada de un comparador adecuado para el
manejo de señales de entrada diferenciales. En este ejemplo de
realización los umbrales se muestrean en condensadores para su uso
en la siguiente fase de reloj. Las fases de reloj \Phi_{s2} y
\Phi_{h2} se corresponden con \Phi_{s} y \Phi_{h},
respectivamente, mientras que \Phi_{h1} es una versión
ligeramente adelantada de \Phi_{h}.
La Fig. 11 es un diagrama de temporización que
ilustra los tiempos de asentamiento para errores de nivel umbral
debidos a la codificación en el ejemplo de realización de la fig.
10. Las señales altas \Phi_{h2} y \Phi_{s2} se corresponden
con interruptores de la entrada del condensador en etapas de
interruptor correspondientemente designadas de la fig. 10. Una
señal alta \Phi_{h1} se corresponde con interruptores cerrados
(conductores) designada por \Phi_{h1} de la fig. 10. Dado que
los umbrales no están muestreados simultáneamente con el cambio de
estado de los comparadores, aún hay más de medio periodo de reloj
disponible para el asentamiento de umbral. Por lo tanto, aunque los
umbrales codificados aún no se han asentado en el momento del cambio
de estado de los comparadores (cuando la señal analógica es
comparada con los umbrales muestreados previamente), estos umbrales
codificados aún tienen casi la mitad del periodo de reloj para
asentarse antes de que sean muestreados con el siguiente flanco de
bajada de \Phi_{h2}.
La presente invención no está limitada a los
voltajes de umbral generados por escaleras de resistencias. Como
ejemplo adicional, la fig. 12 ilustra un ejemplo de realización de
una etapa de entrada de un comparador basada en una generación de
umbral por condensador conmutado. La figura ilustra la etapa de
entrada del comparador i de un subconvertidor A/D de un
extremo de 3 bits. Un sumador suma un código de codificación
de 3 bits a la representación de 3 bits del
comparador número i, que representa el umbral por defecto. El
carry se ignora en la suma. La señal resultante, cuando no
sea cero, forma una palabra de umbral w_{i}, en la que cada
bit controla un interruptor correspondiente para seleccionar
un voltaje de referencia, bien V_{ref+} o bien V_{ref-}.
Durante la fase de reloj \Phi_{h2} los voltajes de referencia
seleccionados se envían a un conjunto compensado de condensadores,
que forma el umbral codificado. En este ejemplo de realización la
codificación se lleva a cabo circulando el código de umbral por
defecto (en el sumador), y el código de codificación pseudoaleatorio
determina las posiciones del número de bit que debe
circular. Dado que una palabra de umbral nula se corresponde con un
nivel umbral que no es utilizado, un código resultante cero del
sumador se reemplaza por el código de codificación (esto se lleva a
cabo mediante el interruptor posterior al sumador), que no es cero
(entre 1 y 7 en el ejemplo de realización ilustrado). La razón para
esta elección es que no habrá ninguna palabra umbral procedente del
sumador que forme el código de codificación, debido a que eso
significaría que la palabra umbral 000 ha sido añadida, que no es
una palabra umbral válida por defecto (las palabras umbral varían
entre 1 y 7 en el ejemplo de realización ilustrado).
La Fig. 13 ilustra un ejemplo de realización
modélico de una etapa de un convertidor A/D de bits múltiples
delta-sigma configurado en conformidad con la
presente invención. El ejemplo de realización ilustrado es un
convertidor A/D de tiempo continuo de bits múltiples
delta-sigma con un filtro de tiempo continuo 21,
típicamente un integrador para implementar un convertidor de paso
bajo delta-sigma, y comparadores cronometrados y
subconvertidor D/A.
También es posible implementar un convertidor de
tiempo discreto, por ejemplo implementando el integrador como un
filtro de condensador conmutado y empleando comparadores de tiempo
continuo (no cronometrados) y subconvertidores D/A. En cambio, en
este caso \Phi_{s} y \Phi_{h} controlarán el integrador.
La Fig. 14 es un diagrama de flujo que ilustra
el método en conformidad con la presente invención. El paso S1
representa el comienzo de un nuevo periodo de muestreo. El paso S2
codifica los niveles de umbral. El paso S3 muestrea la señal de
entrada analógica con umbrales de comparación codificados. El paso
S4 convierte el resultante código termométrico codificado a un
código binario. Entonces el procedimiento vuelve al paso S1 para el
siguiente periodo de muestreo.
En la descripción anterior los umbrales de
comparación del subconvertidor A/D se modificaron para implementar
la codificación del código termométrico fuera del bus del
código termométrico. Una alternativa sería desplazar la señal de
entrada analógica a cada comparador. Aún otra posibilidad sería
ajustar los desplazamientos internos del comparador.
La presente invención hace posible hacer
aleatorios los errores del subconvertidor D/A sin introducir ninguna
penalización de velocidad ni de intervalo dinámico. Al hacer que
los errores sean aleatorios, dichos errores en la conversión A/D
resultan ser ruido en vez de distorsión e intermodulación. Esta es
una gran ventaja en la mayoría de los sistemas de radio, pero
también tiene otras aplicaciones. La invención puede ser utilizada
sola o como un complemento para la calibración de convertidores A/D
de alto rendimiento.
[1] Ian Galton, "Digital
Cancellation of D/A Converter Noise in Pipelined A/D Converters"
[Cancelación digital de ruido de convertidores D/A en convertidores
paralelos A/D], IEEE Transactions on Circuits and
Systems-II: Analog and Digital Signal
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sistemas-II: Procesamiento de señales analógicas y
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[2] Todd L. Brooks, David H.
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Stephen W. Harstson, "A Cascaded
Sigma-Delta Pipeline A/D Converter with 1.25 MHz
Signal Bandwidth and 89 dB SNR" [Convertidor paralelo A/D en
cascada sigma-delta con ancho de banda de señal de
1,25 MHz y 89 dB SNR], IEEE Journal of
Solid-State Circuits [Revista IEEE de circuitos
de estado sólido], vol. 32, nº 12, diciembre de 1997.
[3] P. Rombouts y L.
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conversion" [Emparejamiento dinámico de elementos para la
conversión paralela A/D], IEEE International Conference on
Electronics, Circuits and Systems. Surfing the Waves of Science and
technology [Conferencia internacional IEEE de 1998 sobre
electrónica, circuitos y sistemas. Dominar las olas de la ciencia y
la tecnología], vol. 2, 7-9 de septiembre de
1998, Portugal.
[4] F. Kaess, R. Kanan, B.
Hochet y M. Declercq, "New Encoding Scheme for
High-Speed Flash ADCs" [Nuevo esquema de
codificación para ADC Flash de Alta Velocidad], 1997 IEEE
International Symposium [Simposio internacional IEEE de 1997
sobre circuitos y sistemas], 9-12 de junio de
1997, Hong Kong.
Claims (16)
1. Un método para un emparejamiento
dinámico de elementos para un subconvertidor D/A de una etapa de
convertidor A/D, caracterizado porque en ese dicho método se
incluye el paso de controlar los comparadores de un subconvertidor
A/D para generar un código termométrico codificado, y el paso de
decodificación de dicho código termométrico codificado antes de la
conversión de código termométrico a binario.
2. El método de la reivindicación 1,
caracterizado porque incluye el paso de modificar los
umbrales del comparador para generar dicho código termométrico
codificado.
3. El método de la reivindicación 1 o 2,
caracterizado porque incluye el paso de decodificación,
mediante árbol de Wallace, para la conversión del código
termométrico a binario, de dicho código termométrico codificado.
4. Un aparato para un emparejamiento
dinámico de elementos en un subconvertidor D/A de una etapa del
convertidor A/D, caracterizado porque dicho aparato consta
de: medios (24) para controlar los comparadores de un
subconvertidor A/D para generar un código termométrico codificado, y
medios para decodificar dicho código termométrico codificado antes
de la conversión del código termométrico a binario.
5. El aparato de la reivindicación 4,
caracterizado porque incluye medios (24) para modificar los
umbrales del comparador para generar dicho código termométrico
codificado.
6. El aparato de la reivindicación 4 o
5, caracterizado porque incluye un árbol de Wallace para la
conversión del código termométrico a binario de dicho código
termométrico codificado.
7. Una etapa del convertidor A/D que
incluye un subconvertidor A/D conectado a un subconvertidor D/A
caracterizado porque dicha etapa de convertidor A/D consta
adicionalmente de un aparato en conformidad con la reivindicación
4.
8. La etapa del convertidor A/D de la
reivindicación 7, caracterizada porque incluye medios para
modificar los umbrales del comparador para generar dicho código
termométrico codificado.
9. La etapa del convertidor A/D de la
reivindicación 7 u 8, caracterizada por un árbol de Wallace
para la conversión de un código termométrico a binario de dicho
código termométrico codificado.
10. Un convertidor A/D multietapa que
tiene al menos una etapa de convertidor A/D, incluyendo lo que
hemos dado en llamar "al menos una etapa de convertidor A/D" un
subconvertidor A/D conectado a un subconvertidor D/A,
caracterizado porque lo que hemos dado en llamar "al menos
una etapa de convertidor A/D" consta además de un aparato en
conformidad con la reivindicación 4.
11. El convertidor A/D de la
reivindicación 10, caracterizado porque incluye medios (24)
para modificar los umbrales del comparador para generar dicho
código termométrico codificado.
12. El convertidor A/D de la
reivindicación 10 u 11, caracterizado porque incluye un árbol
de Wallace para la conversión de un código termométrico a binario
de dicho código termométrico codificado.
13. El convertidor A/D de la
reivindicación 10 u 11, caracterizado porque dicho
convertidor A/D es un convertidor paralelo A/D.
14. El convertidor A/D de la
reivindicación 10 u 11, caracterizado porque dicho
convertidor A/D es un convertidor A/D cíclico.
15. El convertidor A/D de la
reivindicación 10 u 11, caracterizado porque dicho
convertidor A/D es un convertidor A/D por
sub-rango.
16. El convertidor A/D de la
reivindicación 10 u 11, caracterizado porque dicho
convertidor A/D es un convertidor A/D de bits múltiples
delta-sigma.
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