ES2230620T3

ES2230620T3 - Adquisicion en un receptor gps.

Info

Publication number: ES2230620T3
Application number: ES97938048T
Authority: ES
Inventors: Daniel David Harrison; Jerome Johnson Tiemann
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1996-07-12
Filing date: 1997-07-03
Publication date: 2005-05-01
Anticipated expiration: 2017-07-03
Also published as: WO1998002973A1; DE69731200D1; MY120702A; PT910903E; EP0910903A1; US6151353A; EP0910903B1; JP3992294B2; DE69731200T2; JP2002513519A; AU4046397A

Abstract

UN RECEPTOR DE ESPECTRO EXTENDIDO DE SECUENCIA DIRECTA MUESTREA UNA SEÑAL Y GUARDA LA MUESTRA EN LA MEMORIA. ANTES DEL MUESTREO Y EL ALMACENAMIENTO, LA SEÑAL ENTRANTE SE TRADUCE A UNA SEÑAL FI. TAMBIEN ANTES DEL ALMACENAJE, LA SEÑAL FI SE CORRIGE PARA UNA SEÑAL DE DECALADO DE FRECUENCIA. EL DECALADO DE FRECUENCIA PUEDE TENER VARIAS FUENTES, POR EJEMPLO, UNA VARIACION DE LA FRECUENCIA POR EL EFECTO DOPPLER O UN ERROR DEL OSCILADOR LOCAL. UNA VEZ CORREGIDA LA SEÑAL PARA EL DECALADO DE FRECUENCIA, LA MUESTRA DE LA SEÑAL SE GUARDA EN LA MEMORIA. LA MUESTRA DE LA MEMORIA SE LEE DESDE LA MEMORIA SEGUN SEA NECESARIO PARA PROCESAR LA SEÑAL. ESTE RECEPTOR ES UTIL EN EL PROCESAMIENTO DE SEÑALES GSP (SISTEMA DE POSICIONAMIENTO GLOBAL) EN DONDE LA SEÑAL ENTRANTE CONTIENE VARIAS TRANSMISIONES POR SATELITE CODIFICADAS CON UNA CODIFICACION CDMA.

Description

Adquisición en un receptor GPS.

Antecedentes de la invención Campo de la invención

Esta invención trata generalmente de sistemas de comunicaciones de espectro ensanchado y, más específicamente, de una arquitectura y procedimiento de procesamiento de señales de baja potencia para receptores de espectro ensanchado.

Descripción de los antecedentes

La comunicación de espectro ensanchado es ventajosa en aplicaciones de comunicación que requieren alta fiabilidad en un entorno ruidoso. A menudo, el ruido dominante es la interferencia producida por el hombre, ya sea intencionada o accidental. En una aplicación específica el entorno de comunicación puede incluir muchos reflectores potenciales, dando lugar a interferencia intensa debida a trayectos múltiples. Tal interferencia debida a trayectos múltiples insinúa típicamente zonas de silencio intenso en forma de desvanecimiento selectivo de frecuencia. Las comunicaciones de espectro ensanchado son una excelente contramedida para estas dificultades.

Existen varios tipos de sistemas de espectro ensanchado que incluyen sistemas de espectro ensanchado de secuencia directa, sistemas de salto de frecuencia, sistemas de salto de tiempo, sistemas de impulsos modulados en frecuencia (o chirp), y diversos híbridos. De estos, los sistemas de espectro ensanchado de secuencia directa (DSSS) y los sistemas de salto de frecuencia son quizá los más ampliamente implementados. La siguiente descripción está centrada en sistemas binarios DSSS.

En la comunicación binaria DSSS, una señal portadora de banda ancha es modulada por una señal de mensaje de banda estrecha. La portadora de banda ancha se genera típicamente por modulación bifásica de una portadora monofrecuencia que usa secuencia binaria de código de ruido (P/N) pseudo-aleatorio. El código P/N a menudo se genera usando uno o más registradores de desplazamiento de alta velocidad, teniendo cada uno realimentación de dos módulos según un polinomio primitivo. El código P/N de alta velocidad generado se aplica luego a un modulador equilibrado (multiplicador) cuya otra señal de entrada es la portadora de banda estrecha. La señal de salida del modulador equilibrado es una señal de banda ancha denominada a menudo "portadora de banda ancha". Para comunicar datos, la portadora de banda ancha es modulada bifásica por un flujo de datos de mensajes binarios. La velocidad de transferencia de datos de mensajes es normalmente mucho más baja que la velocidad de transferencia de símbolos de código P/N o velocidad de generación de elementos de codificación, y los bordes de los datos y los elementos de codificación de código normalmente están sincronizados. La capacidad de la técnica DSSS para suprimir la interferencia es directamente proporcional a la relación de la velocidad de transferencia de elementos de codificación de código a la velocidad de transferencia de datos. En muchas aplicaciones, existen miles de elementos de codificación de código por bit de mensaje.

Una señal DSSS puede ser recibida primero desplazando hacia abajo la señal hacia la banda base multiplicándola con una réplica generada localmente de la portadora de banda estrecha original (por ejemplo, un oscilador local sintonizado adecuadamente). Si la frecuencia (y la fase) de la réplica de la portadora es la misma que la de la portadora de banda estrecha original recibida, entonces la señal de salida del multiplicador será un flujo bipolar de "datos de banda ancha" que es el producto del código P/N bipolar y las secuencias de datos de mensajes. El código P/N se elimina luego multiplicando el flujo de datos de banda ancha con una réplica generada localmente del código P/N que está alineada en el tiempo con el código P/N recibido. Este es el procedimiento de desensanchamiento de datos y produce el flujo de datos de mensaje original en la salida del multiplicador.

En el procedimiento de desensanchamiento de datos, el espectro de potencia de los datos de banda ancha, el espectro de potencia de los datos de banda ancha se vuelve a centrar en el ancho de banda de datos más estrecho original, elevando el nivel de potencia de los datos muy por encima del ruido de fondo en ese ancho de banda. La cantidad que se eleva el nivel de potencia es la llamada ganancia de procesamiento y es directamente proporcional a la relación de la velocidad de transferencia de código a la velocidad de transferencia de datos. Además, cualquier interferencia de banda estrecha recibida es extendida por la modulación por réplica de código, y esto reduce en gran medida el nivel de potencia de interferencia en la banda de datos.

Una tarea difícil asociada a menudo con la recepción de señal DSSS es la de generar la réplica de la portadora tanto con frecuencia como fase de portadora apropiadas y generar la réplica del código P/N a la velocidad apropiada y con alineación de tiempo (desviación) apropiada. En muchos sistemas de comunicación DSSS, la frecuencia de la portadora, fase de la portadora, y desviación de código P/N necesarios no se conocen a priori en el receptor y estos parámetros deben determinarse probando diferentes valores hasta que se observa una gran señal en la salida del filtro de datos. Esto se conoce como el procedimiento de búsqueda o adquisición, y se dice que se adquiere una señal cuando han sido determinados la frecuencia, fase y desviación de código apropiadas.

En muchas aplicaciones DSSS, los niveles de señal DSSS están bastante por debajo de los niveles de ruido de fondo y/o interferencia y no son detectables hasta desensanchar y filtrar adecuadamente con filtro de paso bajo. Cuando la relación de señal a ruido (SNR) recibida es muy baja, el filtro debe ser muy estrecho para lograr la ganancia de procesamiento necesaria para la detección y adquisición de datos. Debido a que un filtro estrecho requiere un periodo de integración largo, el resultado de multiplicar muchas muestras de código P/N recibido por las correspondientes réplicas de muestras de código P/N debe ser acumulado antes de que pueda tomarse la decisión de detección. Esta multiplicación y acumulación es una correlación cruzada entre las secuencias de código P/N recibido y réplica, y las secuencias pueden tener que ser largas para bajas señales SNR.

El uso del procedimiento DSSS permite a muchos usuarios compartir simultáneamente el mismo canal de banda ancha usando la técnica de acceso múltiple por división de código (CDMA). Con esta técnica, cada transmisor utiliza un código P/N diferente de manera que la correlación cruzada entre códigos diferentes es sustancialmente nula. Un receptor selecciona y detecta una señal transmitida particular escogiendo el código el código P/N apropiado y realizando la búsqueda de adquisición. En algunos casos, se desconoce qué transmisor puede estar transmitiendo y la búsqueda de adquisición debe incluir el examen de diferentes códigos P/N a partir de una lista conocida. Cuando deben examinarse muchos códigos, desviaciones de códigos y frecuencias de ondas portadoras diferentes y la SNR es baja, la tarea de adquisición puede consumir a la vez mucho tiempo y energía. Un aspecto importante de la presente invención es la reducción del tiempo y energía consumidos en el procedimiento de adquisición de señal DSSS.

Una descripción de la secuencia directa y otros tipos de sistemas de comunicaciones de espectro ensanchado puede encontrarse, por ejemplo, en Spread Spectrum Systems, 3^{rd} Ed., por Robert C. Dixon, John Wiley & Sons (1994), y Spread Spectrum Communications, Vol. II, por M. K. Simon y col., Computer Science Press (1985). Una descripción de técnicas CDMA puede encontrarse, por ejemplo, en CDMA Principles of Spread Spectrum Communication, por Andrew J. Viterbi, Addison-Wesley (1995).

Las populares y ubicuas señales del Sistema de Posicionamiento Global son una aplicación importante de las comunicaciones DSSS. En los últimos años, los satélites del Sistema de Posicionamiento Global (GPS) Navstar han sido lanzados a órbitas terrestres de media altitud en seis planos orbitales, cada uno inclinado 55º respecto al ecuador. La constelación íntegra de satélites GPS comprende veintiún satélites y varios de reserva. Las señales transmitidas desde estos satélites permiten a un receptor cercano al terreno determinar con exactitud la hora y su propia posición. Cada satélite transmite datos que proporcionan conocimiento preciso de la posición del satélite y permiten la medición de la distancia desde el satélite a la antena del receptor del usuario. Con esta información de al menos cuatro satélites GPS, el usuario puede calcular su propia posición, velocidad y parámetros de tiempo a través de técnicas conocidas de triangulación (es decir, la solución de navegación). Típicamente, son observables siete satélites, pero un mínimo de cuatro, por un usuario en cualquier lugar sobre o cerca de la superficie de la tierra si el receptor del usuario tiene una vista despejada del cielo, hasta muy cerca del horizonte. Cada satélite transmite señales en dos frecuencias conocidas como L1 (1575,42 MHz) y L2 (1227,6 MHz), y todos los satélites comparten estas frecuencias usando las técnicas CDMA DSSS descritas anteriormente.

Más específicamente, cada satélite transmite una única señal DSSS de alta resolución en la frecuencia L2 y la misma señal más otra señal DSSS de baja resolución en la frecuencia L1. La señal DSSS de baja resolución comprende un código P/N con una velocidad de generación de elementos de codificación de 1,023 MHz y un periodo de repetición de 1,0 ms, y una secuencia de datos de mensaje (los datos NAV) con una velocidad de transmisión de 50 bits por segundo. La señal DSSS de alta resolución usa en código P/N con una velocidad de generación de elementos de codificación de 10,23 MHz y un periodo de repetición superior a una semana. Se usa el mismo flujo de datos NAV en todas las señales DSSS de un satélite dado. El mensaje NAV de un satélite dado contiene el tiempo de transmisión de la señal GPS, datos de efemérides (posición) para ese satélite, datos de almanaque (una efeméride de exactitud reducida) para todos los satélites de la constelación, y una palabra de traspaso de control usada en relación con la transición del seguimiento de código de baja resolución a alta resolución. Los códigos de baja y alta resolución se conocen como códigos de adquisición a groso modo (C/A) y preciso (P), respectivamente.

Después de la adquisición, la desviación de cada código, junto con el tiempo de transmisión de señal de los datos NAV, permiten que un receptor determine el alcance entre el satélite correspondiente y el usuario. Incluyendo tanto el código P como el código de repetición C/A en la señal transmitida, se hace posible una adquisición jerárquica más rápida del código P y puede proporcionarse un nivel de servicio de navegación global de dos pisos. El código P puede proporcionar posiciones con una exactitud de aproximadamente 3 metros, mientras que el código C/A produce exactitudes del orden de 30 metros. Típicamente, el servicio de baja resolución no tiene restricción, mientras que el servicio de alta resolución está restringido al uso militar encriptando o, si no, controlando el conocimiento del código P/N de alta resolución.

En un receptor militar típico, el código C/A se adquiere primero. Después se lee la palabra de traspaso de control del flujo de datos NAV. La palabra de traspaso de control especifica la desviación aproximado del código P en relación con el tiempo del GPS (como se transmite en la estampación de tiempo), y su uso reducirá drásticamente el número de desviaciones de código diferentes que deben ser buscados durante la adquisición de código P. La adquisición del código C/A es sustancialmente más fácil que la adquisición directa del código P porque el código C/A se repite cada 1,0 ms y, por lo tanto, sólo existen 1023 desviaciones de código diferentes que se han de buscar (dos veces esto si la búsqueda se realiza en etapas habituales de medio elemento de codificación).

Las señales GPS recibidas están normalmente desplazadas en frecuencia a partir de las frecuencias de las ondas portadoras nominales L1 y L2 porque los satélites GPS se mueven en órbita a varios kilómetros por segundo, produciendo un desplazamiento Doppler sustancial. Las trayectorias de los satélites normalmente se conocen a priori y las frecuencias de ondas portadoras con desplazamiento Doppler son por lo tanto predecibles si se conoce la ubicación del receptor GPS. Por desgracia, la ubicación del receptor no se conoce a priori, y a menudo existe un error sustancial del oscilador local con receptores baratos. La incertidumbre resultante en la frecuencia de la portadora recibida (es decir, en la frecuencia de la réplica de la portadora necesaria) puede ser grande (por ejemplo, \pm 7,5 kHz), y puede que este intervalo de frecuencia tenga que ser buscado durante el procedimiento de adquisición de señal GPS. La búsqueda de frecuencia o Doppler se realiza normalmente repitiendo la correlación cruzada de la muestra recibida y las secuencias P/N réplica locales para diferentes frecuencias del oscilador local (réplica de la portadora). El espaciado entre etapas de frecuencia se hace suficientemente pequeño como para evitar perder la señal cuando se usan tiempos largos de integración de correlación cruzada (anchos de banda de filtro estrecho). Los tiempos de integración largos mejoran la detección de señales de baja SNR. Con aplicaciones GPS civiles típicas, se usan integraciones de correlación cruzada de 1,0 milisegundos (un solo ciclo de código C/A), produciendo un ancho de banda de filtro Doppler equivalente de aproximadamente 500 Hz. Puede buscarse un intervalo de frecuencia de \pm7,5 kHz con treinta etapas de 500 Hz. La adquisición GPS conlleva entonces una búsqueda de código de satélite, desplazamiento de código y frecuencia Doppler.

Una estación de control principal (MCS) y varias estaciones monitoras comprenden la parte de control del sistema GPS. Las estaciones monitoras siguen de modo pasivo todos los satélites GPS a la vista, reuniendo datos de distancia y datos del reloj del satélite procedentes de cada satélite. Esta información se pasa a la MCS donde se predicen las efemérides y derivas de reloj futuras del satélite. Los datos actualizados de efemérides y del reloj se envían a cada satélite para retransmisión en cada mensaje NAV del satélite.

En funcionamiento, un receptor GPS típico realiza lo siguiente para cada una de al menos cuatro señales de satélite:

1): adquiere la señal DSSS,

2): sincroniza con el flujo de datos NAV y lee los datos de estampación de tiempo, correlación de reloj, retardo ionosférico y efemérides del satélite,

3): calcula la posición del satélite a partir de los datos de efemérides,

4): lee su propio reloj receptor para determinar el tiempo del receptor asociado con la recepción del tiempo inicial de la estampación de tiempo, y

5): estima el tiempo de propagación de la señal restando el valor de estampación de tiempo del tiempo del receptor asociado.

Esta diferencia de tiempo se multiplica por la velocidad de la luz para obtener una distancia estimada al satélite. Si el receptor GPS tenía un reloj que estaba perfectamente sincronizado con los relojes de los satélites (o el error era conocido), sólo se requerirían tres de tales estimaciones de distancia para ubicar con precisión el receptor. Sin embargo, existe una desviación del reloj (error que cambia lentamente) debido al hecho de que los receptores GPS usan típicamente relojes baratos de cristal de cuarzo, mientras que los satélites están equipados con relojes atómicos. Esta desviación del reloj se aprende y se elimina su efecto midiendo la distancia (tiempo de propagación) desde cuatro satélites GPS y usando estas mediciones en un sistema de cuatro ecuaciones con cuatro incógnitas (x, y, z del receptor y tiempo). Para información general sobre GPS, se remite al lector al libro de Tom Logsdon titulado The Navstar Global Positioning System, de Van Nostrand Reinhold (1992).

Una aplicación preferida de la presente invención es la ubicación y seguimiento de aparatos como automotores, contenedores de transporte o carga, camiones, remolques de camiones y similares, usando el GPS. En esta aplicación, los receptores GPS están normalmente alimentados por baterías, ya que generalmente no está disponible una fuente de energía independiente. Es ventajoso aumentar la duración de servicio de las baterías reduciendo la energía consumida por el receptor GPS.

En un receptor típico de espectro ensanchado, el frontal del receptor (es decir, la electrónica RF e IF) consume una gran cantidad de potencia mientras está encendido. Esto tiene como resultado un elevado consumo de energía si la adquisición y sincronización de señal lleva mucho tiempo. La mayoría de los receptores GPS de la técnica anterior no tienen almacenamiento de señales(memoria) y deben procesar las señales recibidas en tiempo real. Además, usan una búsqueda secuencial o buscan simultáneamente un pequeño número de cajas de satélite/desviación de código/Doppler (SCD) para lograr la adquisición de señal. Tales receptores deben recibir y procesar continuamente cada señal de satélite hasta que se identifica su caja SCD y se decodifican los datos NAV necesarios. Con una búsqueda secuencial el consumo de energía es elevado porque transcurre tiempo sustancial antes de que se identifique la caja SCD asociada con cada señal GPS. Alternativamente, pueden buscarse múltiples cajas SCD en paralelo para reducir el tiempo transcurrido, pero el consumo de energía todavía es elevado porque los procedimientos de procesamiento existentes no son procedimientos de muy baja potencia. Además, el grado de paralelismo es muy limitado con los procedimientos de procesamiento existentes debido a la gran cantidad de circuitería implicada.

Una instalación o estación central debe rastrear múltiples aparatos (por ejemplo, automotores). Cada objeto rastreado lleva un receptor GPS que procesa datos procedentes de varios de los satélites GPS visibles; sin embargo, en el receptor no se realiza una determinación de posición exacta. En cambio, en el receptor sólo se realiza procesamiento parcial y los resultados intermedios se transmiten desde el aparato a la estación central. Estos resultados intermedios no requieren decodificación de datos de navegación o de otro tipo a partir de las señales GPS. Este sistema permite así que el receptor GPS y el procesador de señal sean alimentados sólo el tiempo suficiente para adquirir las señales del satélite (determinar las cajas SCD). Con este sistema, el consumidor de energía preponderante es el procedimiento de adquisición, y la energía del receptor GPS usada en cada aparato rastreado se reducirá drásticamente si el tiempo y energía de adquisición de señal se reducen drásticamente.

La patente de EE. UU. Nº 5.420.593 de Niles usa una memoria para almacenar un intervalo de la señal recibida que contiene múltiples señales de satélites GPS. La señal recibida se muestrea y se registra en la memoria a una velocidad y después se lee de la memoria a otra velocidad más rápida. Al leerla, la señal se procesa digitalmente para adquirir y sincronizarse con las señales recibidas de los satélites GPS. Esto permite un tiempo transcurrido más corto para la adquisición de las señales GPS. Sin embargo, el receptor no se desconecta inmediatamente después del almacenamiento de la señal, y no se usa adquisición de señal de baja potencia. Además, no se logra un consumo de energía sustancialmente reducido.

La patente de EE. UU. Nº 5.225.842 de Brown describe un sistema centralizado de rastreo de aparato basado en GPS que reduce el coste de los receptores GPS en cada aparato rastreado evitando el cálculo de la solución de navegación en el aparato. Cada aparato lleva un receptor GPS que procesa la señal procedente de varios de los satélites GPS visibles y transmite el resultado procesado a la estación central donde se calculan soluciones exactas de navegación del aparato. Este sistema no reduce sustancialmente la energía consumida por el receptor GPS en el aparato y no amplía sustancialmente la duración de la batería del aparato o reduce el tiempo entre servicio para sustituir las baterías. Además, no se usa correlación paralela de baja potencia.

El documento EP-A-0668663 describe la adquisición en un receptor de espectro ensanchado que incluye un circuito de memoria para almacenar una señal recibida y un generador de réplica de secuencia de código de ensanche que genera una pluralidad de réplicas de una secuencia de código de ensanche con distintas fases estando cada una correlacionada con la señal recibida almacenada.

Resumen de la invención

La invención está definida por las reivindicaciones adjuntas.

Un objeto de la presente invención es proporcionar una arquitectura de procesamiento de señales de espectro ensanchado de secuencia directa (DSSS) que permite que se apague el receptor durante la mayoría de la fase de adquisición de la recepción, permitiendo así que se reduzca significativamente el tiempo de encendido del extremo frontal del receptor asociado.

Otro objeto de la invención es proporcionar una arquitectura de procesamiento de señales que permite bajo consumo de potencia durante la fase de adquisición de la recepción de señales DSSS.

Un objeto más de la invención es proporcionar un procedimiento de correlación paralela de baja potencia que se elabora fácilmente con procedimientos de circuitos integrados disponibles y utiliza baja energía para adquirir señales DSSS.

Otro objeto de la invención es proporcionar una arquitectura de procesamiento de señales GPS que permite que se realicen búsquedas de código P/N y Doppler (asociadas con el procedimiento de adquisición) con un procesador secuencial estándar (es decir, relativamente despacio y con pocos recursos de procesamiento) sin requerir que se encienda el frontal durante el procedimiento de búsqueda.

Otro objeto más de la invención es proporcionar una arquitectura de procesamiento de señales GPS que requiere poca energía para rastrear un aparato que usa el GPS.

Otro objetivo más de la invención es proporcionar una arquitectura de procesamiento de señales GPS que presenta rápida adquisición de señales de satélite GPS.

Otro objetivo más de la invención es proporcionar un procedimiento de adquisición de señales GPS que permite la adquisición rápida y con baja energía de señales incluso cuando el receptor GPS usa un oscilador local barato que puede ser inexacto.

Puede usarse un correlador paralelo de alta velocidad y baja potencia durante la adquisición de señales DSSS para reducir el consumo de energía de adquisición. El consumo de energía del receptor se reduce más porque se reduce el tiempo que el receptor debe estar en la condición de encendido debido a la velocidad del correlador paralelo.

Según otro aspecto de la invención, se muestrea un intervalo de tiempo de los datos de salida del receptor y se almacena en una memoria y después se desconecta el receptor. El intervalo de tiempo es lo suficientemente largo como para permitir la adquisición de cualquiera de las señales CDMA DSSS recibidas contenidas en los datos de salida almacenados del receptor. Los datos de salida almacenados del receptor se reproducen a partir de la memoria tantas veces como se puedan requerir para adquirir cada señal CDMA deseada. Para mantener bajo el consumo de energía de procesamiento, puede usarse un correlador paralelo (parcialmente analógico) de baja potencia en el procedimiento de adquisición. Este procedimiento usa mucha menos energía que los correladores cruzados digitales existentes.

Un sistema de rastreo GPS centralizado que use el receptor de la invención permitiría a los aparatos rastreados consumir muy poca potencia y usar un receptor con un oscilador local barato. El uso de un correlador paralelo permite que el oscilador local sea inexacto porque muchas frecuencias se buscan fácilmente durante el procedimiento de adquisición que usa baja potencia. Además, el uso del correlador paralelo permite que se evite la recepción y desmodulación de los datos NAV del GPS, reduciendo aún más el tiempo medio de encendido del receptor. Ya no se necesita el almanaque para soportar un tiempo de búsqueda de satélite reducido porque el correlador paralelo puede buscar rápidamente todos los códigos de los satélites. Como la solución de navegación no se necesita en las unidades de rastreo, sólo se necesita procesamiento limitado que consume muy baja potencia, generándose la solución de navegación en una estación central.

Breve descripción de los dibujos

La invención, no obstante, junto con más objetos y ventajas de la misma, puede comprenderse mejor por referencia a la siguiente descripción tomada junto con los dibujos adjuntos, en los que:

La Figura 1 es un diagrama de bloques de un sistema de rastreo remoto;

La Figura 2 es un diagrama de bloques de una unidad de rastreo en un objeto que debe rastrearse;

La Figura 3 es un diagrama de bloques de una arquitectura de adquisición secuencial convencional;

La Figura 4 es un diagrama de bloques de la arquitectura de procesamiento secuencial de señales según una realización de la invención;

La Figura 5 es un diagrama de bloques de la arquitectura de procesamiento paralelo de señales según otra realización de la invención;

La Figura 6 es una ilustración del procedimiento de correlación paralela entre los datos almacenados y las formas de onda réplicas deslizantes;

La Figura 7 es un diagrama de bloques que muestra una estructura para generar la secuencia réplica;

La Figura 8 es un diagrama de bloques que muestra un segmento corto de una realización de la memoria de datos, registrador de réplica y correlador paralelo que usa el procedimiento de generación de réplica de la Figura 7;

La Figura 9 es un diagrama de bloques que muestra una realización de una etapa del correlador paralelo de dos secuencias de la Figura 8;

La Figura 10 es un diagrama de bloques que muestra un procedimiento para generar secuencias réplicas de código y Doppler separadas;

La Figura 11 es un diagrama de bloques que muestra una realización de la memoria de datos, registrador de réplica de código, registrador de réplica Doppler y correlador paralelo que usa el procedimiento de generación de réplica de la Figura 10;

La Figura 12 es un diagrama de bloques que muestra una realización de una etapa del correlador paralelo de tres secuencias de la Figura 11;

La Figura 13 es un diagrama esquemático que ilustra los principios del conversor digital-analógico diferencial y la suma;

La Figura 14 es un gráfico que muestra la forma de onda de autocorrelación sin ruido y con ruido para una sección corta de la secuencia P/N de código C/A de 1,0 ms cerca del máximo de correlación;

La Figura 15 es un diagrama de bloques que muestra un sistema de adquisición basado en correlador paralelo de baja potencia con procesamiento completo I/Q en el que la sección RF/IF genera dos salidas de cuadratura;

La Figura 16 es un diagrama de bloques de una realización de un conversor A/D de cuadratura;

La Figura 17 es un diagrama de bloques de una organización combinada de memoria de datos, generación de réplica, correlador paralelo que reduce el número de desplazamientos de registradores de código por combinación de código/Doppler.

La Figura 18 es un diagrama esquemático una celda conversora digital-analógica de multiplicador de tres secuencias;

La Figura 19 es un diagrama esquemático de una organización de memoria de datos en ping-pong;

La Figura 20 es un diagrama esquemático de un correlador paralelo con premultiplicación de datos-Doppler;

La Figura 21 es un diagrama de bloques de un procesador I-Q completo con premultiplicación de datos-Doppler; y

La Figura 22 es un diagrama de bloques de un procesador I-Q completo con premultiplicación compleja de datos-Doppler;

La figura 23 es un diagrama de bloques del procedimiento de escritura del registrador de baja energía que usa un registrador de desplazamiento de escáner.

Descripción detallada de realizaciones preferidas de la invención

La Figura 1 ilustra una pluralidad de satélites GPS 12, un objeto (aparato) que se rastrea, como un automotor que lleva una unidad de rastreo 14, y una estación central 16. Como se describió antes, cada satélite 12 transmite una señal que un receptor GPS en la unidad de rastreo 14 usa para medir el retardo de propagación (y ritmo de retardo, si se desea la velocidad del aparato) desde ese satélite a la antena receptora. Las señales del satélite también incluyen los datos NAV que se repiten periódicamente que se necesitan para determinar una solución de navegación a partir de los retardos de tiempo medidos. Debido a la baja velocidad (50 bits por segundo) de los datos NAV en la señal GPS, un receptor debe estar activo durante un periodo de tiempo sustancial (de uno a varios minutos) si se tienen que reunir los datos NAV. Además, los datos NAV de un satélite particular cambian con el tiempo y el GPS MCS monitoriza estos cambios y proporciona actualizaciones casi cada hora para los datos NAV. Para asegurar soluciones de navegación exactas, cualquier sistema de navegación basado en GPS debe usar datos NAV que no tengan más de aproximadamente cuatro horas de antigüedad. Si las posiciones del aparato deben ser monitorizadas más frecuentemente que cada cuatro horas, los nuevos datos NAV tendrán que reunirse al menos cada cuatro horas. El mantenimiento de los datos NAV requiere entonces una media aproximada de quince segundos de funcionamiento del receptor por hora, y esto conlleva unos requisitos de energía considerables si se realiza en cada aparato rastreado.

La solución de navegación se calcula en la estación central en lugar de en el aparato. No se necesita ninguno de los datos NAV en el aparato rastreado. Sólo tienen que medirse en el aparato los datos relacionados con el retardo de propagación de la señal GPS entre cada satélite y el aparato, y estos datos se envían luego a la estación central. Los datos NAV pueden determinarse en la estación central 16 utilizando allí un receptor GPS estándar, o comunicando con un receptor GPS estándar ubicado apropiadamente. Si se desea, los datos NAV, o las soluciones de navegación, pueden comunicarse a los aparatos rastreados por medio de un enlace de comunicación de velocidad de transferencia más alta que requiere recibir menos energía en el aparato. Sin necesitar decodificar datos NAV en el aparato, la adquisición de señal GPS se convierte en la principal tarea de procesamiento GPS en el aparato, y la posibilidad del sistema de rastreo centralizado se mejora enormemente mediante los procedimientos de adquisición de baja energía de la invención.

Como se muestra en la Figura 2, una unidad de rastreo de automotor 14 se compone de un receptor sensible a las señales recibidas en una antena 5 procedentes de los satélites GPS, un procesador 3 y un transmisor 4. Las señales recibidas son procesadas en el procesador 3 para determinar y utilizar diferencias de tiempo de propagación entre las señales recibidas de los satélites GPS. Utilizando diferencias de tiempo, se atenúa la necesidad de conocer las estampaciones de tiempo de la señal GPS en el aparato y, por lo tanto, es innecesaria la decodificación del flujo de datos en el aparato. Sin necesidad de decodificación de flujo de datos GPS, el procedimiento en el receptor se reduce a la adquisición de las señales GPS y a calcular las diferencias de tiempo relevantes (y diferencias de frecuencia Doppler, si se van a determinar velocidades del aparato) a partir de los resultados de adquisición. Las diferencias de tiempo calculadas, y los datos que identifican los satélites asociados con las diferencias, son transmitidos por el transmisor 4 desde una antena 6 a la estación central. Una descripción del sistema de rastreo centralizado en el que la adquisición de señales GPS es una parte muy importante del balance de energía del GPS del aparato se encuentra, por ejemplo, en el documento US-A-5752218 de Harrison, Pradeep, Brooksby y Hladik.

La Figura 3 muestra una arquitectura de adquisición en serie convencional que usa un correlador en serie. En un receptor GPS convencional, la adquisición de señal es seguida por sincronización de portadora y código P/N y desmodulación de datos NAV, pero los módulos para estos procedimientos no se muestran en la Figura 3. La arquitectura de adquisición de señales comprende una sección 21 RF/IF (radiofrecuencia/frecuencia intermedia) que incluye una antena 211, un amplificador RF 212, un mezclador 213 y un oscilador local 214, y un filtro de paso bajo 215 que suministra una señal recibida y convertida de RF a IF al conversor analógico-digital (A/D) 22. El conversor A/D 22 típicamente muestrea y convierte en un múltiplo entero de la velocidad de generación de elementos de codificación del código C/A réplica y suministra una secuencia digital a un correlador digital en serie 23. El correlador 23 calcula en serie el producto escalar de una subsecuencia digitalizada de la salida del receptor del conversor A/D 22 y una subsecuencia de código C/A réplica que viene de un generador de código/Doppler (o réplica) 24. El producto escalar se lleva a cabo en serie multiplicando primero los primeros términos de las dos subsecuencias en un multiplicador 231 y almacenando el resultado en un acumulador coherente 232, multiplicando después los segundos términos de las dos subsecuencias y sumando su producto al acumulador coherente 232, etc. El producto escalar se lleva a cabo en tiempo real, a medida que se va disponiendo de los términos de las subsecuencias procedentes el conversor A/D 22. Como es convencional, las subsecuencias abarcan normalmente un único periodo del código de repetición C/A. Después de haberse calculado un producto escalar, el acumulador coherente contiene una muestra de la correlación cruzada de la subsecuencia recibida con un ciclo de código C/A de la señal de réplica, para el código C/A, desviación de código y frecuencia Doppler particulares generados por el generador de réplica. La operación de producto escalar se repite con varias subsecuencias siguientes del conversor A/D 22 usando mientras tanto la misma subsecuencia de código C/A réplica. Los resultados del producto escalar subsiguiente son luego elevados al cuadrado por un operador de ley cuadrática 29 y sumados en un acumulador no coherente 30, produciendo una integración no coherente de los resultados de procesamiento coherentes. La señal de salida del acumulador no coherente 30 es examinada por un detector de umbral 31 y se genera una orden de "señal adquirida" si el nivel de señal en el acumulador no coherente 30 es suficientemente alto. Cuando se adquiere una señal, un control 27 monitoriza el índice de código C/A (índice de satélite), desviación de código y frecuencia Doppler asociados, y ordena al generador de código/Doppler 24 que cambie a un código C/A diferente (para un satélite GPS diferente) y comience otra búsqueda, o que se detenga si se han adquirido suficientes señales de satélites. Si una señal no se adquiere después de que se han procesado las varias subsecuencias del conversor A/D 22, el control 27 ordena al generador de código/Doppler 24 que cambie a un código C/A, desviación de código, o frecuencia Doppler diferente. A medida que se adquiere cada señal de satélite, el control 27 suministra el índice de código, desviación de código y frecuencia Doppler asociados a las unidades de sincronización de señal GPS y de procesamiento de datos NAV (no mostradas).

Debe proporcionarse provisión para buscar todos los códigos C/A, desviaciones de código y frecuencias Doppler posibles. El control 27 selecciona el código C/A y la desviación de código deseados a través de órdenes a un generador de código de satélite 243 y un generador de desviación 244. El generador de desviación 244 prevé una desviación de tiempo de la réplica de código generado del generador de código de satélite 243, en relación con el flujo de bits del conversor A/D 22. Un generador Doppler I/Q 242 genera una representación digital de la sinusoide que representa la combinación de desplazamiento Doppler y error de frecuencia del oscilador local supuesto por el control 27. La señal de réplica es generada por un multiplicador 241 como el producto de esta sinusoide y la réplica de código C/A. Para asegurar la detección de la señal GPS, la sección RF/IF 21 debe generar tanto una señal de salida en fase (I) como en cuadratura (Q) (no mostradas en la Figura 3), y las dos señales deben procesarse para la adquisición de señal. Además, cada una de las señales de salida I y Q RF/IF debe procesarse con las dos componentes sinusoidales Doppler I y Q, como es sabido por los expertos en la técnica GPS.

El enfoque convencional mostrado en la Figura 3 requiere que los datos de salida del receptor procedentes de la sección RF/IF 21 sean procesados tan pronto como estén disponibles, y el procesamiento está restringido por la velocidad de transferencia de código en la señal recibida. La arquitectura para un procesador mejorado de adquisición secuencial de señal según un aspecto de la invención se muestra en la Figura 4. La arquitectura es similar a la de la Figura 3 excepto que se añade una memoria de almacenamiento de señales33 y la alimentación a la sección RF/IF 21 está controlada ahora por el control 35. La señal GPS suministrada por la sección RF/IF 21 es convertida en formato digital por el conversor A/D 22, pero ahora la velocidad de muestreo A/D puede fijarse a un múltiplo bajo no entero de la velocidad de transferencia de código C/A. La memoria 33 almacena un trozo de señal de entrada suficiente para la adquisición de señal y permite que la sección RF/IF se apague después del almacenamiento. El procedimiento de adquisición procede continúa entonces leyendo y posiblemente releyendo los datos almacenados en memoria. El consumo de energía se reduce así significativamente porque la sección RF/IF 21 consume una potencia significativa. Además, el procesamiento de adquisición ya no está restringido por la velocidad de transferencia de código de la señal recibida, como se observó en la técnica anterior. La velocidad de muestreo de entrada A/D no entera permite que el procesador de adquisición determine diferencias exactas de tiempo de propagación de señales GPS (necesarias para determinar la solución de localización) mientras que usa una velocidad de muestreo mucho más baja. También, cuando la SNR de entrada no es demasiado baja, o cuando los requisitos de exactitud no son demasiado elevados, la baja velocidad de muestreo no entera permite que se determinen las diferencias de tiempo con la exactitud suficiente que pueden evitarse la portadora convencional y los procedimientos de sincronización de código P/N normalmente necesarios (por ejemplo, el bucle de enganche de fase Costas para rastreo de portadora y el bucle de enganche de retardo precoz-atrasado para rastreo de código).

Una ventaja de almacenar en memoria el segmento de señal recibida y releer la memoria según se necesite para procesar diferentes cajas SCD es que el procedimiento de correlación puede tener lugar durante un periodo de tiempo sin pérdida de exactitud en la adquisición de señal debido a inestabilidad o inexactitud del oscilador local. Además, si la señal almacenada se usa también para deducir los retardos de tiempo necesarios para la solución de navegación, no hay necesidad de mantener sincronización exacta entre las fases de adquisición y rastreo de la recepción GPS. Para aplicaciones donde la solución de navegación no se necesita inmediatamente después de la medición (por ejemplo, rastreo de aparato), puede construirse un receptor GPS de muy baja potencia usando un procedimiento de integración de muy baja potencia para el correlador secuencial (y otros circuitos) en combinación con una memoria de almacenamiento de datos de baja potencia. Están siendo desarrollados en la industria procedimientos de integración a gran escala de muy baja potencia (por ejemplo, procedimientos de semiconductor metal-óxido complementario de 0,35 micrómetros o CMOS).

Con el sistema GPS, como en la mayoría de los sistemas DSSS, la SNR es muy baja antes del procesamiento de señal, y debe procesarse un periodo sustancial de la señal recibida para producir el máximo de la correlación SNR necesario para detección fiable de señal mediante el detector de umbral 31. Para aplicaciones GPS civiles normales, deben almacenarse y procesarse aproximadamente 20 ms de señal procedente de la sección RF/IF 21. Para mantener pequeño el tamaño de memoria, la señal procedente de la sección RF/IF 21 se muestrea a una velocidad baja y se cuantifica a sólo unos pocos niveles. Para aplicaciones civiles, los receptores GPS convencionales logran una exactitud de posición (ubicación) GPS de 30 metros. Posiciones GPS con esta exactitud pueden calcularse a partir de desviaciones de código de señal que se miden con un error de menos de un décimo de un elemento de codificación de código C/A. La desviación de código de señal se mide anotando la desviación de código de señal de réplica asociado con el máximo de la correlación cruzada. En una realización de la invención, se genera una secuencia de resultados procedente del acumulador no coherente 30 para aumentar la desviación de código de réplica mientras que se mantienen constantes el índice de código y la frecuencia Doppler. Si se observa un resultado de correlación grande, se aplica un algoritmo de interpolación a la secuencia de resultados y se estima la desviación de código asociado con el máximo de la correlación. Se logra una exactitud de desviación de código de un décimo de elemento de codificación de código mientras que se muestrea la señal a aproximadamente el doble de la velocidad de generación de elementos de codificación de código C/A. Algunos receptores GPS convencionales no logran la exactitud deseada de un décimo de elemento de codificación durante la adquisición de señal: en cambio, algunos lo logran durante la sincronización de código muestreando la señal al doble de la velocidad de generación de elementos de codificación de código C/A y sintonizando la fase de muestreo como parte del bucle de enganche de retardo precoz-atrasado. Alternativamente, otros receptores GPS convencionales logran la exactitud de sincronización de un décimo de elemento de codificación muestreando la señal a diez veces la velocidad de generación de elementos de codificación de código C/A y anotando la desviación de código, en incrementos de un décimo de chip, que produce el mayor máximo de la correlación. Una velocidad de muestreo reducida requiere menos memoria y velocidades de procesamiento más bajas.

La SNR en la entrada al conversor A/D 22 está bastante por debajo de cero, así que se sufre una pequeña degradación de señal cuando el conversor A/D usa sólo tres niveles de representación apropiadamente escogidos. Cada muestra puede codificarse en formato de signo-magnitud usando sólo dos bits de datos. Para asegurar la detección de señal, deben generarse, almacenarse y procesarse las dos señales de salida I y Q RF/IF (sólo se muestra un canal RF/IF en las Figuras 3 y 4). El uso de tres o más niveles de representación puede proporcionar resistencia sustancial a interferencia por señales no GPS, como es sabido por los expertos en la técnica GPS. Sin embargo, se requiere una memoria de datos menor si se usan sólo dos niveles de representación (un bit) para las señales I y las Q, y esto tiene una ventaja de coste en algunas aplicaciones. En una realización de la invención, las señales de salida I y Q RF/IF se digitalizan y almacenan simultáneamente, y la duración de la memoria de datos es suficiente para mantener la secuencia de datos íntegra necesaria para lograr la adquisición (por ejemplo, 20 ms). Con 1023 elementos de codificación de código C/A por milisegundo y las dos señales I y Q RF/IF siendo muestreadas a aproximadamente dos muestras por elemento de codificación de código con dos bits por muestra, se requieren aproximadamente 170.000 bits de almacenamiento para el segmento de señal de 20 ms. Por comodidad, los datos I y Q pueden considerarse almacenados en memorias I y Q separadas. Cuando los datos requeridos han sido muestreados, convertidos y almacenados, el receptor puede desconectarse y pueden procesarse los datos grabados.

En el procedimiento secuencial de esta invención, los datos almacenados se reproducen (leen) una vez durante el procedimiento de correlación para cada combinación de código, desviación de código y desplazamiento Doppler. En el sistema de la Figura 4, la secuencia de muestras de datos digitales almacenados se lee de la memoria 33, de una en una. Cada muestra de la secuencia procedente de la memoria 33 se multiplica por la muestra correspondiente de la secuencia procedente del generador de código/Doppler 24 en el multiplicador 231, y el resultado se acumula en el acumulador coherente 232. La secuencia o segmento de datos procedente del generador de código/Doppler o de réplica se trabaja para un código, desviación de código y frecuencia Doppler particulares bajo prueba. La duración de la secuencia de memoria así procesada es la duración de integración coherente, y se escoge típicamente como un ciclo completo del código C/A, que es 1,0 milisegundos (ms). Se procesan de esta manera varios segmentos de datos de memoria de 1,0 ms adyacentes (por ejemplo, veinte) sin cambiar la secuencia réplica. Tras procesarse cada segmento de 1,0 ms, el valor acumulado en el acumulador coherente 232 representa la correlación cruzada entre la réplica de 1,0 ms y los segmentos de datos (secuencias). Este valor es elevado al cuadrado por el operador de ley cuadrática 29 y se suma al acumulador no coherente 30. Antes de que el primer segmento de 1,0 ms es procesado para una señal de réplica dada, el acumulador no coherente 30 se pone a cero para que el resultado final acumulado represente el resultado de correlación total para el código, desviación de código y frecuencia Doppler particulares especificados por la señal de réplica. Igualmente, el acumulador coherente se pone a cero antes de que se procese cada segmento de 1,0 ms. El detector de umbral 31 monitoriza el resultado de correlación y produce una señal de "señal adquirida" si el resultado es mayor que un umbral especificado. A la recepción de una señal de "señal adquirida", el control 35 realiza una búsqueda de máximo simple y un algoritmo de interpolación (descrito posteriormente) para encontrar la mejor estimación de la desviación de código asociado con el índice de código dado y la frecuencia Doppler bajo examen. El control 35 selecciona entonces otra combinación de código, desviación de código y frecuencia Doppler y ordena al generador de réplica que altere la señal de réplica para reflejar este cambio. El procedimiento de adquisición de señal se repite para múltiples señales de réplica que corresponden a los códigos, desviaciones de códigos y frecuencias Doppler que se deben buscar, y se detiene cuando se ha adquirido el número deseado de señales GPS (códigos C/A diferentes). El control 35 produce entonces como señal de salida los índices de código, desviaciones estimadas y frecuencias Doppler asociados con las señales adquiridas.

Los datos de memoria I y Q pueden procesarse secuencialmente, (por ejemplo, procesar todos los datos I, después procesar todos los datos Q) usando un correlador digital 23 como se muestra en la Figura 4. Alternativamente, los datos de memoria I y Q pueden procesarse simultáneamente usando correladores digitales separados. En cualquier caso, para asegurar la adquisición de señal, el procesamiento Doppler I y Q debe realizarse tanto sobre los datos de memoria I como sobre los datos de memoria Q. De este modo existen cuatro combinaciones I-Q y pueden procesarse secuencialmente con un único correlador digital, o simultáneamente con múltiples correladores. En un procedimiento secuencial, el resultado de la correlación para la secuencia completa de datos de memoria con un índice de código, desviación de código y frecuencia Doppler de réplica dados se calcula como se indica a continuación: primero, los acumuladores coherente y no coherente se ponen a cero. Después, los datos de memoria I se procesan con la réplica Doppler I y el resultado de la correlación se acumula en el acumulador coherente. Después se procesan los datos de memoria Q con la réplica Doppler Q y el resultado de la correlación se acumula además en el acumulador coherente. Después, el resultado total de acumulación coherente es elevado al cuadrado por el operador de ley cuadrática 29 y sumado al acumulador no coherente 30. Luego se pone a cero el acumulador coherente. Después se procesan los datos de memoria Q con la réplica Doppler I y el resultado de la correlación acumulado en el acumulador coherente, luego se procesan los datos de memoria I con la réplica Doppler Q y se invierte el resultado de la correlación (multiplicado por -1) y se acumula además en el acumulador coherente. Después, el resultado total de acumulación coherente es elevado al cuadrado por el operador de ley cuadrática 29 y sumado al acumulador no coherente 30. Este procedimiento se repite para cada segmento de datos de memoria de 1,0 ms, sin poner a cero el acumulador no coherente entre segmentos, y requiere dos ciclos de lectura completos de los dos datos de memoria I y Q. El tiempo y energía de adquisición pueden reducirse usando generadores Doppler I y Q 242, multiplicadores 241 y correladores digitales 23 separados para procesar simultáneamente las cuatro combinaciones I-Q.

En una interpretación conveniente, el generador de código/Doppler 24 se compone de generador Doppler I/Q 242, generador de código de satélite 243, generador de desviación 244 y multiplicador 241, como se muestra en la Figura 4. El generador Doppler I/Q 242 genera una representación de secuencia digital de una onda seno o coseno a la frecuencia deseada en relación con la velocidad de muestreo y puede, por ejemplo, implementarse con una memoria sólo de lectura (ROM) activada por un contador de direcciones. La frecuencia y la fase (I o Q) de la sinusoide pueden seleccionarse por control del orden en que se leen las muestras sinusoidales almacenadas (por ejemplo, por decimación de direcciones y por selección de la dirección inicial, respectivamente). Otros generadores de sinusoides digitales también resultan conocidos para los expertos en la materia. Para los códigos C/A GPS, puede usarse una máquina de estados bien conocida para generar los bits de código C/A en el orden correcto. Los valores de la sinusoide Doppler y el código C/A son multiplicados por el multiplicador 241 para producir la señal de réplica. La provisión para buscar todas las desviaciones de código posibles está proporcionada por una desviación de tiempo de la réplica de código almacenada procedente del generador de código de satélite 243 que usa el generador de desviación 244. Con la implementación de máquina de estados del generador de código de satélite 243, se efectúa una desviación de código particular preajustando la máquina de estados al estado asociado antes de comenzar el procedimiento de correlación. Los estados iniciales, que corresponden a desviaciones de código diferentes, pueden almacenarse en una ROM e indexarse mediante un simple contador binario de direcciones.

En la práctica, la búsqueda de adquisición se realiza convenientemente seleccionando primero un código y una frecuencia Doppler, y después indexando a través de diferentes desviaciones de código. Después se cambia la frecuencia Doppler y se reexaminan las diferentes desviaciones de código. El acumulador no coherente 30 puede implementarse como una matriz de acumuladores, uno para cada desviación de código posible en una secuencia de desviaciones adyacentes. Esta organización de acumuladores permite que sean examinados simultáneamente los resultados para desviaciones adyacentes para que pueda aplicarse un algoritmo de interpolación para encontrar el valor de desviación del subelemento de codificación asociado con el máximo del resultado real. Si se usa un algoritmo de interpolación secuencial, el valor máximo de desviación puede interpolarse usando a su vez sólo un único elemento acumulador.

El tiempo total de adquisición puede reducirse procesando simultáneamente múltiples desviaciones de código. Por ejemplo, pueden usarse múltiples correladores digitales 23, cada uno activado con una versión retardada de manera diferente de la señal de réplica. Los diferentes retardos pueden implementarse con una línea con retardo variable conectada a la salida del generador de código/Doppler 24. Cada una de las diferentes derivaciones puede entonces activar un correlador digital en serie separado 23 y los resultados de cada correlador pueden elevarse al cuadrado por separado y acumularse en elementos asociados de una matriz de acumuladores no coherentes.

Una arquitectura de receptores GPS alternativa que proporciona adquisición de señal rápida y de baja potencia, según otro aspecto de la invención, se muestra en la Figura 5. La arquitectura de adquisición es similar a la de la Figura 4, excepto que el correlador digital en serie, los generadores Doppler y de código P/N en serie y la memoria de lectura en serie se sustituyen ahora por un correlador paralelo 36, generadores Doppler y de código P/N paralelos 37, y una memoria de lectura en paralelo 33, respectivamente. Puede emplearse la suma analógica masiva en paralelo en el correlador paralelo. La suma analógica, en combinación con la organización en paralelo masiva de la memoria, generador de réplica, y elementos del correlador, asegura las reducciones drásticas de tiempo y energía en el procedimiento de correlación. El resultado de la suma analógica se convierte a forma digital mediante el conversor A/D 38 que puede combinarse con el operador de ley cuadrática 29, como se describe posteriormente. La arquitectura en paralelo también toma ventaja de la tecnología de circuitos integrados de semiconductor metal-óxido complementario (CMOS) para lograr el uso de baja energía. El uso de energía en circuitos CMOS está dominado por la carga y descarga de capacitancias de los nodos del circuito; se usa poca energía en los nodos cuyos voltajes son estáticos (constantes) o cuya capacitancia es pequeña. Con esta invención, los generadores y registradores Doppler y de código P/N, memoria de datos, y correlador paralelo pueden organizarse para minimizar el número de nodos CMOS que se cargan y descargan durante el procedimiento de correlación.

La Figura 6 ilustra el concepto de correlación paralela y muestra formas de onda para el caso donde las señales recibida y de réplica no tienen desplazamiento Doppler. Los datos de señales digitalizados se registran secuencialmente en la memoria de datos cuando quedan disponibles desde la sección RF/IF 21 y el conversor A/D 22. La memoria de datos 33 está organizada para una salida en paralelo masiva para que en la salida esté disponible simultáneamente una larga secuencia de datos. También, un registrador de desplazamiento 1004 se carga con la señal de réplica escogida y se organiza para una salida en paralelo masiva con la misma duración que la de la memoria de datos. Una muestra de la correlación cruzada (es decir, el producto escalar) entre la secuencia de datos en paralelo y la secuencia réplica en paralelo para una frecuencia Doppler, índice de código y desviación de código dados es generada de repente por el correlador paralelo 1000. En el correlador paralelo 1000, cada elemento de la secuencia de datos de memoria se multiplica por el elemento correspondiente de la secuencia réplica usando un multiplicador correspondiente en una matriz de multiplicadores. Las señales de salida del multiplicador se suman simultáneamente para formar el resultado de procesamiento coherente en la salida del correlador. El resultado de procesamiento coherente para una desviación de código adyacente se genera desplazando el registrador de réplica una etapa manteniendo a su vez estacionarios los datos de memoria. Alternativamente, la señal de réplica puede mantenerse estacionaria mientras se desplazan los datos de memoria.

En una realización interesante, los datos de salida en paralelo y las secuencias réplicas son de 1,0 ms de duración y abarcan un único ciclo del código C/A. La secuencia de datos se genera a partir de la señal de salida RF/IF muestreando a la velocidad de aproximadamente dos muestras por elemento de codificación de código C/A y digitalizando a tres niveles con un conversor A/D que usa un formato de signo-magnitud de dos bits. Esta velocidad de muestreo y número de niveles evita el solapamiento, evita la degradación sustancial de la SNR si los niveles umbrales A/D se eligen correctamente, y produce longitudes de secuencias del orden de 2100 muestras. El formato de signo-magnitud permite que se use un simple multiplicador en la matriz de multiplicadores descrita anteriormente. Son posibles otras representaciones de datos, velocidades de muestreo y longitudes de secuencias de salida en paralelo, como resultará evidente para los expertos en la materia.

La Figura 7 muestra un procedimiento para generar la secuencia réplica de salida en paralelo. En un generador de código/Doppler 1008, un generador de código C/A 1001 genera la secuencia de código C/A deseada y un generador de sinusoide digitalizada 1002 genera la secuencia de sinusoide digitalizada con la fase y la frecuencia Doppler deseadas. Un multiplicador 1003 multiplica secuencialmente el código y las secuencias de sinusoides proporcionados por el generador de código/Doppler 1008 para generar la secuencia réplica, y esta secuencia se desplaza en un registrador de código/Doppler de salida en paralelo (réplica) 1004.

La secuencia réplica se representa preferentemente en formato de signo-magnitud de tres niveles (dos bits), o un formato de signo de dos niveles (un bit), ya que estos formatos reducen la complejidad y el consumo de potencia del correlador paralelo en relación con un formato que usa más bits. Con sólo tres niveles o menos, la componente Doppler en la secuencia réplica tendrá gran contenido de armónicos y estos armónicos pueden correlacionarse erróneamente con una señal de entrada. Este problema puede evitarse escogiendo la frecuencia del oscilador local RF/IF para que la señal de salida RF/IF esté sustancialmente desviada respecto a la frecuencia cero. Escogiendo la desviación lo suficientemente grande, los armónicos de las frecuencias Doppler-réplica necesarias resultantes estarán bastante por encima de la frecuencia réplica Doppler más alta. El problema de los armónicos es conocido por los expertos en el diseño de receptores superheterodinos. Si se desea, los niveles de armónicos de réplica Doppler pueden reducirse usando más bits en la representación de la secuencia réplica y Doppler y más bits por muestra en el registrador de réplica. Sin embargo, esto aumentará el consumo de potencia y la complejidad (tamaño) de la implementación de adquisición de señal.

La Figura 8 muestra un corto segmento de una realización de la memoria de datos 33, el registrador de réplica 1004 y el correlador paralelo 1000 que usa el procedimiento de generación de réplica de la Figura 7. Tanto los datos como las secuencias réplicas usan una representación de signo-magnitud de dos bits, y como las filas de elementos en cada uno de la memoria 33, registrador de desplazamiento 1004 y correlador 1000 están alineadas entre sí a modo de columnas, los bits de señal (S) y magnitud (M) de muestras correspondientes de las dos secuencias pueden suministrarse convenientemente, en cada columna, a un multiplicador correspondiente 1200. Con valores de entrada de signo-magnitud de, por ejemplo, -1, 0 ó 1 de las dos secuencias de entrada, cada multiplicador 1200 genera -1, 0 ó 1 como señal de salida. Un conversor digital-analógico separado 1300 convierte en forma analógica cada señal de salida digital del multiplicador. Todas las señales de salida del conversor D/A se suman siendo suministradas a una salida común que representa el resultado de la correlación analógica. La suma analógica se implementa convenientemente usando suma de carga, pero también son posibles formas alternativas de suma analógica. Este procedimiento de suma es espacialmente eficiente, requiere muy baja potencia, no requiere ninguna memoria analógica y es muy rápido. Otra ventaja de esta arquitectura de correlador paralelo es que las secuencias de código y Doppler son programables, permitiendo que un único correlador busque rápidamente sobre múltiples índices de códigos, desviaciones y frecuencias Doppler en el procedimiento de adquisición.

La Figura 9 muestra una realización de una etapa del correlador paralelo de dos secuencias de la Figura 8. El multiplicador 1200 genera bits de salida de señal y magnitud que controlan los conmutadores 1400 y 1500 en un conversor D/A 1300. Los conmutadores conectan un extremo de un capacitor de suma de carga 1100 a un raíl de voltaje de referencia positivo o un raíl de referencia negativo, o a un raíl de voltaje de referencia de salida (por ejemplo, tierra). La suma se genera por un procedimiento de dos etapas. Primero se fija en bajo la línea de puesta a cero de la carga, cerrando un conmutador de puesta a cero de la carga 1600 y forzando al conmutador 1400 en cada etapa del correlador paralelo a conectar el capacitor asociado al raíl de referencia de salida (tierra en la Figura 9). Esto descarga todos los capacitores. Después se fija en alto la línea de puesta a cero de la carga, abriendo el conmutador de puesta a cero de la carga 1600 y permitiendo que los datos y los valores de réplica en cada etapa del correlador paralelo controlen los conmutadores de señal y magnitud asociados, 1500 y 1400, respectivamente. Este procedimiento de dos etapas asegura que no se produce exceso de carga en los capacitores de suma de carga a lo largo del tiempo. Es ventajoso que este correlador paralelo pueda implementarse en procedimientos digitales de bajo coste usando, por ejemplo, capacitores "divisores de frecuencias" metal-metal y conmutadores electrónicos binarios. Por último, es ventajoso que la suma de carga pueda extenderse a través de múltiples circuitos integrados simplemente extendiendo las líneas de suma.

La Figura 10 muestra otro procedimiento para generar la señal de réplica. Con este procedimiento, las secuencias réplica de código y Doppler se almacenan en registradores separados de salida en paralelo. El generador de código C/A 1001 del generador de código/Doppler 1010 genera la secuencia de código C/A deseada y esta secuencia se desplaza en un registrador de réplica de código 1005. Igualmente, un generador de sinusoide digitalizada 1002 del generador de código/Doppler 1010 genera la secuencia de sinusoide digitalizada con la fase y frecuencia Doppler deseadas, y esta secuencia se desplaza en el registrador de réplica Doppler 1006.

La Figura 11 muestra una realización de la memoria de datos 33, el registrador de réplica de código 1005, el registrador de réplica Doppler 1006 y el correlador paralelo 1000 que usa el procedimiento de generación de réplica de la Figura 10. Se usan un registrador de código separado 1005 y un registrador Doppler 1006, produciendo datos de memoria, código y secuencias Doppler separados. Los bits de signo (S) y magnitud (M) de muestras correspondientes procedentes de las tres secuencias se suministran a multiplicadores correspondientes 1201. Con valores de entrada de signo-magnitud de, por ejemplo, -1, 0 ó 1, procedentes de las secuencias de datos y Doppler, y -1 ó 1 procedentes de la secuencia de código, cada multiplicador 1201 genera un -1, 0 ó 1 como señal de salida. Las diferentes señales de salida del multiplicador se suman todas simultáneamente usando suma analógica como se describió previamente para el correlador paralelo de dos secuencias.

La Figura 12 muestra una realización de una etapa del correlador paralelo de tres secuencias de la Figura 11. La etapa mostrada del correlador es similar a la del correlador paralelo de dos secuencias de la Figura 9 excepto que el multiplicador tiene una puerta OR exclusiva extra 1205 para permitir que el bit del registrador de código separado incida en el signo del resultado de la multiplicación.

Los correladores paralelos de dos y tres secuencias de las Figuras 8 y 11 pueden generalizarse a correladores paralelos de secuencias plurales. En relación con el correlador de dos secuencias, el correlador de tres secuencias ha tenido una de las secuencias de correlación cruzada (la réplica) descompuesta en dos secuencias separadas. Esta descomposición puede aplicarse en general a las dos secuencias de datos y réplica para proporcionar un correlador paralelo de secuencia plural o máquina de producto escalar.

La suma analógica "diferencial" en el correlador paralelo puede tener susceptibilidad al ruido más baja y otras ventajas. La Figura 13 muestra una configuración conveniente de suma diferencial. En cada etapa del correlador paralelo, dos conversores D/A son activados en paralelo por las mismas señales de salida de signo y magnitud procedentes del multiplicador asociado. Un conversor está rotulado como positivo y su capacitor se conecta a una línea de suma positiva y el otro conversor está rotulado como negativo y su capacitor se conecta a la línea de suma negativa. Los conmutadores mostrados en cada conversor están implementados como conmutadores electrónicos, como es bien sabido en la técnica. Los dos conversores funcionan idénticamente excepto que el conmutador de signo 1500 en el conversor negativo está conectado en el sentido inverso respecto al conmutador de signo del conversor positivo. Con el procedimiento diferencial, debe tomarse la diferencia entre los resultados de la suma positivo y negativo para determinar el resultado final de la correlación coherente. Esto puede realizarse, por ejemplo, usando un amplificador de diferencia lineal de alta velocidad o de capacitor conmutado, como es sabido por los expertos en la materia. Alternativamente, los resultados de la suma positiva y negativa pueden ser convertidos de analógico a digital por separado y después calcularse su diferencia antes de la elevación al cuadrado y la acumulación no coherente.

El procedimiento de correlación paralela de tres secuencias de la Figura 11 usa menos potencia que el procedimiento de dos secuencias de la Figura 8 porque sólo el registrador de código de un bit de profundidad tiene que desplazarse al desarrollar resultados de correlación para desviaciones de código posteriores; la secuencia en el registrador Doppler separado puede mantenerse fija. Desplazando un registrador que es de dos bits de profundidad consume aproximadamente el doble de potencia que desplazar un registrador que es de un bit de profundidad. Debido a que el desplazamiento del registrador es un consumidor de potencia predominante con el procedimiento de correlación paralela, el procedimiento de tres secuencias es ventajoso. Por otra parte, el procedimiento de dos secuencias usa menos elementos (bits) del registrador de desplazamiento y menos puertas OR exclusivas en los multiplicadores y por lo tanto tienen una implementación menor. La diferencia de tamaño de implementación disminuye a medida que se incrementa el número de bits de la representación de la réplica Doppler.

Los conversores D/A 1300 mostrados en las Figuras 9 y 12 utilizan conmutadores en serie para controlar la carga de los capacitores de suma de carga. En la Figura 18 se muestra una realización alternativa para el multiplicador y el conversor analógico (D/A) para el caso de las tres secuencias. Una ventaja de esta realización es que las funciones lógicas digitales activan directamente los capacitores de suma de carga y no se necesita una conexión de conmutadores en serie. Esta combinación de multiplicador-D/A se implementa fácilmente en un procedimiento CMOS digital estándar. Los capacitores 1101 y 1102 son sustancialmente del mismo valor y juntos aseguran una conversión D/A de tres niveles, por ejemplo, -1, 0 y +1. El nivel -1 se invoca activando los dos capacitores bajos (tierra digital), el nivel +1 se invoca activando los dos capacitores altos (Vdd digital) y el nivel 0 se invoca activando un capacitor alto que activa a su vez el otro bajo. En un multiplicador 2001, la puerta NOR exclusiva 1210 y la puerta AND 1211 multiplican los datos de dos bits y los valores Doppler para formar el producto de signo-magnitud. La puerta NOR exclusiva 1212 convierte después el producto de dos bits en señales A y B que activan los dos capacitores en direcciones iguales o diferentes. Por último, las puertas NOR exclusivas 1213 multiplican las señales A y B por el valor de código binario, mientras que las puertas NOR 1214 aseguran la puesta a tierra de los capacitores para descargarlos durante la fase de puesta a cero.

Para una duración dada de señal GPS almacenada, existe un equilibrio entre la duración de procesamiento coherente y no coherente. A medida que se incrementa la duración de correlación coherente, la SNR de cada resultado de procesamiento coherente se incrementa, pero disminuye el número de resultados de procesamiento coherente disponibles para elevación al cuadrado y acumulación no coherente (integración). Es sabido por los expertos en la materia que la SNR mejora por 10 dB por década de incremento de duración de procesamiento coherente, pero incrementa sólo por aproximadamente 5 dB por década de duración de procesamiento no coherente. Así, para una duración dada de datos de memoria, la detección previa SNR se maximiza realizando una correlación no coherente larga. Sin embargo, el movimiento imprevisto del receptor o la fluctuación del oscilador local limitarán la duración posible de procesamiento coherente. También, a medida que se incrementa la duración de correlación coherente, el ancho de banda de las cajas Doppler se reduce y esto produce más cajas Doppler que los que deben buscarse. Las arquitecturas de las Figuras 4 y 5 permiten fácilmente el traspaso dinámico de duración de procesamiento coherente y no coherente a través del control del generador de réplica, la puesta a cero de los acumuladores coherente y no coherente, y la derivación de las funciones de cuadratura.

Normalmente es cierto que la detección previa SNR necesaria para detección fiable es inferior a la SNR necesaria para localización exacta de máximo de correlación (es decir, interpolación). De este modo, pueden minimizarse el tiempo y energía de adquisición usando correlaciones coherentes más cortas (y buscando de ese modo sobre menos cajas Doppler que son todo lo que las restricciones de fiabilidad de detección permitirán) hasta que se observe una detección de correlación, y después reprocesando los datos con correlación coherente más larga usando desviaciones de código y desplazamientos Doppler cercanos a los valores que produjeron el suceso de detección, para incrementar la SNR y realizar interpolación superior de desviación de código. Las arquitecturas de las Figuras 4 y 5 permiten fácilmente este procedimiento de dos etapas.

La Figura 14 muestra una sección de la forma de onda de autocorrelación sin ruido para una forma de onda P/N de código C/A de 1,0 ms (no muestreada). El valor de autocorrelación está muy cerca de cero para todas las desviaciones de magnitud mayor que un elemento de codificación de ancho y es una función triangular (de la desviación) para desviaciones de ancho de chip entre -1 y +1. En otro aspecto de la invención, la estimación exacta de tiempo máximo de correlación del subelemento de codificación se logra sin usar velocidades de muestreo que son sustancialmente superiores al doble de la velocidad de generación de elementos de codificación C/A usando una velocidad de muestreo que es un múltiplo no entero de la velocidad de generación de elementos de codificación C/A. Con un número entero N de muestras por elemento de codificación de código C/A, el valor de muestreo de autocorrelación en tiempo discreto permanece sustancialmente constante durante una variación de desviación de tiempo de señal de entrada de 1/N de un periodo de elemento de codificación de código C/A cuando el ancho de banda del receptor es sustancialmente más ancho que el ancho de banda de la señal GPS. Esta es una forma de cuantificación y produce error sustancial de cuantificación si N no es grande. Por ejemplo, una exactitud de medición de desviación de un décimo de un elemento de codificación de código C/A requeriría una velocidad de muestreo de N=10 veces la velocidad de generación de elementos de codificación de código C/A. Con un ancho de banda del receptor más limitado, el valor de muestreo de autocorrelación varía con la desviación de tiempo de la señal de entrada, pero no necesariamente de manera lineal con la desviación de entrada. Si se usa una velocidad de muestreo de múltiplo no entero, entonces los instantes de muestreo preceden o fluctúan en la posición relativa del elemento de codificación a medida que se muestrea una secuencia de C/A elementos de codificación de código de la señal. Esta precesión permite que el valor de autocorrelación calculado cambie sustancialmente de manera lineal con el desplazamiento de tiempo de la señal de entrada, y con desplazamientos de tiempo mucho menores. Aunque la descripción anterior se ha centrado en la autocorrelación del código C/A binario, el procedimiento de precesión de muestreo es aplicable en general a señales de múltiples niveles.

Con un índice de código réplica y frecuencia Doppler que iguala a los de una señal de entrada con ruidos, el correlador en serie o paralelo calculará muestras con ruido de la función de autocorrelación mostrada. Escogiendo la velocidad de muestreo de señales para que exista un número entero de muestras (por ejemplo, 2183) por periodo de código C/A de 1,0 ms, los resultados de la correlación de, por ejemplo, veinte secuencias consecutivas de memoria de datos de 1,0 ms (que usan la misma desviación de código réplica) producirán veinte muestras con ruido del mismo punto en la forma de onda de autocorrelación de código C/A. Durante la adquisición de señal, la frecuencia y fase Doppler réplicas casi nunca igualan exactamente las de la señal, de manera que es necesaria la cuadratura del resultado de la correlación coherente para garantizar un resultado de correlación positivo. La Figura 14 también muestra puntos (x) de muestreo de correlación coherente de 1,0 ms elevados al cuadrado calculados para varias desviaciones de código cerca del de la señal recibida, y con índice de código y frecuencia y fase Doppler que igualan los de la señal de entrada. Promediando las muestras elevadas al cuadrado de la misma desviación de código, se genera una estimación de ruido inferior del valor de autocorrelación correspondiente. También se muestran en la figura típicas muestras de autocorrelación promediadas. Este promediado es la llamada acumulación no coherente. La fase de la cuadrícula de muestreo, relativa a la función triangular, depende de la fase de la forma de onda recibida relativa al reloj de muestreo A/D de entrada.

En la forma de onda de la Figura 14, el tiempo del máximo de autocorrelación es un parámetro de interés, y este tiempo máximo no está normalmente sobre la cuadrícula de muestreo. Sin embargo, usando los valores promediados de autocorrelación que rodean el tiempo máximo, el tiempo máximo puede estimarse por interpolación. Diversos procedimientos de interpolación son conocidos por los expertos en la materia, pero un procedimiento supone ordenar las muestras promediadas de autocorrelación según desviaciones de código crecientes y después buscar las dos entradas adyacentes más grandes. La entrada izquierda (la anterior) y su vecina izquierda (puntos B y A respectivamente en la figura) definen juntos una línea, mientras que la entrada derecha y su vecina derecha (puntos C y D respectivamente en la figura) definen juntos otra línea. Estas dos líneas se cruzan en algún lugar entre los dos puntos extremos originales (A y D en la figura) cuando la SNR es suficientemente alta, y el tiempo asociado con esta intersección es el tiempo máximo de correlación estimado. Este procedimiento requiere la solución de dos ecuaciones simultáneas, puede usarse con los procedimientos de correlador en serie o paralelo, y sería calculado por el control 35 mostrado en la Figura 4 o la Figura 5.

La Figura 15 muestra un sistema de adquisición basado en correlador paralelo de baja potencia con procesamiento I/Q completo en el que la sección RF/IF (no mostrada) genera dos señales de salida de cuadratura que se pasan a los conversores A/D de entrada 22 y 56. El control 35 aplica potencia a la sección RF/IF y a los conversores A/D de entrada 700 y 701. El conversor A/D 56 genera datos I muestreados que se almacenan en la memoria I de datos, mientras que el conversor A/D 22 genera datos Q muestreados que se almacenan en la memoria Q de datos.

En una realización del sistema, los conversores A/D de entrada muestrean periódicamente las señales de entrada I y Q a aproximadamente 2183 millones de muestras por segundo, produciendo 2183 muestras por ciclo de código C/A y aproximadamente 2,1 muestras por elemento de codificación de código C/A. Las muestras se cuantifican a 3 niveles y usan representación de signo-magnitud de dos bits, como se describió antes. Las memorias de almacenamiento de datos I y Q son cada una suficientemente grande para almacenar los segmentos de datos completos necesarios para adquisición de señales. Para utilización no militar, esta es normalmente 20 ms. 20 ms (2183 x 20 muestras) después de haber sido almacenados los datos I y Q, se quita potencia de la sección RF/IF y de los conversores A/D de entrada, y se inicia el procesamiento de adquisición. Las memorias de datos I y Q están organizadas cada una como veinte filas de 2183 muestras de dos bits, con 2183 salidas simultáneas (una fila entera). Se usan cuatro correladores paralelos de tres secuencias separados, rotulados II, IQ, QI y QQ. Juntos, estos comprenden un correlador paralelo complejo 70. Los correladores paralelos usan cada uno longitudes de secuencias de 2183 muestras. La memoria de datos I activa los correladores II e IQ, mientras que la memoria de datos Q activa los correladores QI y QQ. También, el registrador Doppler I activa los correladores II y QI, mientras que el registrador Doppler Q activa los correladores IQ y QQ. El orden de procesamiento de datos se fija de manera que todas las desviaciones de código réplica deseados son examinados para un índice de código réplica y frecuencia Doppler dados antes de que se cambie el índice de código o la frecuencia Doppler. Además, todas las desviaciones de código deseados son procesados para una fila dada de datos I y Q almacenados antes de que se cambie la fila. Lo más probable es que esto minimizará la lectura de memoria combinada y el uso de energía de desplazamiento del registrador de código. También son posibles otros órdenes de procesamiento de fila de memoria, índice de código y frecuencia Doppler, y el orden puede escogerse para minimizar el consumo de energía. Los resultados del procesamiento coherente II y QQ se suman para formar II+QQ conectando las líneas de suma asociadas, y los resultados del procesamiento coherente QI e IQ se suman conectando sus líneas de suma asociadas. Para procesamiento correcto I-Q, debe invertirse el resultado QI o el IQ, y esto puede lograrse, por ejemplo, invirtiendo el sentido de todos los conmutadores de signo en todos los conversores analógicos del correlador paralelo escogido. En est realización, se forma IQ-QI.

Con las señales GPS, la SNR de cada señal II+QQ e IQ-QI es típicamente de 0 a 4 dB. Estas señales se representan adecuadamente con sólo unos pocos niveles (por ejemplo, -1, 0, 1) y son convertidos a formato digital por los conversores A/D 700 y 701, y después elevados al cuadrado por separado por los operadores de ley cuadrática 702 y 703. Las señales elevadas al cuadrado son sumadas por el sumador digital 46 y almacenadas en el acumulador 44. El acumulador 44 tiene una posición de almacenamiento separada asociada con cada desviación de código posible, y los resultados de correlación para cada desviación de código con diferentes segmentos de datos recibidos se acumulan en la posición de almacenamiento asociada.

La Figura 16 muestra una realización de un conversor A/D de cuadratura flash que combina las funciones A/D y de cuadratura. En esta figura, dos comparadores 61 y 62 determinan si el valor analógico está por encima, por debajo o entre los dos valores umbrales asociados con valores de representación analógica -1, 0, +1. Una unidad lógica 63 asigna después el estado de salida conjunta de los comparadores al valor digital elevado al cuadrado apropiado. Si se desea, este conversor flash de cuadratura se generaliza fácilmente a más de tres niveles de representación sumando más comparadores y voltajes umbrales.

Las velocidades de muestreo, longitudes de secuencias almacenadas y longitudes de salidas de memoria simultáneas pueden escogerse para ajustarse mejor a la aplicación GPS. Por ejemplo, almacenando todo el segmento de datos necesario para adquisición de señales, la sección RF/IF puede desconectarse tras el tiempo más corto posible (acorde con la recepción del segmento de datos necesario). El conjunto de datos almacenados puede usarse entonces para el procesamiento de todas las cajas SCD en la búsqueda de adquisición. Alternativamente, puede usarse una memoria más corta a expensas de tener que mantener encendida la sección RF/IF durante un tiempo más largo. Por ejemplo, otra realización interesante usa una organización de memoria "Ping-Pong" y se ilustra en la Figura 19. En esta figura, las memorias de almacenamiento de datos I y Q 192 y 194, respectivamente, duran cada una sólo 2,0 ms y están organizadas como dos filas de 1,0 ms de salida en paralelo (por ejemplo, 2183 muestras en cada fila, como anteriormente). En los dos canales de datos I y Q, se accede en paralelo a una fila de datos, para correlación paralela, mientras que la otra fila de datos está siendo escrita con datos digitalizados que llegan de la sección RF/IF. Todas las longitudes de secuencias de datos I y Q se procesan cada una en segmentos de 1,0 ms. Todo el conjunto de datos de 20 ms se procesa luego para una única caja SCD en aproximadamente 20 ms. Debido a que no se almacenó toda la secuencia de datos, debe activarse la sección RF/IF y debe producir otra secuencia completa de si se va a probar otra caja SCD. En promedio, esto incrementa el tiempo que la sección RF/IF debe mantenerse activada durante la adquisición de señales. Sin embargo, la reducción de tamaño de memoria puede ser drástica. En algunas aplicaciones (por ejemplo, receptores militares bajo intensas condiciones de interferencia), la SNR GPS es muy baja y la longitud de secuencia de datos necesaria para adquisición puede ser tan larga que el almacenamiento de toda la secuencia es poco práctico. Bajo tales circunstancias, la arquitectura de adquisición en Ping-Pong es ventajosa.

En algunas aplicaciones será ventajoso reducir más el tamaño de las memorias de almacenamiento de datos. Con la organización de memoria de dos segmentos (Ping-Pong), puede procesarse un flujo continuo largo de datos de salida del receptor. A expensas de un tiempo para adquisición más largo, las memorias de datos I y Q de dos segmentos 192 y 194 (Figura 19) pueden reducirse a memorias de un único segmento eliminando una de las secciones de 1,0 ms de cada memoria. Con esta reducción, los segmentos de salida del receptor de 1,0 ms adyacentes en el tiempo no se procesan. En cambio, sólo se captura en memoria y se procesa cada uno de los otros segmentos de 1,0 ms, y esto alarga el tiempo transcurrido para procesar un número dado de segmentos de señales recibidos.

Para reducir más el tamaño de memoria y la complejidad del correlador paralelo, las longitudes del correlador paralelo y los registradores asociados y los segmentos de memoria pueden hacerse todas menores que la duración deseada de procesamiento coherente. La duración deseada de procesamiento coherente puede lograrse procesando múltiples segmentos de datos más cortos y combinando coherentemente sus resultados. Por ejemplo, puede lograrse una duración de procesamiento coherente de 1,0 ms usando un único correlador paralelo de 1,0 ms de duración sobre dos segmentos de datos adyacentes de 0,5 ms y sumando sus resultados digitalmente, después de la conversión A/D. Son posibles diversas combinaciones de duración del correlador, duración de procesamiento coherente, número de segmentos de memoria y anchura de búsqueda de desviación de código.

Cuando el coste, tamaño y disipación de potencia de una memoria estándar de entrada en serie y salida en serie (SISO) es suficientemente bajo, puede ser ventajoso almacenar en tal memoria todas las secuencias de datos I y Q necesarias, desconectar la sección RF/IF del receptor y usar esta memoria en combinación con las arquitecturas de memoria en Ping-Pong o de segmento único para examinar todas los cajas SCD deseadas. Todas las secuencias de datos I y Q se leen de la memoria SISO una vez para cada caja SCD probada, y este procedimiento de lectura consumirá energía. Sin embargo, debido a que la sección RF/IF está desconectada, el uso de energía del sistema se reducirá si la disipación de potencia de una memoria SISO es suficientemente baja en relación con la de la sección RF/IF del receptor. También son interesantes otras duraciones de secuencias almacenadas, duraciones de salidas de memoria simultáneas, y velocidades de muestreo.

En las realizaciones del correlador paralelo de dos secuencias o tres secuencias de las Figuras 8 y 11, el producto de datos asociados y muestras de réplica se realiza en paralelo dentro del correlador. Esto permite que se prueben cajas Doppler diferentes para adquisición sin tener que reunir nuevos datos recibidos. La Figura 20 muestra una realización alternativa de una etapa de un correlador paralelo y la memoria en paralelo asociada donde los datos y las muestras Doppler son multiplicados entre sí por el multiplicador 2001 antes del almacenamiento en la memoria en paralelo 2002. Esto es ventajoso porque así se simplifican los multiplicadores en el correlador paralelo. Cada multiplicador del correlador multiplica ahora su muestra almacenada asociada sólo por un único bit de código asociado. El multiplicador combinado y el conversor D/A para esta realización de correlador son similares a los mostrados en la Figura 18, excepto que el multiplicador de datos-Doppler y el conversor de señales A-B, compuesto de las puertas NOR exclusivas 1210 y 1212 y la puerta AND 1211, se mueve fuera del correlador y por delante de la memoria de datos. Las entradas desconectadas a las puertas NOR exclusivas 1213 están conectadas a las salidas de memoria de datos. Con est realización, deben almacenarse nuevos datos si se va a probar una caja Doppler diferente para adquisición, pero esto no es una desventaja en algunas aplicaciones.

El correlador paralelo combinado y la memoria en paralelo mostrados en la Figura 20 pueden usarse ventajosamente para formar un motor de adquisición GPS de procesamiento I-Q completo. En el motor de adquisición I-Q completo mostrado en la Figura 19, existen cuatro correladores paralelos separados conectados a los datos I y Q y a los registradores Doppler I y Q (memoria en paralelo), así como al registrador de código en paralelo. Una realización I-Q completa alternativa que usa la organización más sencilla de correlador y memoria de la Figura 20 se muestra en la Figura 21. En esta realización, las cuatro memorias de datos-Doppler en paralelo mantienen las secuencias del producto de datos-Doppler II, QQ, IQ y QI, respectivamente. Cada memoria en paralelo puede estar organizada como memoria Ping-Pong o de segmento simple, como se describió anteriormente. No existe almacenamiento separado de datos y Doppler. Cada memoria en paralelo se conecta a un correlador paralelo asociado, y cada correlador paralelo también se conecta al registrador único de código en paralelo. La interconexión reducida entre secciones de memoria y secciones de correlador permite a esta realización de procesador I-Q completo tener una implementación de circuito integrado más sencilla (es decir, menor y menos costosa).

La complejidad de la realización de la Figura 21 puede reducirse aún más realizando la suma II+QQ y la resta QI-IQ antes del almacenamiento de datos. Antes del almacenamiento, las señales de salida de la suma y la resta pueden redondearse o truncarse a menudo a dos bits con poca degradación de la SNR. Entonces, como se muestra en la Figura 22, sólo se necesitan dos memorias de datos-Doppler (una para datos II+QQ, la otra para datos QI-IQ), dos correladores paralelos y un registrador de código. Cada memoria de datos-Doppler puede estar organizada como memoria Ping-Pong o de segmento único, como se describió anteriormente. También son posibles y ventajosas otras organizaciones del correlador paralelo, memoria en paralelo y las multiplicaciones de secuencias.

La Figura 17 muestra una organización combinada de correlador paralelo,generación de réplica y memoria de datos (sólo para el procedimiento de correlación II) que reduce el número de desplazamientos de registradores de código a 2183 desplazamientos por combinación código/Doppler y elimina la necesidad de ninguna RAM de acumulación no coherente. La relación es que la memoria de entrada debe segmentarse ahora para permitir que se acceda se acceda simultáneamente a todos los datos almacenados. Estos datos se aplican, en bloques de 1,0 ms, a correladores paralelos separados. Estos correladores paralelos están activados todos por las mismas réplicas de código y Doppler, y generan simultáneamente (en un ciclo de código completo) las veinte secuencias de correlación separadas de 1,0 ms que fueron acumuladas previamente secuencialmente en el tiempo. Los conversores A/D de cuadratura separados convierten las secuencias de correlación analógica a formato digital donde un árbol sumador 80 forma la secuencia de correlación acumulada. La RAM de acumulación puede evitarse por completo realizando la búsqueda de máximos y el procedimiento de interpolación en la secuencia de correlación acumulada a medida que está siendo generada. En esta disposición, los registradores de código y Doppler ahora activan veinte cargas donde previamente activaban una, lo que puede anular algo de la reducción de energía.

Cuando se usa el correlador paralelo con registradores de datos y de réplica para el caso de dos secuencias, o con registradores de datos, Doppler y código para el caso de tres secuencias, es ventajoso minimizar la energía usada en cargar (registrar) los diversos registradores. En otro aspecto de la presente invención, la carga de los diversos registradores se realiza en una operación de baja energía usando un registrador de desplazamiento de escáner para determinar qué etapas de los registradores de datos, Doppler y código se van a registrar en cada instante. La Figura 23 muestra un registrador de desplazamiento de escáner 304 en combinación con el registrador de datos 300, registrador Doppler 301 y registrador de código 302 para el caso de tres secuencias. En un procedimiento de operación, las muestras llegan secuencialmente para cada una de las secuencias de datos digitales, Doppler y código y las velocidades de muestreo son las mismas. A medida que llegan las muestras para cada secuencia respectiva, son registradas en ubicaciones secuenciales correspondientes en sus registradores respectivos. En sincronismo con las muestras que llegan, un único uno lógico se desplaza a lo largo del registrador de escáner binario, permitiendo el registro de las muestras que llegan en ubicaciones secuenciales correspondientes de los registradores respectivos. La operación de registro es de muy baja energía porque sólo dos ubicaciones adyacentes del registrador de escáner cambian su valor almacenado en cada desplazamiento, y ninguno de los registradores respectivos se desplaza durante la operación de registro.

Aunque la invención descrita es aplicable a adquisición de señales GPS C/A, también puede usarse para reducir drásticamente tanto el tiempo como la energía requeridos para adquirir directamente las señales GPS militares P(Y) sin adquirir primero las señales C/A. Alterando la componente generadora de código de satélite del generador de código/Doppler en las Figuras 4 ó 5 para generar el código P(Y) en lugar del código C/A, los procedimientos y arquitecturas descritos en este documento se vuelven aplicables al caso P(Y).

Aunque sólo se han ilustrado y descrito ciertas características preferidas de la invención, a los expertos en la materia se les ocurrirán muchos cambios y modificaciones.

Claims

1. Un receptor GPS de espectro ensanchado de secuencia directa (14) capaz de recibir una pluralidad de señales procedentes de transmisores de satélites respectivos (12), comprendiendo dicho receptor:

un sintonizador (21) para recibir dichas señales y que incluye una sección RF/IF para producir una señal de frecuencia intermedia, incluyendo dicho sintonizador un conversor (22) para muestrear dicha señal de frecuencia intermedia;

una memoria de almacenamiento de señales(33) para almacenar una longitud de dicha señal IF muestreada para permitir la adquisición de señales, y un medio de control (35) adaptado para desconectar dicha sección RF/IF después de dicho almacenamiento;

medios (24) para generar réplicas de señales diferentes con códigos, desviaciones de códigos y frecuencias Doppler respectivamente diferentes, y medios (35) para indexar a través de dichas réplicas para seleccionar dichas réplicas para correlación con la señal almacenada en la memoria de almacenamiento de señales(33);

medios de procesamiento (23, 29, 30, 31) para determinar el grado de correlación entre dichas señales de réplica y la señal almacenada en la memoria de almacenamiento de señales(33); y

dicha memoria de almacenamiento de señales(33) manteniendo dicha señal IF muestreada mientras el grado de correlación está siendo determinado por dichos medios de procesamiento.

2. El receptor de la reivindicación 1, en el que:

dichos medios de procesamiento (23, 29, 30, 31) incluyen un multiplicador (2003).

3. El receptor de la reivindicación 1, en el que:

dichos medios de procesamiento incluyen un correlador (23).

4. El receptor de la reivindicación 3, en el que:

dicho correlador comprende un correlador paralelo.

5. El receptor de la reivindicación 2, en el que:

dicho multiplicador comprende un multiplicador para multiplicar señales de salida I y Q procedentes de dicho conversor con dichas señales de réplica I y Q para proporcionar datos II+QQ y datos QI-IQ.

6. Un procedimiento de adquisición de una señal GPS en un receptor GPS de espectro ensanchado de secuencia directa (14) capaz de recibir una pluralidad de señales procedentes de transmisores de satélites respectivos (12), comprendiendo dicho procedimiento:

recibir dichas señales en una sección RF/IF y producir una señal de frecuencia intermedia a partir de la misma y muestrear dicha señal de frecuencia intermedia;

almacenar una longitud de dicha señal IF muestreada en una memoria de almacenamiento de señales(33) para permitir la adquisición de señal, y desconectar dicha sección RF/IF después de dicho almacenamiento;

generar réplicas de señales diferentes con códigos, desviaciones de códigos y frecuencias Doppler respectivamente diferentes, e indexar a través de dichas réplicas para seleccionar dichas réplicas para correlación con la señal almacenada en la memoria de almacenamiento de señales(33);

determinar el grado de correlación entre dichas señales de réplica y la señal almacenada en la memoria de almacenamiento de señales(33); y

mantener dicha señal IF muestreada en dicha memoria de almacenamiento de señales(33) mientras el grado de correlación está siendo determinado.