ES2227599T3

ES2227599T3 - Aparato para desmodulacion y descodificacion de señales de video.

Info

Publication number: ES2227599T3
Application number: ES96923554T
Authority: ES
Inventors: John Sidney Stewart
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1995-07-12
Filing date: 1996-06-28
Publication date: 2005-04-01
Anticipated expiration: 2016-06-28
Also published as: BR9609629A; US5671253A; KR100448181B1; WO1997003509A1; JPH11509063A; PL324380A1; DE69633830T2; CA2226503A1; EP0872096B1; JP3795528B2; CA2226503C; CN1110176C; IN190362B; TW362333B; MY112514A; DE69633830D1; CN1191050A; PL180624B1; MX9800367A; EP0872096A4

Abstract

UN RECEPTOR ADAPTATIVO INCLUYE UN DEMODULADOR (10) ADAPTATIVO Y UN DECODIFICADOR (12) ADAPTATIVO PARA SUMINISTRAR DATOS DE SALIDA DEMODULADOS Y DECODIFICADOS PROCEDENTES DE UNA SEÑAL DE VIDEO CODIFICADA PARA SU TRANSMISION POR CABLE, TIERRA O SATELITE. EL DEMODULADOR RECUPERA LOS DATOS DE SALIDA DEMODULADOS USANDO UNA RED (25) ADAPTATIVA DE RECUPERACION TEMPORAL Y UNA RED (25) DE RECUPERACION PORTADORA ADAPTATIVA QUE INCORPORA UNA RED PARTIDORA SELECCIONABLE (30, 35, 40). ADEMAS, UNA RED (25) DE CONTROL DE GANANCIA AUTOMATICO DENTRO DEL DEMODULADOR SUMINISTRA UNA SALIDA DE CONTROL DE GANANCIA COMO FUNCION DE LA DIFERENCIA ENTRE LAS SEÑALES PRODUCIDAS ANTERIORMENTE Y POSTERIORMENTE POR EL PARTIDOR. EL DEMODULADOR PODRA INCORPORAR, ADEMAS, UN DETECTOR DE LA CALIDAD DE SEÑALES QUE USA SEÑALES DE LA RED PORTADORA DE RECUPERACION PARA SUMINISTRAR UNA ESTIMACION DEL ERROR EN LOS DATOS DE SALIDA DEMODULADOS. EL DECODIFICADOR PRODUCE UNA SALIDA DECODIFICADA VITERBI DE LOS DATOS DE SALIDA DEMODULADOS USANDO UN DECODIFICADOR DE VELOCIDAD DE CODIFICACION SELECCIONABLE TIPO VITERBI.

Description

Aparato para desmodulación y descodificación de señales de vídeo.

Este invento se refiere al campo del procesado de señales digitales, y más en particular a la desmodulación y la descodificación de señales de vídeo codificadas según diferentes normas para su transmisión por satélite o terrestre, por ejemplo.

Los sistemas de televisión digital usados para emisiones terrestres o por satélite modulan y codifican las señales de televisión para su transmisión por diferentes métodos y en diferentes formatos de la señal. El método y el formato particulares adoptados pueden ser prescritos mediante una especificación reconocida internacionalmente. Una de tales especificaciones, preparada para un sistema de comunicaciones por satélite europeo, es la "Especificación del Sistema de Codificación de Modulación/Canal de Línea de Base para Televisión Multi-Programa Digital por Satélite", elaborada por la European Broadcasting Union (Unión de Radiodifusión Europea), de 19 de noviembre de 1993. Este sistema es también conocido como el sistema Direct Video Broadcasting (DVB) (Emisión de Vídeo Directa) y cubre la distribución de señales de televisión tanto por satélite como por cable. Otro sistema de transmisión, ya en uso en los EE.UU. y definido por una especificación comercial patentada, es el Sistema de Satélite Digital (DSS). No obstante, ya sea el formato de la señal transmitida el prescrito por una norma reconocida, o ya sea el de una especificación comercial patentada, un receptor de señales de vídeo debe ser capaz de recibir el formato de la señal transmitida. Un sistema para recibir diferentes formatos de señales transmitidas en el contexto de los diferentes tipos de transmisión, tales como los de transmisión por satélite, terrestre y por cable, se ha descrito en la patente de EE.UU. nº 5.497.401 titulada "A Branch Metric Computer for a Viterbi Decoder of a Punctured and Pragmatic Trellis Code Convolutional Decoder Suitable for Use in a Multi-Channel Receiver of Satellite, Terrestrial and Cable Transmitted FEC Compressed-Digital Television Data" (Un Ordenador Métrico Ramificado para un Descodificador de Viterbi de un Descodificador Convolutional de Código de Enrejado Perforado y Pragmático Adecuado para Uso en un Receptor Multi-Canal de Datos de Televisión Digital Comprimidos de FEC (Corrección de Error Hacia delante) Transmitidos por Satélite, por Transmisión Terrestre y por Cable) de J. S. Stewart y otros.

En un receptor de señales de vídeo se emplean funciones de desmodulación y descodificación que están relacionadas específicamente con el formato de la señal a ser recibida. La función de desmodulación depende del tipo de modulación, de la forma de la señal, del régimen de datos empleado por el sistema de transmisión, y de si se requiere una sola salida o una salida diferencial. La función de descodificación depende del tipo de codificación, de la mezcla, del intercalado y del régimen de código empleado por el codificador del sistema de transmisión.

De acuerdo con el presente invento, se reconoce que una red de procesado de señales puede acomodar ventajosamente múltiples funciones de desmodulación y de descodificación en el contexto de un sistema de procesado de señales de televisión digital. De acuerdo con los principios del invento, una red de procesado de señales digitales descrita proporciona redes de desmodulación y descodificación de adaptación que incorporan diferentes tipos de funciones de desmodulación y de descodificación.

En la patente de EE.UU. nº 5.042.052, concedida a Roberts y otros, titulada "Carried acquisition scheme for QAM and QPSK data" ("Esquema de Adquisición de Portadora para datos QAM y QPSK"), se describe un detector de fase dirigido por energía, que controla a un oscilador controlado por voltaje (VCO) para proporcionar la adquisición aproximada de una portadora, y un detector de fase dirigido por decisión que hace uso de información del reloj del sistema para controlar el VCO dentro de una tolerancia más estrecha. En la patente de EE.UU. nº 5.134.464, concedida a Basile y otros, titulada "Method and apparatus for the transmission and reception of a multicarrier digital television signal" ("Método y aparato para la transmisión y la recepción de una señal de televisión digital multiportadora"), se describe una señal de fuente de televisión codificada en una señal multiplexada en frecuencia con una pluralidad de subportadoras moduladas con información digital. En la patente de EE.UU. nº 5.577.087 concedida a Furuya, titulada "Variable modulation communication method and system" ("Método y sistema de comunicación con modulación variable"), se describe la comunicación que se efectúa usando modulación multinivel o bien un número más pequeño de niveles de modulación sobre la base de una calidad vigilada de la calidad de transmisión del camino de transmisión.

El invento se refiere a una red desmoduladora para desmodular una portadora modulada con datos de modulación en uno de entre una pluralidad de diferentes formatos de modulación, que comprende:

una red de recuperación de temporización para recuperar datos de temporización de dicha portadora modulada;

una red de recuperación de portadora que responde a dichos datos de temporización para recuperar dichos datos de modulación de dicha portadora en dichos diferentes formatos de modulación;

caracterizada porque, al ser dichos datos de modulación datos de vídeo, comprende además la misma:

una red recortadora seleccionable incluida en dicha red de recuperación de portadora para aplicar un conjunto de umbrales de decisión a datos proporcionados por dicha red de recuperación de portadora para recuperar dichos datos de vídeo, siendo seleccionado dicho conjunto de umbrales de decisión de entre una pluralidad de conjuntos de umbrales de decisión adecuados para dichos diferentes formatos de modulación.

El invento se refiere también a un receptor que comprende la antes citada red desmoduladora y caracterizado además porque:

dichos datos de vídeo de modulación están codificados en uno de entre una pluralidad de formatos diferentes;

la red de recuperación de temporización está adaptada para llevar a cabo la recuperación como una función de un formato de modulación de portadora recibido;

dicho receptor comprende además:

un descodificador de Viterbi de adaptación para descodificación de Viterbi de dichos datos de modulación recuperados y para proporcionar una salida descodificada de Viterbi como una función de un formato de codificación de datos recibidos;

un desintercalador de adaptación para desintercalar dicha salida descodificada de Viterbi y proporcionar una salida de acuerdo con una función de desintercalación seleccionada de entre una pluralidad de funciones de desintercalación;

un procesador de error de adaptación para corregir de error dicha salida de desintercalación para proporcionar una salida corregida de error; y

un desmezclador para desmezclar dicha salida corregida de error.

Breve descripción de los dibujos

En los dibujos:

La Figura 1 es un diagrama bloque de un aparato de acuerdo con los principios del invento para desmodulación y descodificación de adaptación de señales codificadas en formatos DSS y DVD.

La Figura 2 es un diagrama bloque en el que se han ilustrado los elementos de la Figura 1 configurados para desmodular y descodificar un formato de señal de satélite DSS.

La Figura 3 es un diagrama bloque en el que se han ilustrado los elementos de la Figura 1 configurados para desmodular y descodificar un formato se señal de satélite DVB.

La Figura 4 es un diagrama bloque en el que se han ilustrado los elementos de la función de la Figura 1 configurados para desmodular y descodificar un formato de señal por cable DVB.

La Figura 5 es un diagrama bloque más detallado del aparato de desmodular de la Figura 1.

La Figura 6 es un diagrama bloque en el que se han ilustrado las funciones de cálculo de error de AGC (Control de Ganancia Automático) del aparato de desmodular de la Figura 5.

En la Figura 1 se ha representado un sistema de acuerdo con el invento para desmodular y descodificar señales de diferentes formatos de señal, tales como señales de televisión por satélite y por cable. En particular, este sistema es configurable para desmodular y descodificar señales en formatos de señal por satélite DSS, por satélite DVB, o por cable DVB. Esta capacidad de configuración ha sido conseguida haciendo máximo uso de las funciones comunes al proceso de desmodulación y de descodificación de los tres formatos de señal. Se ha conseguido también, a través de una apropiada selección, la ejecución y el establecimiento de interfaces de las funciones de desmodulación y de descodificación.

En la Figura 1, una portadora modulada con datos de vídeo es recibida por una antena 15, y es procesada y digitalizada por la red 20. La señal de salida digital resultante es desmodulada por el desmodulador 10 y es descodificada por el descodificador 12. La salida del descodificador 12 es además procesada para proporcionar datos de vídeo de salida descomprimidos, adecuados para su presentación por un dispositivo de presentación. Tanto el desmodulador 10 como el descodificador 12 son redes de desmodulación y de descodificación de adaptación que incorporan diferentes tipos de funciones de desmodulación y de descodificación que son seleccionadas por el microcontrolador 105 a través de la interfaz 100. Tanto el desmodulador como el descodificador 12 son configurados mediante una señal de Control procedente de la interfaz 100 del microcontrolador. El estado de la señal de Control proporcionada por la interfaz 100 viene determinado por señales proporcionadas por el microcontrolador 105 a la interfaz 100. En la Figura 2, el desmodulador y el descodificador 12 de la Figura 1 están configurados para recibir un formato de señal de satélite DSS. En las Figuras 3 y 4, el desmodulador 10 y el descodificador 12 de la Figura 1 están configurados para recibir formatos de señal de satélite DVB y por cable DVB, respectivamente. Tanto el desmodulador configurable 10 como el descodificador configurable 12 pueden ser acomodados ventajosamente en un solo dispositivo de procesado de la señal, tal como un circuito integrado, por ejemplo.

El desmodulador configurable 10 proporciona las funciones requeridas para desmodular cada uno de los formatos de señal DSS y de señal DVB. Las funciones primarias del desmodulador 10 son las de recuperación y seguimiento de la frecuencia de la portadora, la recuperación de la frecuencia del reloj de datos transmitidos, y la recuperación de los propios datos de vídeo. Además, el desmodulador incluye una red de AGC (Control Automático de la Ganancia) (Figura 5) para escalar apropiadamente los datos de entrada analógicos, con anterioridad a la conversión de analógico a digital en la unidad 20. Las funciones del desmodulador son ejecutadas por las unidades 25, 30, 35, 40 y 45. Las operaciones de recuperación de la temporización, de recuperación de la portadora, de la intercaladora, y el descodificador diferencial, son conocidas individualmente y se han descrito en general, por ejemplo, en el texto de referencia Digital Communication, (Comunicación Digital), de Lee y Messerschmidt (Kluwer Academic Press, Boston, MA, EE.UU., 1988).

En la Tabla I se han representado las diferentes características funcionales que presenta el desmodulador 10 en los tres modos de formatos de señal.

TABLA I Funciones del Desmodulador 10 en los Modos DSS y DVB

1

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El desmodulador 10 acomoda las diferencias en el régimen de reloj de datos, en la Ecualización de Alimentación Hacia delante, en la Ecualización de Realimentación de la Decisión, en el Factor de Exceso de Anchura de Banda (EBF), en el tipo de modulación, en las constelaciones de símbolos, y en la descodificación para los tres formatos de señal de entrada relacionados en la Tabla I. La diferencia en el régimen del reloj se acomoda asegurando para ello que el sistema sea capaz de operar a las frecuencias de reloj de datos más alta y más baja de los tres formatos de señal de entrada. Las otras diferencias se acomodan configurando para ello las funciones de desmodulación concernidas, como se describe en lo que sigue.

En la Figura 5 se ha representado el desmodulador 10 de la Figura 1 con mayor detalle. En la Figura 5, una señal de entrada procedente de la antena 15 es recibida, convertida a forma digital y procesada por la red de entrada 20. La red 20 incluye sintonizador de radiofrecuencia (RF) y mezclador de frecuencia intermedia (IF), y etapas de amplificación 200 para conversión de reducción de la señal de vídeo de entrada a una banda de frecuencia más baja adecuada para posterior procesado. La red 20 incluye también un amplificador 205 controlado por ganancia y una red 207 de división de fase. La red de división de fase divide la señal de vídeo recibida en las componentes de cuadratura
I y Q. El amplificador 205 escala apropiadamente las componentes I y Q para digitalización mediante convertidores de analógico a digital 210 dentro de la red 20. Una señal de Control de Ganancia Automático (AGC) para el amplificador 205 es proporcionada por la red 270 de detector de error de AGC, que se describe más adelante. Una señal digital procedente de la unidad 210 es proporcionada al multiplexor 215 del desmodulador 10.

En el modo de satélite (DSS o DVB), el multiplexor 215, tal como lo determina la señal de Control, dirige las señales de vídeo digitalizadas desde la red 20 al rotador 225, y deriva a un Ecualizador de Alimentación Hacia Adelante (FFE) dentro de la unidad 220. En el modo por cable, el multiplexor 215, tal como lo determina la señal de Control, dirige las señales digitalizadas al rotador 225 (por ejemplo, un multiplicador complejo) a través del Ecualizador de Alimentación Hacia delante de la unidad 220. El Ecualizador de Alimentación Hacia delante es un filtro digital ddel tipo FIR de adaptación, y compensa las perturbaciones en el canal de transmisión, tales como las irregularidades de frecuencia/fase.

Los datos de salida del multiplexor 215 son procesados mediante un bucle de recuperación de portadora constituido por las unidades 225, 220, 230, 30, 35, 40, 265, 260 y 255, para recuperar la información de vídeo de banda de base. Los datos procedentes de la unidad 215 son una secuencia de símbolos en forma de componentes de cuadratura

\hbox{I y Q}

complejos en la entrada al rotador 225 del bucle de recuperación de portadora. Esta secuencia de símbolos es una secuencia de datos binarios, donde cada símbolo está representado por valores digitales asignados. El conjunto de símbolos puede ser representado en un plano complejo como un conjunto de puntos denominado una constelación de señales, como es sabido. Los formatos de señal de satélite DSS y DVB usan una constelación de símbolos de Manipulación de Cambio de Fase de Cuadratura (QPSK) de 4 puntos, y el formato de señal por cable DVB usa una constelación de símbolos Modulados en Amplitud de Cuadratura (QAM) de ya sean 64 ó ya sean 256 puntos. El bucle de recuperación de portadora compensa el desplazamiento de los puntos de símbolo y la rotación de los puntos de símbolo originadas por una oscilación de la fase y la frecuencia en la frecuencia de la portadora introducida por el canal de transmisión. Esto se consigue derivando una señal de error de los datos recuperados, seguido de la aplicación de la señal de error a los datos de entrada del bucle para compensar la oscilación de la fase y la frecuencia usando un multiplicador complejo (rotador 225). Cada una de las funciones de los elementos de bucle de recuperación es efectuada para ambas componentes de la señal compleja I y Q, usando técnicas conocidas de procesado de
señales.

La función de multiplicador complejo del rotador 225 multiplica los datos de salida de la unidad 215 por los componentes de compensación procedentes del Oscilador Controlado por Voltaje (VCO) 255, para producir datos compensados como salida. Los datos compensados procedentes del rotador 225 son pasados a recortadoras 30 y 35 a través del multiplexor 230. En un modo de satélite, la señal de Control hace que el multiplexor 230 derive al ecualizador de realimentación de la decisión (DFE) de la unidad 220. En contraste con esto, en el modo por cable la señal de Control hace que el multiplexor 230 dirija los datos compensados desde el rotador 225 al DFE dentro de la unidad 220. El DFE suma estos datos compensados procedentes del rotador 225 con una versión escalada, retardada, de la salida de la recortadora seleccionada desde el multiplexor 40. Esta operación de suma es un proceso conocido de ecualización de realimentación de la decisión, y reduce la interferencia entre símbolos en la salida de datos compensados del rotador 225. En aquellas aplicaciones en las que tal interferencia no sea significativa, se puede prescindir del DFE. Los datos ecualizados de realimentación procedentes de la unidad 220 son hechos retornar al multiplexor 230 y son pasados a las recortadoras 30, 35 y a la unidad de Viterbi 50 del descodificador 12.

Ambos multiplexores 230 y 215 pueden ser parte del ecualizador 220, o bien ser eliminados si se desea una configuración de desmodulación de satélite, terrestre o por cable, fija. Además, aunque ambos ecualizadores, el FFE y el DFE, de la unidad 220, se han representado exteriores al desmodulador 10, pueden estar incluidos con el desmodulador 10 en una sola red de circuito integrado. En ese caso, los ecualizadores FFE y DFE de adaptación pueden ser configurados para un modo particular mediante la programación de coeficientes de filtro apropiados, usando la señal de Control.

Como se ha indicado en la Tabla I, los formatos de señal de entrada de satélite son modulados en QPSK y el formato de señal de entrada por cable es de un tipo QAM. La recortadora particular usada en el sistema se selecciona mediante la señal de Control de configuración a través del multiplexor 40, dependiendo de que el formato de señal de entrada sea de un tipo QPSK de satélite o de un tipo QAM por cable. Además, en el modo por cable, la recortadora 35 QAM está también configurada para la constelación de símbolos QAM particular que intervenga, como se ha indicado en la Tabla I. Además, la recortadora 35 presenta una función de recortadora de una constelación de ya sean 64 puntos o ya sean 256 puntos, en respuesta a la señal de Control de la configuración.

La salida corregida del multiplexor 230, la cual no está ecualizada en el modo de satélite y está ecualizada por realimentación en el modo por cable, es pasadas a las recortadoras 30 y 35. La recortadora 30 procesa la salida corregida procedente del multiplexor 230, para recuperar los datos de las señales moduladas por Manipulación de Cambio de Fase de Cuadratura (QPSK). Análogamente, la recortadora 35 recupera los datos de las señales de QAM. Las recortadoras 30 y 35 aplican una serie de umbrales de decisión a la salida corregida desde el multiplexor 230, a fin de recuperar la secuencia de símbolos de los datos de entrada del desmodulador original 10. Además, en el modo de satélite, los datos usados por el receptor son recuperados de la salida corregida del multiplexor 230 mediante las unidades de detección de Viterbi 50 y 60 del descodificador 12 (Figura 1). En contraste con esto, en el modo por cable los datos recuperados usados por el receptor son proporcionados por la recortadora seleccionada (30 ó 35) y la salida por el multiplexor 40. La salida del multiplexor 40 es descodificada diferencialmente por la unidad 45 y es hecha pasar al multiplexor 65 del descodificador 12 (Figura 1). En el modo por cable, el multiplexor 65 (Figura 1) responde a la señal de Control seleccionando la salida descodificada diferencial de la unidad 45 para posterior procesado, y deriva las unidades de descodificador de Viterbi 50 y 60 en la Figura 1. La codificación/descodificación diferencial es una técnica conocida usada (en el modo por cable) para superar el problema asociado a la ambigüedad de fase potencial en la portadora derivada y en la constelación de símbolos recuperada. La salida de datos recuperados del multiplexor 40 se usa en ambos modos, por satélite y por cable, mediante el bucle de recuperación de la portadora, la red de recuperación de temporización, el detector de calidad de la señal y las funciones de AGC del desmodulador
10.

Continuando con la Figura 5, la entrada a las recortadoras 30, 35 y la salida de datos recuperados desde el multiplexor 40, son procesadas por el detector de error de fase del bucle de recuperación de portadora 265, el filtro de paso bajo 260, y el VCO 255, para proporcionar las componentes de la señal de compensación de realimentación
I y Q usadas por el rotador 225. El detector de fase 265 determina una señal de error que representa la diferencia de fase y de frecuencia entre la entrada a las recortadoras 30 y 35, y la salida de la recortadora desde el multiplexor 40. Esta señal de error es filtrada en un filtro de paso bajo por la unidad 260 y es usada por el VCO 255 (como es sabido) para generar las componentes de compensación de cuadratura I y Q, las cuales son aplicadas por el rotador 225 para proporcionar señales compensadas de error al multiplexor 230. Por este medio, las señales aplicadas al multiplexor 230 son compensadas por errores de fase y de frecuencia asociados con el desplazamiento de puntos de símbolos y la rotación de puntos de símbolos que se introducen durante la transmisión.

La entrada a las recortadoras 30, 35 y la señal de salida de datos recuperados desde el multiplexor 40 son también usadas por el detector de error de AGC 270 para formar una señal de control de la ganancia. Esta señal de control controla la ganancia del amplificador 205 en el procesador 20, y asegura que las señales de entrada I y Q a los convertidores de analógico a digital del procesador 20 son escaladas aproximadamente como se requiere para una correcta conversión de analógico a digital. El detector 270 calcula un error basándose en la diferencia entre la suma de los cuadrados de las componentes de cuadratura de la entrada de señal a las recortadoras 30, 35 (Im, Qm), y la suma de lo cuadrados de las componentes de cuadratura de la salida desde el multiplexor 40 (Is, Qs).

En la Figura 6 se ha representado una materialización de la función de cálculo del error de AGC dentro del detector 270. Las componentes de entrada de cuadratura de la recortadora 30, 35, Im, Qm, procedente del multiplexor 230, son elevadas al cuadrado por los multiplicadores 300 y 305 y son sumadas por la sumadora 315. Además, se usan las componentes de cuadratura Is, Qs, de la salida de datos recuperados desde el multiplexor 40 para tener acceso a un valor almacenado en una tabla de consulta en la memoria 310. Este valor almacenado representa la suma de los valores elevados al cuadrado de Is y Qs. Se resta luego el valor almacenado de la memoria 310 de la salida de la sumadora 315 mediante el sustractor 320, para producir el error de AGC resultante. El error de AGC calculado usado por el detector 270, en la forma de ejecución representada en la Figura 6, viene dado por:

error \ de \ AGC = (Im^{2} + Qm^{2}) - (Iss^{2} + Qss^{2}).

El término (Im^{2} + Qm^{2}) se obtiene de la unidad 315, y el término (Iss^{2} + Qss^{2}) se obtiene de la tabla de consulta 310 como una aproximación de (Is^{2} + Qs^{2}) usando Is y Qs como indicadores de entrada. Este error de AGC tiene la ventaja de que es función de la diferencia en la distancia vectorial entre el punto Im, Qm y el punto Is, Qs, con respecto a un punto de origen (0, 0). También tiene la ventaja de ser independiente de la diferencia angular entre los vectores representados por las componentes de cuadratura Im, Qm e Is, Qs. Puesto que la señal de error de AGC presenta esas características, puede ser filtrada en filtro de paso bajo y usada para controlar la ganancia del amplificador de AGC 205.

Este cálculo del error de AGC se usa con preferencia al error real para reducir la complejidad de cálculo. El error de AGC real viene dado por:

Error \ de \ AGC \ real = \sqrt{(Im^{2} + Qm^{2})} \ - \sqrt{(Is^{2} + Qs^{2})}

Como alternativa, se puede usar la función de error real u otra versión modificada de la función de error real en vez de la forma de ejecución de la señal de error de AGC de la Figura 6.

La señal de error de AGC calculada es filtrada en filtro de baso bajo dentro del detector 270 de la Figura 5, para producir una señal de salida para controlar la ganancia del amplificador 205. La señal de error de AGC es también proporcionada a la unidad 275 de detector de la calidad de la señal.

El detector 275 de la calidad de la señal estima la relación de señal a ruido (SNR) de la señal de entrada al desmodulador 10 usando la señal de error de AGC proporcionada por la unidad 270. La unidad 270 forma primero el valor absoluto de la señal de error de AGC. Después la unidad 270 aplica umbrales de decisión al resultado, para determinar si el error de AGC está dentro de un margen programado de valores. Esto proporciona una determinación de la magnitud del valor del error de AGC que corresponde a una estimación del valor de la SNR. Esta estimación de la SNR es proporcionada al microcontrolador 105 a través de la interfaz 100 en la Figura 1. El microcontrolador 105 está programado para determinar si el valor de la SNR está fuera de un margen predeterminado. Si el valor de la SNR está fuera del margen predeterminado, el microcontrolador 105 puede reconfigurar el sistema, incluyendo todos los elementos configurables del desmodulador 10, el ecualizador 220 y el descodificador 12, para un formato de señal de entrada diferente. De este modo, el microcontrolador 105 puede reconfigurar iterativamente las funciones del desmodulador 10 y el descodificador 12, usando para ello la señal de Control a través de la interfaz 100 para desmodular y descodificar apropiadamente el formato de señal de entrada aplicado. Esta función de configuración puede programarse para que sea efectuada como parte de un procedimiento de inicialización, o bien en respuesta a una señal de entrada al microcontrolador desde un conmutador accesible para el operador, por ejemplo. Además, el detector 275 de la calidad de la señal puede usar otros métodos para hacer una estimación del error o de la SNR en los datos desmodulados. Estos métodos incluyen, por ejemplo, un cálculo del error cuadrático medio entre los datos pre-recortadora y post-recortadora en el bucle de recuperación de portadora. Un cálculo del error cuadrático medio y otros métodos de estimación del error se han descrito en la publicación Digital Communication, por Lee y Messerschmidt (Kluwer Academic Press, Boston, MA, EE.UU., 1988) y en otros textos.

Los relojes de muestreo y de sincronización usados por el desmodulador 10 en la Figura 5 son generados por elementos que incluyen el filtro 235, la unidad 240 de recuperación de la temporización de símbolos y el procesador de salida 250. Las salidas desde los convertidores de analógico a digital 210 del procesador 20 son filtradas en filtro de paso de banda mediante el filtro configurable 235, para compensar las variaciones en el Exceso de Anchura de Banda (EB) tal como viene expresado por el Factor de Exceso de Anchura de Banda (EBF). Aunque en la realización preferida se hace uso de un filtro de paso de banda, se pueden usar otras características de filtro, tales como las de un filtro de paso bajo, para la compensación por el EBF. La salida resultante, las señales de entrada a las recortadoras 30 y 35, y la salida de la recortadora seleccionada del multiplexor 40 son usadas por la unidad 240 de recuperación de temporización para generar los relojes de muestreo y de sincronización. Estos relojes recuperados corresponden a relojes de transmisor, y son usados para temporizar la operación del desmodulador 10, el procesador 20 (en particular la conversión de analógico a digital), y el ecualizador 220.

Al derivar la información de temporización requerida, los elementos de temporización de la Figura 5 hacen uso de una señal digital procedente de los convertidores de analógico a digital 210. Aunque la señal antes de la digitalización por los convertidores 210 presenta la misma forma de coseno elevada para los tres formatos de señal, las variaciones en el Factor de Exceso de Anchura de Banda (EBF) detallada en la Tabla I, puede alterar esa forma. El EBF es un parámetro que indica el grado en que la anchura de banda del sistema actual excede de la anchura de banda mínima requerida para asegurar una recuperación de señal precisa. Tanto el EBF como la forma de coseno elevada se han descrito en el texto de referencia Digital Communication, antes mencionado. La variación en EBF entre los formatos de señal de entrada puede originar un error en los relojes de temporización recuperados. Con objeto de compensar este error de temporización, las salidas I y Q de los convertidores de analógico a digital 210 son filtradas por la unidad 235 antes de la temporización y de la generación de reloj en la unidad 240. El filtro 235 es programado por el microcontrolador 105 a través de la interfaz 100, para filtrar la señal de vídeo digital procedente de los convertidores 210, para la apropiada recuperación de reloj y de temporización para cada uno de los valores de EBF de los tres formatos de señal de entrada, como se ha ilustrado en la Tabla I. El filtro 235 puede ser también programado para pasar señales sin filtrado alguno, por ejemplo para fines de prueba.

Dentro de la unidad 240 los datos compensados de error procedentes del filtro 235 son comparados tanto con la entrada de datos a las recortadoras 30, 35 como con la salida de datos recuperados del multiplexor 40. Sobre la base de esta comparación, la unidad 240 deriva una señal de error de fase y de temporización que es aplicada al procesador 250 de salida de temporización de símbolos. La comparación de señales y la derivación de la señal de error de temporización se efectúan de acuerdo con los principios conocidos, tales como los detallados en, por ejemplo, el artículo titulado "BPSK/QPSK Timing-Error Detector for Sampled Receivers" ("Detector de Error de Temporización de BPSK/QPSK para Receptores Muestreados") de F. M. Gardner, publicado en las I.E.E.E. Transactions on Communications, Mayo de 1986. La señal de error de fase y de temporización procedente de la unidad 240 es filtrada y tamponada por el procesador de salida 250 para proporcionar una señal de control a un dispositivo oscilador de cristal controlado por voltaje (VCXO) incluido en la unidad 250. En la realización preferida, el VCXO es un dispositivo separado, aunque puede usarse un VCXO integral. La entrada de la señal de control al VCXO controla tanto la frecuencia como la fas de la salida de la señal de muestreo y de reloj de sincronización mediante el VCXO: Esta salida de muestreo y reloj de sincronización es usada por los convertidores de analógico a digital 210 y por otros elementos desmodula-
dores.

En la Figura 1, el descodificador configurable 12 proporciona las funciones requeridas para descodificar los formatos de señal DSS y DVB. Las funciones principales del descodificador 12 incluyen un descodificador de Viterbi convolucional perforado 50, 60, un transformador 70 de símbolo a octeto("byte"), una red desintercaladora 75, 80, 85, 90, 95, un descodificador 110 de Reed-Solomon, y un desmezclador 115. Estas funciones individuales son conocidas y se han descrito en, por ejemplo, el texto de referencia Digital Communication antes citado. Las características de funcionamiento de los elementos de descodificador 12 se han representado en la Tabla II para los modos DSS y
DVB.

TABLA II Funciones del descodificador 12 en los modos DSS y DVB

2

El descodificador 12 acomoda las diferencias en cuanto a los requisitos de régimen de código, tipo de desintercalador, transformación de símbolos a octetos y desmezclador, para los tres formatos de señal de entrada, tal como se han relacionado en la Tabla II. Las diferencias son acomodadas configurando para ello las funciones del descodificador 12 como se describe en lo que sigue.

Las etapas 50 y 60 del descodificador constituyen un descodificador de Viterbi convolucional perforado, capaz de descodificar los diversos regímenes de código representados en la Tabla II. Las unidades 50 y 50 procesan, descodifican y corrigen de error la salida de señal de vídeo digital filtrada de la unidad 25, la cual es aplicada a la entrada de la unidad 50. Estas unidades proporcionan un primer nivel de corrección de errores de transmisión aleatoria. En la configuración de señal de satélite DSS se puede seleccionar uno de entre dos posibles regímenes de código (2/3 ó 6/7). En contraste con esto, en la configuración de señal de satélite DVB se puede seleccionar uno de entre cinco posibles regímenes de código (1/2, 2/3, 3/4, 5/6, ó 7/8). La expresión "régimen de código" en este contexto define la contribución indirecta de corrección de error soportada por los datos codificados. Por ejemplo, un régimen de código de 1/2 significa que son codificados 2 bits de datos por cada bit de datos de entrada. Análogamente, un régimen de código de 7/8 significa que son codificados 8 bits de datos por cada 7 bits de datos de entrada. El régimen de código variable de la corriente de datos transmitidos se consigue suprimiendo bits de una corriente de datos codificados con un régimen de código de base de 1/2. Por ejemplo, para conseguir un régimen de código de 2/3 se suprime uno de los 4 bits producidos por la codificación de 2 bits de datos de entrada en el régimen de código 1/2, dejando 3 bits para que sean transmitidos. Los otros regímenes de código se consiguen usando el mismo principio.

La unidad 50 incluye provisiones para la sincronización de la corriente de datos de entrada de señal de vídeo para permitir descodificación de Viterbi e inserción de bits figurados de "guardar el sitio". Esto se consigue usando una máquina de estado de sincronización que se configura por la señal de Control a través de la interfaz 100 para el código particular que esté siendo recibido. La sincronización se consigue mediante la identificación y la resolución de las ambigüedades tanto en cuanto a la posición de bits como en cuanto a la fase, en la corriente de datos de entrada. Las ambigüedades en la posición de bits y en la fase son identificadas por un proceso de recepción, descodificación, recodificación y comparación de los datos recodificados con los datos de entrada. Una sincronización satisfactoria viene indicada por un régimen de error aceptable entre los datos recodificados y los datos de entrada originales. Para este proceso, todos los posibles estados que surgen de las ambigüedades de fase y de posición de bits en la señal de entrada son sometidas a prueba por la máquina de estado de sincronización. Si no se ha conseguido la sincronización, es generada por la unidad 50 una indicación de "fuera de bloqueo". Esta indicación hace que el VCO 255 del desmodulador 10 (Figura 5) inserte en la corriente de datos de entrada un tipo de código y un cambio de fase que depende de la configuración. Este proceso de sincronización se repite hasta que se consigue bloqueo. Aunque éste es el método preferido de sincronización, son también posibles otros métodos en los que se usan diferentes secuencias de operación.

Después de que la corriente de datos haya sido sincronizada como se ha analizado en lo que antecede, se insertan en la corriente de datos bits figurados "para guardar el sitio" de sustitución, en número igual al de bits suprimidos en el transmisor. Para insertar los bits figurados "para guardar el sitio" apropiados, se usa una máquina de estado configurable en la unidad 50, para el tipo de código y el régimen de código particulares de la corriente de datos recibidos. Se configura la unidad 50 para el régimen de código seleccionado, cargando para ello un registro dentro de la unidad 50 en respuesta a la señal de Control conducida desde el microcontrolador 105 a través de la interfaz 100. La máquina de estado de inserción de bits "para guardar el sitio" se configura para insertar el número correcto de bits para guardar el sitio para la selección del régimen de código apropiado, en respuesta a la información de registro cargada. Análogamente, la red de sincronización de Viterbi de la unidad 50 se configura también apropiadamente usando esta información. Después de la inserción de bits "para guardar el sitio", se da salida a un régimen de código de base fija de 1/2 desde la unidad 50. Esto significa que los varios regímenes de código transmitidos representados en la Tabla II, son todos descodificados usando un solo descodificador de Viterbi 60 que opera al régimen de código de base fija (1/2). Los bits "para guardar el sitio" insertados en la unidad 50 son identificados dentro del descodificador de Viterbi 60. La información obtenida de esa identificación de bits para guardar el sitio permite que el algoritmo del descodificador de Viterbi descodifique correctamente los datos. La salida del descodificador de Viterbi 60 resultante se proporciona al multiplexor 65.

En una configuración de señal de entrada de satélite, se proporciona la salida del descodificador de Viterbi 60 al transformador de símbolos en octetos 70 mediante el multiplexor 65, en respuesta a la señal de Control desde la interfaz 100. El transformador 70 convierte una salida de un solo bit del descodificador de Viterbi 60 en un octeto de datos transformados de 8 bits. Alternativamente, en la configuración de entrada de señal por cable, la salida descodificada diferencialmente de la unidad 45 se proporciona al transformador 60 mediante el multiplexor 65, en respuesta al estado de la señal de Control. Además, en la configuración de señal de entrada por cable, la función del transformador 70 varía dependiendo de que se seleccione una constelación de símbolos de 64, ó una de 256 puntos. Si se ha seleccionado una constelación QAM de 64 puntos, el transformador 70 convierte un código de símbolo de 6 bits para cada uno de los 64 puntos de la constelación en un octeto de datos transformados de 8 bits. En contraste con esto, en la configuración de constelación QAM de 256 puntos, el transformador 70 convierte un código de símbolo de 8 bits para cada uno de los 256 puntos de la constelación en un octeto de datos transformados de 8 bits.

La salida de datos transformados del transformador 70 se proporciona a la unidad de sincronización 75 y a la memoria 95 para posterior procesado. Esta salida de datos transformados es de datos intercalados. Es decir, de datos que han sido dispuestos en una secuencia prescrita con anterioridad a su transmisión. La finalidad de la operación de intercalar es la de extender o dispersar los datos en el tiempo, según una secuencia predeterminada, tal que una pérdida de datos durante la transmisión no dé por resultado una pérdida de datos contiguos. Por el contrario, cualquier pérdida de datos se dispersa, y es por lo tanto más fácil de ocultar o corregir. La unidad de sincronización 75 y la memoria 95, junto con los generadores de dirección de desintercalador 80, 85 y el multiplexor 90, constituyen una función de desintercalador configurable para restituir los datos a su secuencia original. En el modo DSS, se usa un algoritmo de desintercalación propuesto por Ramsey, tal como el que se ha descrito en "Realization of Optimum Interleavers", ("Realización de Intercaladores Óptimos") IEEE Transactions on Information Theory, Vol. IT-15, mayo 1970. En contraste con esto, en el modo DVB se usa un algoritmo propuesto por Forney, tal como el descrito en "Burst-Corrrecting Codes for the Classic Bursty Chanel", ("Códigos de Corrección de Ráfagas para el Canal de Ráfagas Clásico") IEEE Transactions on Communications Technology, Vol. COM-19, octubre 1971.

La red de sincronización 75 detecta palabras de sincronización en la señal de datos intercalados y proporciona señales de salida sincronizadas al principio de los datos. Las palabras de sincronización no son en sí mismas intercaladas, sino que tienen lugar a intervalos periódicos en el tiempo. Para capacitar la detección de las palabras de sincronización, se carga la información que identifica las palabras de sincronización y las longitudes de los paquetes de datos esperados en registros dentro de la unidad 75. Esta información es proporcionada por el microcontrolador 105 a través de la interfaz 100, por medio de la señal de Control. Las señales de sincronización de salida desde la unidad 75 son proporcionadas a los generadores de direcciones 80 y 85, para sincronizar las señales de dirección desde las unidades 80 y 85 con los datos intercalados procedentes del transformador 70. Las señales de dirección generadas son luego aplicadas a la memoria 95 a través del multiplexor 90.

En el modo DSS, el multiplexor 90, en respuesta al estado de la señal de Control, aplica señales de dirección desde el generador 80 a la memoria 95. En el modo DVB, el multiplexor 90 aplica señales de dirección desde el generador 85 a la memoria 95 en respuesta a un estado diferente de la señal de Control. En el modo DSS se usa el generador 80 para ejecutar la función de desintercalar de Ramsey, y en el modo DVB se usa el generador 85 para ejecutar la función de desintercalación de Forney. Estas funciones de desintercalación se ejecutan usando máquinas de estado lógico. Los generadores 80 y 85 producen una secuencia de direcciones de leer y escribir y de señales de control de la memoria asociadas (tales como de leer, escribir y capacitar salida), las cuales son pasadas a través del multiplexor 90 a la memoria 95. La secuencia de direcciones de escribir producidas por los generadores 80, 85 asegura que los datos intercalados procedentes del transformador 70 son escritos en lugares de memoria de la memoria 95 en el orden en el que sean recibidos los datos intercalados de entrada. La secuencia de direcciones de leer producidas por los generadores 80, 85 asegura que los datos son leídos de salida de la memoria 95 en el orden de desintercalados deseado. Los datos de salida desintercalador resultantes desde la memoria 95 son proporcionados al descodificador 110 de Reed-Solomon. Se ha presentado información de antecedentes adicional relativa a la operación de la función del desintercalador configurable, en la solicitud de patente de EE.UU. pendiente de tramitación junto con la presente Número de Serie 08/346.950 de J. S. Stewart.

El descodificador de Reed-Solomon 110 opera en todos los modos de descodificador 12, y descodifica y corrige de error los datos desintercalados de salida de la memoria 95. El descodificador de Reed-Solomon 110 se configura mediante los registros internos que son cargados en respuesta al Control desde la interfaz 100. La información cargada en estos registros configura la unidad 110 para descodificar las longitudes de paquetes particulares de datos esperados en los datos de salida desintercalados de la memoria 95. La información puede incluir también otros parámetros de configuración, tales como el número y tipo de octetos de paridad esperados en los datos, el número de octetos de corrección de error por paquete, y parámetros que seleccionan el tipo de función del descodificador de Reed-Solomon empleada, por ejemplo.

La salida de datos descodificados de Reed-Solomon desde la unidad 110 es proporcionada tanto al desmezclador 115 como al multiplexor 120. En el modo DSS, el multiplexor 120, en respuesta al estado de la señal de Control, aplica los datos descodificados desde la unidad 110 al procesador de salida 125. En contraste con esto, en ambos modos DVB, por cable y de satélite, como se ha ilustrado en la Tabla II, los datos descodificados procedentes de la unidad 110 son primero desmezclados por el desmezclador 115. En estos modos, el multiplexor 120 responde a un estado diferente de la señal de Control y aplica la salida desmezclada desde la unidad 115 al procesador de salida 125. El procesador de salida 125 procesa los datos de salida desde el multiplexor 120 y proporciona Datos de Salida al sistema de la Figura 1. El procesador 125 suministra las funciones necesarias para la interfaz de los Datos de Salida con otras redes de procesado del receptor de vídeo. En estas funciones se incluye la conformación de los datos de salida a niveles lógicos adecuados, y el proporcionar una señal de reloj asociada con la señal de datos de salida para facilitar la interfaz con otras redes del receptor de vídeo. Finalmente, los datos de salida desde la unidad 125 son procesados mediante el procesador 130 de transporte compatible MPEG para proporcionar información de sincronización y de indicación de error usada en la descompresión de datos de vídeo, aunque la compatibilidad MPEG no es esencial en un sistema en el que se emplee el invento. El procesador de transporte 130 separa también los datos de acuerdo con el tipo basado en un análisis de la información de la cabecera. La salida de datos desde el procesador 130 es descomprimida por el descompresor MTEG 135 para proporcionar datos de vídeo adecuados para codificar como una señal de formato NTSC mediante el codificador NTSC 140. Los datos de salida descomprimidos codificados desde la unidad 140 son proporcionados a circuitos de procesado de presentación que incluyen un dispositivo de presentación (no representado).

En la realización de la Figura 2, el desmodulador 10 y el descodificador 12 de la Figura 1 son configurados a través de la señal de Control para procesar el formato de señal de satélite DSS. Las redes representadas en la Figura 2 desempeñan las mismas funciones que anteriormente se han descrito en relación con la Figura 1. En este modo DSS, el bucle de AGC del desmodulador 10 (considerado en relación con las Figuras 5 y 6) usa la salida de la recortadora de QPSK a través del multiplexor 40. La salida desde la unidad 25 de la señal de vídeo digital, filtrada, de ganancia controlada, resultante, es luego procesada, sometida a descodificación de Viterbi y corregida de error por las unidades 50 y 60 del descodificador 12. en este modo DSS la unidad 50 puede ser configurada para ya sea el régimen de código 2/3 ó ya sea el 6/7, como se definió anteriormente. La salida desde la unidad 60 descodificada de Viterbi resultante, es pasada a través del multiplexor 65 al transformador 70 de símbolos en octetos. La salida del transformador 70 es desintercalada por las unidades 75, 85, 90 y 95, las cuales están configuradas para, por ejemplo, la función de desintercalador de Ramsey. La salida desintercalada de la memoria 95 es descodificada por el descodificador de Reed-Solomon 110, y es pasada a través del multiplexor 120 al procesador de salida 125. La salida descodificada y desmodulada del procesador 125 es procesada por las redes 130, 135 y 140, como se ha descrito en relación con la Figura 1.

En la realización de la Figura 3, el desmodulador 10 y el descodificador 12 de la Figura 1 son configurados, a través de la señal de Control, para procesar e formato de señal de satélite DVB. Las redes representadas en la Figura 3 desempeñan las mismas funciones que anteriormente se han descrito en relación con la Figura 1. En este modo de satélite DVB, como en el modo DSS, el bucle de AGC del desmodulador 10 usa la salida de la recortadora de QPSK a través del multiplexor 40. La salida desde la unidad 25 de la señal de vídeo digitalizada, filtrada, de ganancia controlada, resultante, es luego procesada, sometida a descodificación de Viterbi y corregida de error por las unidades 50 y 60 del descodificador 12. En este modo DVB, en contraste con el modo DSS, la unidad 50 puede ser configurada para cinco regímenes de código diferentes (regímenes de código de 1/2, 2/3, 3/4, 5/6, y 7/8). La salida desde la unidad 60 descodificada de Viterbi resultante es pasada a través del multiplexor 65 al transformador 70 de símbolos en octetos. La salida del transformador 70 es desintercalada por las unidades 75, 80, 90 y 95, las cuales están configuradas para la función de desintercalador de Forney. La salida desintercalada de la memoria 95 es descodificada por el descodificador 110 de Reed-Solomon, desmezclada por la unidad 115 y luego pasada a través del multiplexor 120 al procesador de salida 125. La salida descodificada y desmodulada del procesado 125 es procesada por las redes 130, 135 y 140, como se describió en relación con la Figura 1.

En la realización de la Figura 4, el desmodulador 10 y el descodificador 12 de la Figura 1 son configurados a través de la señal de Control para recibir el formato de señal por cable DVB. Las redes representadas en la Figura 4 desempeñan las mismas funciones que anteriormente se han descrito en relación con la Figura 1. En este modo por cable DVB, el bucle de AGC del desmodulador 10 usa la salida de la recortadora de QAM a través del multiplexor 40. La recortadora de QAM está configurada para ya sea una constelación de símbolos de 64 puntos o ya sea para una de 256 puntos, dependiendo de la señal de entrada al desmodulador 10. Los datos resultantes recuperados mediante la configuración de recortadora seleccionada en la salida del multiplexor 40 es descodificada diferencialmente por la unidad 45 y proporcionada al multiplexor 65 del descodificador 12. La salida descodificada de la unidad 45 es pasada a través del multiplexor 65 al transformador 70 de símbolos en octetos. La salida del transformador 70 es desintercalada por las unidades 75, 80, 90 y 95, las cuales están configuradas para, por ejemplo, la función del desintercalador de Forney. La salida desintercalada de la memoria 95 es descodificada por el descodificador 110 de Reed-Solomon, es desmezclada por la unidad 115 y pasada a través del multiplexor 120 al procesador de salida 125. La salida descodificada y desmodulada del procesador 125 es procesada por las redes 130, 135 y 140, como se describió en relación con la Figura 1.

Las funciones tanto del desmodulador 10 como del descodificador 12, y los medios para configurar y seleccionar estas funciones, pueden ejecutarse en una diversidad de formas. Por ejemplo, en vez de usar multiplexores para seleccionar funciones, se podría usar una red lógica configurable para desempeñar esas funciones. Alternativamente, se podría emplear un esquema de tamponado lógico tri-estado para seleccionar entre salidas de funciones separadas, en vez de usar multiplexores para la selección. Además, aplicando los principios del invento, se pueden variar las propias funciones para proporcionar descodificación y desmodulación de otros formatos de señal de entrada.

Claims

1. Una red desmoduladora para desmodular una portadora modulada con datos de modulación en uno de entre una pluralidad de diferentes formatos de modulación, que comprende:

una red de recuperación de temporización (25) para recuperar datos de temporización de dicha portadora modulada;

una red de recuperación de portadora (10) que responde a dichos datos de temporización para recuperar dichos datos de modulación de dicha portadora en dichos formatos de modulación diferentes;

caracterizada porque siendo dichos datos de modulación datos de vídeo, la misma comprende además

una red recortadora seleccionable (30, 35, 40) incluida en dicha red de recuperación de portadora (10) para aplicar un conjunto de umbrales de decisión a datos proporcionados por dicha red de recuperación de portadora para recuperar dichos datos de vídeo, estando adaptada dicha red recortadora seleccionable para seleccionar un umbral de decisión de dicho conjunto, de acuerdo con el formato de modulación usado por dichos datos de modulación.

2. Una red desmoduladora de acuerdo con la reivindicación 1, que incluye además

una red (25; 270) de Control de Ganancia Automático (AGC) que proporciona una salida de control de la ganancia como una función de una diferencia entre una señal producida antes de dicha red recortadora y una señal producida después de dicha red recortadora.

3. Una red desmoduladora de acuerdo con la reivindicación 1, en la que

dicha red de recuperación de temporización incluye un filtro configurable para compensar las variaciones en el Exceso de Anchura de Banda en dicha portadora modulada.

4. Una red desmoduladora de acuerdo con la reivindicación 1, en la que:

dicha red recortadora seleccionable aplica umbrales de decisión apropiados para constelaciones de símbolos PAM, QPSK o QAM.

5. Una red desmoduladora de acuerdo con la reivindicación 1, en la que

en el formato de modulación de dicha información de vídeo se usa una constelación de símbolos que contiene una pluralidad de puntos de símbolo.

6. Una red desmoduladora de acuerdo con la reivindicación 1, en la que

dicha red de recuperación de portadora incluye además una red de ecualizador seleccionable (220) para compensación de errores asociados a un canal de transmisión, en que la configuración de dicha red de filtro de ecualizador se selecciona de acuerdo con el formato de modulación de dicha portadora modulada.

7. Una red desmoduladora de acuerdo con la reivindicación 6, en la que

dicha red de ecualizador seleccionable incluye un filtro de Ecualizador de Alimentación Hacia delante y un Ecualizador de Realimentación de la Decisión.

8. Una red desmoduladora de acuerdo con la reivindicación 1, que incluye además

un descodificador diferencial seleccionable (45) para descodificar diferencialmente una señal producida por dicha red de recuperación de portadora.

9. Una red desmoduladora de acuerdo con la reivindicación 1, en la que

dicha red de recuperación de portadora es capaz de operar a diferentes regímenes de reloj.

10. Una red desmoduladora de acuerdo con la reivindicación 1, que incluye además

un detector (275) de la calidad de la señal, que proporciona como salida una estimación del error que se produce en dicha información de vídeo recuperada obtenida de dichos diferentes formatos de modulación.

11. Una red desmoduladora de acuerdo con la reivindicación 10, en la que

dicha red de recuperación de portadora de adaptación es configurada automáticamente para que sea compatible con el formato de modulación de dicha portadora modulada de vídeo, en respuesta a dicha estimación del error.

12. Una red desmoduladora de acuerdo con la reivindicación 10, en la que

dicha estimación del error es función de la suma de los cuadrados de las componentes de cuadratura de una señal procesada por dicha red de recuperación de portadora.

13. Una red desmoduladora de acuerdo con la reivindicación 10, en la que

dicha estimación del error es función de la diferencia entre un primer valor y un segundo valor, en que

dicho primer valor representa la suma de los cuadrados de las componentes de cuadratura de una entrada de señal a dicha red recortadora; y

dicho segundo valor representa la suma de los cuadrados de las componentes de cuadratura de una señal de salida desde dicha red recortadora.

14. Un receptor que comprende la red desmoduladora de acuerdo con la reivindicación 1, caracterizado porque,

dichos datos de vídeo de modulación están codificados en uno de entre una pluralidad de diferentes formatos,

estando la red de recuperación de temporización adaptada para llevar a cabo la recuperación como una función de un formato de modulación de portadora recibido,

comprendiendo además dicho receptor:

un descodificador de Viterbi de adaptación (50, 60) para descodificación de Viterbi de dichos datos de modulación recuperados y para proporcionar una salida descodificada de Viterbi como una función de un formato de codificación de datos recibidos;

un desintercalador de adaptación (80, 85, 90) para desintercalar dicha salida descodificada de Viterbi y para proporcionar una salida de acuerdo con una función de desintercalación seleccionada de entre una pluralidad de funciones de desintercalación;

un procesador de error de adaptación (110) para corregir de error dicha salida desintercalada para proporcionar una salida corregida de error; y

un desmezclador (115) para desmezclar dicha salida corregida de error.

15. Un aparato de acuerdo con la reivindicación 14, que incluye además

un detector (275) de la calidad de la señal, que proporciona como salida una estimación del error que se produce en dichos datos de salida recuperados y descodificados.

16. Un aparato de acuerdo con la reivindicación 15, en el que

dicho receptor de adaptación es configurado automáticamente para que sea compatible con dicho formato de modulación de la portadora recibido, en respuesta a dicha estimación del error.