ES2108666T3 - Metodo para extender la capacidad de elementos de conmutacion y etapa de conmutacion obtenida con dicho metodo. - Google Patents
Metodo para extender la capacidad de elementos de conmutacion y etapa de conmutacion obtenida con dicho metodo.Info
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Abstract
SE AUMENTA LA CAPACIDAD DE LOS ELEMENTOS DE CONMUTACION, POR EJEMPLO LOS ELEMENTOS DE 8X8 PARA ORIGINAR ELEMENTOS DE ETAPA UNICA CON MAYOR CAPACIDAD (16X16 O 32X 32), DISPONIENDO UNA PLURALIDAD PAR DE DICHOS ELEMENTOS EN UNA SUBETAPA DE SALIDA (10,11) Y SITUANDO AGUAS ARRIBA DE DICHA SUBETAPA DE SALIDA AL MENOS UNA PRIMERA SUBETAPA DE ENTRADA (00,01) QUE COMPRENDE UNA PLURALIDAD PAR CORRESPONDIENTE DE DICHOS ELEMENTOS DE CONMUTACION. LAS SALIDAS PARES Y LAS SALIDAS IMPARES RESPECTIVAMENTE DE LOS ELEMENTOS DE LA SUBETAPA DE ENTRADA (00,01) ESTAN CONECTADOS DE MANERA ORDENADA A LAS ENTRADAS DE LOS ELEMENTOS DE CONMUTACION DE LA SUBETAPA DE SALIDA (10,11). UNA ADMINISTRACION DE ENRUTAMIENTO LOGICA PARA OBTENER ELEMENTOS DE ETAPA UNICA TAMBIEN SE SUMINISTRAN DENTRO DE CADA ELEMENTO DE CONMUTACION INDIVIDUAL.
Description
Método para extender la capacidad de elementos de
conmutación y etapa de conmutación obtenida con dicho método.
La presente invención se refiere en general a
redes de conmutación de sistemas de telecomunicaciones y en
particular trata el problema de la expansión de la capacidad de
elementos de conmutación incluidos en dichas redes de conmutación.
En particular, la invención se refiere a una etapa de conmutación
construida a partir de una pluralidad de elementos de conmutación en
una configuración de matriz y que presentan cada uno de ellos un
número determinado de entradas y salidas y todos los elementos de
conmutación en la etapa funcionan sobre la base de un único
indicador que contiene una cadena fijada previamente de bits que
expresa la información de conmutación correspondiente a la etapa, la
cual comprende: una subetapa de salida que constituye la columna de
salida de la matriz y que comprende por lo menos un par de dichos
elementos de conmutación, y por lo menos una primera subetapa de
entrada que constituye una columna situada antes que dicha subetapa
de salida en la matriz y que comprende por lo menos un par de dichos
elementos de conmutación, en la que los elementos de conmutación
incluidos en dicha subetapa de salida y en dicha por lo menos una
primera subetapa de entrada están conectados entre sí en un esquema
cruzado de manera que cada par de elementos de conmutación en dicha
por lo menos una primera subetapa de entrada está conectado a un par
respectivo de elementos de conmutación en dicha subetapa de salida,
estando conectadas de forma ordenada las salidas pares e impares de
los elementos de conmutación de dicha por lo menos una primera
subetapa de entrada a las entradas de los elementos de conmutación
de dicha subetapa de salida; y se refiere además a un procedimiento
de control de elementos de conmutación con capacidad expandida de
una red de conmutación ATM, estando dispuestos los elementos de
conmutación en una configuración de matriz que constituye una etapa
de conmutación, y presentando cada uno de ellos un número
determinado de entradas y salidas y funcionando sobre la base de un
único indicador contenido en la cadena de bits de cada paquete ATM y
que contiene información de conmutación, comprendiendo la
configuración de matriz: una subetapa de salida que comprende por lo
menos un par de dichos elementos de conmutación, antes de dicha
subetapa de salida, por lo menos una primera subetapa de entrada,
que comprende por lo menos un par de dichos elementos de
conmutación, estando conectados los elementos de conmutación
incluidos en dicha subetapa de salida y en dicha primera subetapa de
entrada en un esquema cruzado en el que cada par de elementos de
conmutación en dicha primera subetapa de entrada está conectado a un
par respectivo de elementos de conmutación en dicha subetapa de
salida, estando conectadas de forma ordenada las salidas pares e
impares de los elementos de conmutación en dicha primera subetapa de
entrada a las entradas de los elementos de conmutación en dicha
subetapa de salida.
Dicha técnica se conoce a partir del documento WO
93/06676.
En las redes de conmutación, específicamente en
las redes de conmutación ATM (Modo de Transferencia Asíncrono), se
conectan de forma adecuada múltiples elementos de conmutación para
obtener redes con una capacidad de conmutación elevada. Cada
elemento de la red constituye una etapa. El número de etapas es
preferentemente impar (3, 5, con menor frecuencia 7). El aumento
del número de etapas hace que aumente la capacidad de conmutación
aunque también la complejidad de la red.
Dada la complejidad funcional requerida de cada
elemento individual y la elevada velocidad con la que se deben
gestionar los flujos ATM (típicamente 155 Mbit/s, 311 Mbit/s, 622
Mbit/s), desde el punto de vista de la construcción se busca un
compromiso entre la capacidad de conmutación del elemento individual
y la complejidad del circuito requerido. Según las soluciones más
habituales disponibles actualmente, los elementos de conmutación son
elementos de 8x8 y 16x16, es decir, cada elemento conmuta 8/16
flujos de entrada sobre el mismo número de flujos de salida. Dichas
soluciones representan un compromiso excelente entre la complejidad
y la capacidad de conmutación, considerando además que, cuanto más
complejos son los elementos, más difícil resulta garantizar un
funcionamiento totalmente fiable y más reducidos son los
rendimientos de producción cuando se fabrican los circuitos
integrados correspondientes.
El documento titulado "An ATM Switch
Hardware Technologies Using Multichip Packaging" de Y. Doi
et al., IEEE Transactions on Components, Hybrids and
Manufacturing Technology, Vol. 16, n.º 1, Febrero de 1993, página 60
y siguientes, describe un sistema de conmutación ATM en el que
múltiples elementos de 4x4, con memoria intermedia compartida (es
decir, con una memoria de servicio en el componente compartida por
los diversos flujos), están conectados en un único sustrato, con
vistas a conseguir un módulo de conmutación de 16x16. Dicho tipo de
conexión simplemente pretende resolver el problema de tamaño debido
a la presencia de múltiples etapas, y el módulo final no se gestiona
como una etapa individual, esta situación limita claramente la
capacidad total de una red de conmutación que usa los módulos, ya
que el número de etapas no se puede aumentar a voluntad.
El documento WO 93/06676, mencionado
anteriormente, describe un aparato de conmutación de
autoencaminamiento para conexiones punto a punto, que comprende
elementos de conmutación controlados cada uno de ellos por un bit y
que tienen dos posiciones de conmutación. La expansión de la
capacidad de conmutación correspondiente a una estructura de este
tipo al mismo tiempo que se limita la posibilidad de encaminamiento
hace que el aparato resulte complejo.
El objetivo principal de la presente invención es
el uso y la producción de componentes con una alta capacidad de
conmutación, preferentemente usando técnicas de módulos multichip, y
la conexión en un único sustrato de componentes bien probados con un
funcionamiento más sencillo. La invención está caracterizada por el
hecho de que los elementos de conmutación comprendidos en una
subetapa respectiva de entre dichas subetapas tienen 2^{n}
entradas/salidas, siendo n \geq 2, y funcionan sobre la base de un
grupo de bits respectivo de dicha cadena. Esto significa que
elementos de conmutación con una capacidad de conmutación
determinada, por ejemplo, 8x8 ó 16x16 (lo cual, tal como se ha
comentado, es un compromiso excelente entre la complejidad y la
capacidad de conmutación), constituyen estructuras con mayores
capacidades de conmutación (por ejemplo, 16x16, 32x32, etcétera) en
una configuración típica de una sola etapa. La solución propuesta,
según formas de realización preferidas, puede presentar las
características adicionales mencionadas en las reivindicaciones
dependientes.
Aunque, tal como es bien sabido, existen varios
tipos de gestión de células ATM, la invención resulta
particularmente adecuada para el uso de elementos de memoria
intermedia compartida; esta solución elimina la necesidad de tener
que acceder a memorias externas al componente.
A continuación se describirá la invención,
meramente a título de ejemplo no limitativo, haciendo referencia a
los dibujos adjuntos, en los cuales:
- La Fig. 1 es una representación esquemática de
la forma según la cual, de acuerdo con la invención, se expande la
capacidad de conmutación de un elemento de 8x8 para constituir una
etapa de conmutación de 16x16,
- La Fig. 2 es una representación esquemática de
la ampliación de la invención a la construcción de una etapa de
conmutación de 32x32 a partir de elementos de 8x8,
- La Fig. 3 representa gráficamente, en forma de
un diagrama de bloques funcional, la forma según la cual se gestiona
la información de encaminamiento dentro de un componente incluido en
una etapa de conmutación según la invención, y
- Las Figs. 4 y 5 representan gráficamente,
nuevamente en forma de un diagrama de bloques funcional, algunos
detalles de la construcción y el funcionamiento de algunos elementos
ilustrados en la Fig. 3.
En la siguiente descripción, se considerará que
el elemento básico cuya capacidad de conmutación se va a expandir es
el elemento de conmutación de 8x8 descrito en la solicitud de
patente italiana TO93A00057 presentada el 16 de Diciembre de 1993 y
abierta a consulta pública desde el 16 de Junio de 1995. El mismo
elemento se describe también en el documento "A low power ATM
Switching Element for Broadband Applications", de S. Claretto
et al., presentado en el International Telecommunication
Symposium 1994, Río de Janeiro, 22 a 26 de Agosto de 1994. La
solicitud de patente y el documento mencionados anteriormente
contienen información adicional sobre los antecedentes en el
contexto típico de aplicación de la invención.
Tal como es bien sabido, en una red digital de
telecomunicaciones ATM, se transmiten células (es decir, paquetes de
un número fijado de bytes) las cuales se encaminan sobre la base de
información contenida en campos adecuados de la célula, en
particular en el encabezamiento. Por ejemplo, la solución ilustrada
en los documentos mencionados anteriormente usa células de 64 bytes:
los bytes 1 a 15 forman el encabezamiento y específicamente, los
bytes de cabeza 1 a 7 definen los denominados indicadores de
encaminamiento (ver Fig. 1 de la solicitud de patente y Fig. 2 del
documento). En el formato de célula descrito en dichas publicaciones
a título de ejemplo, un byte está dedicado al indicador relacionado
con cada etapa (de este modo, se consideran como mucho 7 etapas). De
entre los ocho bits de cada byte, el sistema usa, en este orden: los
cinco bits más significativos (en lo sucesivo indicados como
a4-a0) para la información de conmutación (máximo
2^{5} = 32 enlaces de salida), dos bits (en lo sucesivo indicados
como r1 y r2) para el modo de encaminamiento (encaminamiento
virtual, distribución aleatoria, distribución con exclusión de
enlace) o una orden de extracción de célula hacia un microprocesador
de control con fines diagnósticos, y un bit, el menos significativo,
para la comprobación de la
paridad.
paridad.
En relación con el modo de encaminamiento,
recordamos que: encaminamiento virtual significa que el enlace de
salida en el que se debe enviar la célula está indicado
explícitamente; distribución aleatoria significa que la célula se
encamina en un enlace aleatoriamente; distribución con exclusión de
enlace se produce como la distribución aleatoria, aunque excluyendo
un enlace especificado.
Obsérvese que una etapa de conmutación de 8x8
(2^{3} entradas/salidas) aprovecha únicamente tres bits
(habitualmente los bits a0, a1 y a2 de menor nivel) de la
información de conmutación en cada indicador.
Cuando se conectan varios elementos de 8x8 para
constituir estructuras de una sola etapa de mayor capacidad, por
ejemplo, estructuras de 16x16 ó 32x32, se deben satisfacer dos
requisitos: evitación de las situaciones de bloqueo y uso de un
único indicador para cada etapa.
A continuación se describirán dos soluciones
capaces de satisfacer dichos requisitos. Las soluciones descritas se
analizarán desde el punto de vista tanto de la arquitectura de las
conexiones como de la lógica que debe tener el componente básico
(por ejemplo, 8x8) para permitir su uso en la etapa expandida.
Debería observarse además que, aunque en lo sucesivo se hará
referencia, como ejemplo de máxima expansión, a una estructura de
32x32 (ya que en el indicador del ejemplo hay disponibles cinco bits
de información de conmutación), los principios de la invención se
pueden ampliar en general a estructuras de una sola etapa más
compleja (por ejemplo, 64x64 o más), con una disposición diferente
de los indicadores.
En aras de una mayor simplicidad, los ejemplos
ilustrados a continuación se refieren al uso, como elemento básico,
de un elemento de 8x8 usado para constituir una etapa de 16x16
(Figura 1) y una etapa de 32x32 (Figura 2). No obstante, debería
observarse que se podrían conectar cuatro elementos básicos de 16x16
según el esquema mostrado en la Figura 2 para constituir una etapa
de 32x32. Además, aunque a continuación se hará referencia a etapas
constituidas por elementos básicos idénticos todos ellos entre sí
(por ejemplo, todos elementos de 8x8), es totalmente evidente que la
invención también puede usar esquemas híbridos, que comprendan
diferentes elementos básicos, por ejemplo elementos tanto de 8x8
como de 16x16.
En lo sucesivo, el término "etapa" se usará
para indicar un conjunto de los elementos de funcionamiento
complementario el cual se considera organizado idealmente según una
estructura de matriz; de este modo, el término "subetapa" se
usará para indicar cada columna de elementos básicos.
La estructura de conmutación ATM de 16x16 de una
sola etapa representada gráficamente en la Figura 1 está organizada
como una matriz de 2x2 en la que tanto la subetapa 0 (subetapa de
entrada) como la subetapa 1 (subetapa de salida) comprenden un par
de elementos de conmutación de 8x8, a saber, elementos 00, 01 y
elementos 10, 11, respectivamente.
Los dieciséis enlaces de entrada (INL0...INL15)
están conectados a los dos grupos de ocho entradas disponibles en
los elementos de conmutación de la subetapa 0: más específicamente,
los enlaces INL0 a INL7 están conectados de forma ordenada a las
entradas 0 a 7 del elemento 00 mientras que los enlaces restantes,
INL8 a INL15, están conectados de forma ordenada a las entradas 0 a
7 del elemento 01.
Las ocho salidas de estos elementos están
conectadas de forma ordenada a los dos grupos de ocho entradas de la
subetapa 1 de la matriz. En particular, las salidas pares del
elemento 00 están conectadas a las primeras cuatro entradas del
elemento de conmutación 10, mientras que las salidas pares del
elemento 01 están conectadas a las otras cuatro entradas de dicho
elemento; las salidas impares de los elementos de conmutación de la
subetapa 0 están conectadas de forma similar a las entradas del
elemento de conmutación 11.
Las salidas de los elementos 10 y 11 forman los
dieciséis enlaces de salida (OUTL0...OUTL15) de la arquitectura de
conmutación de 16x16. Las ocho salidas del elemento 10 forman los
enlaces de salida con direcciones pares, mientras que las salidas
del elemento 11 forman los enlaces de salida con direcciones
impares.
Resumiendo, los elementos 00, 01 de la subetapa
de entrada y los elementos 10, 11 de la subetapa de salida están
conectados según un esquema cruzado, en el que las salidas pares e
impares de los elementos de conmutación 00, 01 de la subetapa de
entrada, situada antes, están conectadas de forma ordenada (es
decir, en primer lugar, todas las salidas de un tipo -en el ejemplo
mostrado, las pares- a continuación todas las salidas del otro tipo
-en el ejemplo mostrado, las impares) a las entradas de los
elementos de conmutación de la subetapa de salida 10, 11 situada
después.
En aras de una mayor claridad, aún debería
subrayarse nuevamente que la expresión "de forma ordenada", tal
como se usa en las reivindicaciones adjuntas, es totalmente
independiente del hecho de que las salidas pares precedan a las
impares, ya que el orden se puede invertir.
La dirección del enlace de salida para una matriz
de conmutación de 16x16 está dispuesta en un campo de información de
cuatro bits (bits a3, a2, a1, a0) perteneciente al byte indicador T.
El modo de encaminamiento requerido para una célula (encaminamiento
virtual, distribución aleatoria, distribución con exclusión de
enlace) es ejecutado secuencialmente por los elementos de
conmutación de las subetapas 0 y 1. En particular, un elemento de
conmutación de la subetapa 0 encamina la célula considerando los
bits a2, a1, a0 de la dirección contenida en el byte indicador
respectivo, mientras que un elemento de conmutación de la subetapa 1
ejecuta el encaminamiento según los bits a3, a2, a1 de la misma
dirección. Por ejemplo, una célula presente en uno cualquiera de los
dieciséis enlaces de entrada y que se deba encaminar por medio de la
conmutación virtual en enlace de salida 13 (a3=1, a2=1, a1=0, a0=1),
se encamina por medio del elemento de la subetapa 0 hacia su salida
5 (a2=1, a1=0, a0=1) conectada al elemento 11 de la subetapa 1. El
elemento de conmutación 11 encamina la célula hacia su salida 6
(a3=1, a2=1, a1=0) la cual en la matriz de 16x16 se corresponde con
el enlace de salida OUTL13.
De este modo, se apreciará que todos los
elementos de conmutación funcionan sobre la base de un único byte
indicador y este aspecto caracteriza los elementos en cuestión de
manera que forman una única etapa.
La estructura de conmutación ATM de una sola
etapa con capacidad de 32x32 representada gráficamente en la Figura
2 está dispuesta en una matriz de 4x3 en la que todos los elementos
son nuevamente elementos de conmutación de 8x8; de este modo, la
matriz tiene 3 subetapas (0, 1, 2) que comprenden cada una de ellas,
en este caso, múltiples pares (es decir, 4 = 2n, siendo n = 2) de
componentes básicos de 8x8.
Los treinta y dos enlaces de entrada
(INL0...INL31) están conectados a los cuatro grupos de ocho entradas
disponibles en los elementos de conmutación de la subetapa 0
(identificada, en las reivindicaciones que se presentan
posteriormente, como "segunda subetapa de entrada") y más
específicamente: los enlaces INL0 a INL7 están conectados de forma
ordenada a las entradas 0 a 7 del elemento 00; los enlaces INL8 a
INL15 están conectados de forma ordenada a las entradas 0 a 7 del
elemento 01; de forma similar, los enlaces INL16 a INL23 están
conectados al elemento 02; y por último los enlaces INL24 a INL32 a
las entradas del elemento de conmutación 03.
Las ocho salidas de cada elemento de la subetapa
0 están conectadas de forma ordenada a los cuatro grupos de ocho
entradas de la subetapa 1 (primera subetapa de entrada) de la
matriz. En particular, las salidas pares del elemento 00 están
conectadas a las primeras cuatro entradas del elemento de
conmutación 10 y las salidas pares del elemento 01 están conectadas
a las siguientes cuatro entradas, mientras que las salidas pares de
los elementos de conmutación 02 y 03 están conectadas de la misma
manera a las entradas del elemento de conmutación 11; las salidas
impares de los elementos de conmutación de la subetapa 0 están
conectadas a las entradas de los elementos 12 y 13 de una forma
similar.
Las salidas de los elementos 10 y 11 de la
subetapa 1 están conectadas a las entradas de los elementos 20 y 21
de la subetapa 2 (subetapa de salida) y en particular, las salidas
pares del elemento 10 están conectadas a las primeras cuatro
entradas del elemento de conmutación 20 y las salidas pares del
elemento 11 están conectadas a las otras cuatro entradas, mientras
que las salidas impares de los elementos de conmutación 10 y 11
están conectadas a las entradas del elemento de conmutación 21 de la
misma manera. Entre las salidas de los elementos 12 y 13 conectadas
a las entradas de los elementos 22 y 23 se mantiene la misma
topología de conexión.
Las salidas de los cuatro elementos de la
subetapa 2 forman los treinta y dos enlaces de salida
(OUTL0...OUTL31) de laarquitectura de conmutación de 32x32. Los
treinta y dos enlaces están divididos en cuatro grupos de ocho
enlaces y cada grupo está conectado a las ocho salidas de un
elemento de conmutación de la subetapa 2. El primer grupo comprende
los enlaces de salida con dirección 0, 4, 8, 12, 16, 20, 24, 28, los
cuales están conectados respectivamente a las salidas 0 a 7 del
elemento de conmutación 20; los enlaces del segundo grupo (enlaces
2, 6, 10, 14, 18, 22, 26, 30) están conectados de forma ordenada a
las ocho salidas del elemento 21; los enlaces 1, 5, 9, 13, 17, 21,
25, 29 están conectados de una forma similar a las anteriores a las
ocho salidas del elemento de conmutación 22 y por último los enlaces
cuya dirección es 3, 7, 11, 15, 19, 23, 27, 31 están conectados a
las salidas del elemento de conmutación 23.
A partir de la descripción anterior, y a partir
de la comparación entre las Figuras 1 y 2, puede deducirse que, en
relación con las subetapas 1 y 2, la arquitectura de 32x32 de la
Figura 2 constituye la duplicación de la arquitectura de 16x16 de la
Figura 1, estando conectados por pares en un esquema cruzado los
elementos de la subetapa 1 (primera etapa de entrada) y de la
subetapa 2 (subetapa de salida). En particular, el par de elementos
10, 11 está conectado al par de elementos 20, 21, mientras que el
par de elementos 12, 13 está conectado al par de elementos 22, 23.
También en este caso, dentro de cada grupo de pares conectados entre
sí, las salidas pares e impares de los elementos de conmutación de
la subetapa 1 situada antes están conectadas de forma ordenada (en
el ejemplo, en primer lugar todas las salidas pares, a continuación
todas las salidas impares -aunque podría ser a la inversa) a las
entradas de los elementos de conmutación de la subetapa 2, situada
después.
También para las subetapas 0 y 1 el esquema de
conexión es estructuralmente idéntico, formando los elementos 00, 01
de la subetapa 0 un par de elementos cuyas salidas están conectadas
según la manera descrita (en primer lugar todas las salidas pares, a
continuación todas las salidas impares -o viceversa) a las entradas
de los elementos 10 y 12 que forman el segundo par.
Los mismos criterios guían la conexión de los
elementos del par 02, 03 con los elementos del par 11, 13.
Para garantizar que una acción de encaminamiento
concreta (distintos enlaces de salida, sin importar qué modo de
encaminamiento se adopta: virtual, distribución aleatoria,
etcétera...) se corresponde con la información de conmutación, es
necesario que en cada subetapa, cuando se definen los pares de
elementos destinados a ser conectados a un par respectivo de
elementos en una subetapa situada antes, no se consideren los pares
de elementos que ya forman un par correspondiente a la conexión con
los elementos de la subetapa situada después y/o que están
conectados con el mismo elemento de conmutación en una de las
subetapas situadas después.
De este modo, por ejemplo, en el esquema de 32x32
mostrado en la Figura 2, los elementos 00, 01, en lugar de a los
elementos 10, 12 podrían estar conectados a los elementos 10, 13,
intercambiando su función con el elemento 12 el elemento 13 (también
para la conexión con los elementos 02 y 03). Por otro lado, el
intercambio del elemento 12 con el elemento 11 no sería posible ya
que este último ya forma un par con el elemento 10 para la conexión
en la subetapa 2, estando conectados ambos elementos 10 y 11 al
elemento 20 así como al elemento 21.
Este concepto se ha resumido en las
reivindicaciones que se presentan posteriormente estableciendo que,
a efectos de la conexión a las salidas de los elementos de
conmutación de las subetapas situadas antes (por ejemplo, la
subetapa 0 en la Figura 3), en una subetapa (en el ejemplo, en la
subetapa 1) se excluyen los pares formados por elementos de
conmutación para los cuales existe una relación de asociación por
pares (directa o indirecta) a efectos de la conexión con los
elementos de conmutación de las subetapas situadas después (en la
Figura 1, en el ejemplo ilustrado, la subetapa 2).
Tal como se ha mencionado anteriormente, la
invención también se puede realizar en forma de un esquema híbrido,
en el que los diversos elementos básicos no sean en su totalidad del
mismo tipo, por ejemplo, 8x8. De este modo, en el esquema mostrado
en la Figura 2, cada uno de los dos bloques de cuatro elementos de
8x8 que comprenden los elementos 10, 11, 20, 21 y los elementos 12,
13, 22, 23 respectivamente, se podrían sustituir por un elemento de
16x16: la opción de conectar las salidas de orden par e impar de la
subetapa de entrada 0 -de forma ordenada, es decir, en primer lugar
las pares y a continuación las impares, o viceversa- a las entradas
de los elementos de la subetapa situada después se mantendrá
inalterada.
Volviendo al esquema mostrado en la Figura 2,
puede observarse que la dirección del enlace de salida para una
matriz de conmutación de 32x32 está dispuesta en un campo de
información de cinco bits (a4, a3, a2, a1, a0) perteneciente al byte
indicador T presente en la parte de encaminamiento de la célula ATM.
La función de encaminamiento de la célula se ejecuta secuencialmente
por medio de los elementos de conmutación de las subetapas 0, 1 y 2.
En particular, el elemento de conmutación de la subetapa 0 encamina
la célula considerando los bits a2, a1, a0 de la dirección contenida
en el byte indicador T respectivo, el elemento de conmutación de la
subetapa 1 ejecuta el encaminamiento según los bits a3, a2, a1 de la
misma dirección, mientras que el elemento de la subetapa 2 analiza
los bits más significativos del campo de información (a4, a3, a2).
En otras palabras, cada subetapa usa un grupo de bits de la cadena
que expresa la información de conmutación, siendo diferente dicho
grupo, en un bit, con respecto al usado por una subetapa adyacente,
a partir de los bits menos significativos (subetapa 0) y siguiendo
hasta los bits más significativos (subetapa 2).
Haciendo referencia al ejemplo anterior, la
célula a encaminar por encaminamiento virtual en el enlace de salida
13 (a4=0, a3=1, a2=1, a1=0, a0=1), presente en uno cualquiera de los
32 enlaces de entrada, se encamina por medio del elemento en la
subetapa 0 hacia su salida 5 (a2=1, a1=0, a0=1) conectada con el
elemento 12 ó 13 de la subetapa 1. El elemento de conmutación en la
subetapa 1 encamina la célula hacia su salida 6 (a3=1, a2=1, a1=0)
conectada al elemento 22 en la subetapa 2. Este último elemento
interpreta los bits más significativos del indicador y encamina la
célula hacia su salida 3 (a4=0, a3=1, a2=1) a la que está conectado
el enlace de salida 13 (OUTL13).
Para cada elemento básico, la configuración
(16x16, 32x32) de la matriz y la posición de la subetapa (y por lo
tanto los procedimientos de interpretación del indicador T) son
programadas por el microprocesador de control durante una fase de
inicialización.
Para una configuración determinada de la
arquitectura básica y para un modo de encaminamiento determinado
indicado por los bits r1, r2 en el indicador, una etapa de
conmutación según la invención puede funcionar según tipos
diferentes de encaminamiento. En el primer tipo, todas las subetapas
funcionan en el mismo modo (virtual, distribución aleatoria,
distribución con exclusión de enlace o, posiblemente, extracción
hacia el microprocesador), según lo indiquen los bits r1, r2; en el
segundo tipo, únicamente la última subetapa ejecuta el
encaminamiento según se indica en el indicador mientras que las
subetapas anteriores funcionan según un esquema de distribución
específico, al que en lo sucesivo se hará referencia como
"distribución par/impar". En aras de una mayor simplicidad, a
la primera solución se le hará referencia como "encaminamiento
homogéneo", a la segunda como "encaminamiento
mixto".
Los campos de encaminamiento son interpretados
por cada subetapa de la misma manera, por lo que al modo de
encaminamiento se refiere, aunque con un desplazamiento de 1 bit
para la determinación del enlace de salida, según se da a conocer en
la descripción de las arquitecturas de 16x16 y 32x32.
Revisando los esquemas de interconexión de las
Figuras 1 y 2, puede observarse que entre las subetapas 0 y 1 de las
matrices revisadas y entre las subetapas 1 y 2 de la matriz 32x32
existen siempre cuatro enlaces, de direcciones pares o impares, que
conectan las salidas de un elemento de conmutación con las entradas
de un elemento de la siguiente subetapa. El "encaminamiento
mixto" realiza, para los elementos de conmutación pertenecientes
a la subetapa 0 en la matriz de 16x16 y a las subetapas 0 y 1 en la
matriz de 32x32, una distribución secuencial de células entre las
salidas pares o las impares, dependiendo del bit menos significativo
del grupo de bits revisado en el campo de información de
conmutación. Más particularmente, un bit "0" provoca una
distribución en los enlaces pares y un bit "1" una distribución
en los enlaces impares. Para los elementos de conmutación en la
última subetapa de la matriz, el procedimiento de encaminamiento
queda siempre determinado por los 3 bits más significativos de la
dirección.
Las matrices de conmutación en las que se ejecuta
el encaminamiento mixto presentan ventajas con respecto a las
matrices que usan el encaminamiento homogéneo en términos del
rendimiento del tráfico. La distribución de las células entre cuatro
salidas permite optimizar los recursos presentes en el elemento
básico, tales como la memoria de salida compartida, y evitar
situaciones de pérdida de células que podrían producirse si
múltiples células presentaran el campo de dirección de 3 bits,
considerado por los elementos de las subetapas de entrada, con el
mismo contenido.
Haciendo referencia al ejemplo de la conmutación
virtual de una célula con la dirección del indicador igual a 13
(a4=0, a3=1, a2=1, a1=0, a0=1) a través de la matriz de 32x32
(Figura 2), el encaminamiento tendrá lugar de la manera siguiente.
El elemento en la subetapa 0 distribuye la célula en una cualquiera
de las 4 salidas impares (a0=1) conectadas al elemento 12 ó 13 en la
subetapa 1. El elemento de conmutación en la última subetapa
distribuye de una forma similar la célula hacia una de sus salidas
pares (a1=0) conectadas al elemento 22 de la subetapa 2. Este último
elemento interpreta los bits más significativos del indicador y
encamina la célula hacia su salida 3 (a4=0, a3=1, a2=1) a la que
está conectada la salida OUTL13.
En el caso de una célula que se deba encaminar
por distribución con exclusión de enlace, con la dirección del
indicador igual 13, la célula será encaminada por las subetapas 0 y
1 tal como se ha descrito anteriormente, mientras que el elemento 22
de la subetapa 2 encaminará la célula en una salida diferente con
respecto a su salida 3 conectada al enlace 13.
Desde el punto de vista de la construcción, los
esquemas de conexión propuestos han permitido obtener un único
componente físico montando múltiples elementos básicos de circuito
integrado en un único sustrato (cerámico, laminado....),
aprovechando la tecnología de módulos multichip mencionada
anteriormente.
Para posibilitar la construcción de las
arquitecturas descritas anteriormente, el componente básico que se
duplica se debe configurar para funcionar bien de forma individual o
bien en una de las configuraciones descritas. Por esta razón, es
necesario proporcionar una lógica que permita su uso en las
diferentes situaciones. Esta lógica debe ser rápida y debe usar unas
pocas puertas, aprovechando lo que ya esté realizado en el
componente básico.
A título de ejemplo, se propone una solución
lógica eficaz y rápida; dicha solución lógica permite obtener,
dependiendo de la configuración seleccionada en el nivel de
inicialización (por ejemplo, a través del microprocesador), todas
las configuraciones descritas (con encaminamiento homogéneo y mixto)
para alcanzar una capacidad de 32x32 si se usa un elemento básico de
8x8. La solución propuesta se puede hacer extensiva fácilmente a
aplicaciones para capacidades mayores.
En relación con esto, el diagrama funcional de la
Figura 3, el cual se puede comparar idealmente con el esquema
reproducido en la Figura 2 de la solicitud de patente italiana
mencionada anteriormente y en la Fig.3 del documento de S. Claretto
et al., ilustra cómo se gestiona la información de
encaminamiento dentro de dicho componente básico. En el dibujo, los
ocho enlaces de entrada se indican como ILINK0...ILINK7 y los ocho
enlaces de salida se indican como OLINK0...OLINK7.
En particular, las células de entrada se
sincronizan en el bloque DECLINK y por lo tanto (a no ser que haya
sido dada la orden de extracción para enviar las células hacia el
microprocesador) se almacenan en una memoria compartida presente en
el bloque MRMC, después de una paralelización adecuada en una
memoria de rotación, incluida también en el bloque MRMC. Por otra
parte, en DECLINK se ejecuta un procesado local de algunos campos de
la célula. En particular se procesa el indicador de encaminamiento y
a continuación el mismo se envía hacia el bloque ATGI en la conexión
TAG81, junto con la información Rnew (que comprende dos bits, r2new
y r1new relacionados con el modo de encaminamiento y obtenidos a
partir de los bits r2, r1 de las Figuras 1 y 2), y la información
EVODD que se describirá posteriormente.
En el instante adecuado, se extrae la célula del
bloque MRMC. El bloque OUTLINK permite adaptar la velocidad interna
del elemento, por ejemplo, 90 MHz, a la correspondiente, programada
a través del microprocesador, al enlace de salida OLINK0...OLINK7 en
el que se envíe la célula.
Las direcciones para la memoria compartida
incluida en MRMC se generan en el bloque ATGI por medio de dos
máquinas de estado simultáneas: una gestiona la cola de posiciones
libres y proporciona la dirección de escritura; la otra, basándose
en los indicadores procesados, gestiona la transmisión de las
células de salida en el momento adecuado y en la cola correcta y
proporciona la dirección de lectura para la memoria compartida.
Estas direcciones están presentes en la conexión indicada como
ADDROUT.
El análisis de los indicadores de encaminamiento
se realiza también en el bloque ATGI, el cual almacena en una
memoria, para cada célula entrante, las identidades de los enlaces
de salida en los que se conmutarán las células, después de procesar
los bits Rnew del byte implicado según los algoritmos adecuados.
En particular, el esquema de la Figura 4
representa la generación, en el bloque DECLINK, de la información
TAG81, Rnew y EVODD.
Por otro lado, el diagrama de la Figura 5 ilustra
cómo el bloque ATGI, a partir de la información TAG81, Rnew y EVODD,
genera una señal indicadora de salida, TAGOUT, la cual controla el
bloque MRMC a través de la conexión ADDROUT.
Tal como se ha mencionado anteriormente, la
configuración se define durante la fase de inicialización usando los
registros de estados y de órdenes de la interfaz del
microprocesador. A través de una codificación adecuada, se definen
el modo de funcionamiento (etapa única/subetapa), el tipo de
encaminamiento (homogéneo/mixto), la configuración (16x16,
32x32,...), la etapa o subetapa (1, 2, 3,...). Los elementos
relacionados de información se envían como órdenes de control hacia
la lógica de gestión de la configuración, incluida en el registro de
la interfaz indicado mediante la referencia 100 en la Figura 4.
La lógica descrita en relación con la Figura 4
(en la que las anotaciones entre los símbolos <> indican,
según el uso actual, los bits implicados) enmascara la información
de los indicadores (TAG) y los bits de encaminamiento (r1, r2) de
manera que los mismos son interpretados por la lógica siguiente de
una forma adecuada. Debe recordarse que los valores de los
indicadores enmascarados se usan meramente en el nivel local, en el
elemento implicado.
En particular, el indicador de encaminamiento
seleccionado sobre la base de la etapa a la que pertenece el
elemento, llega a la conexión D_IN. El bloque DEC71 es un bloque de
lógica de decodificación la cual, basándose en la información de
etapa (STAGE), selecciona el sincronismo del indicador (SYTAG) y
genera la señal de reloj de almacenamiento de datos (CLK_TAG). Esta
señal provoca un almacenamiento en dos registros (REG1, REG2) del
campo de información de conmutación (bits 7:3 de D_IN) y el campo
del modo de encaminamiento (bits 2:1) del indicador,
respectivamente. El bloque r2_r1GEN es un decodificador el cual,
basándose en el valor de la señal CNTR que depende de la
configuración, del tipo de encaminamiento y de la etapa/subetapa
implicadas, genera las señales r2new y r1new las cuales contienen la
información de encaminamiento enmascarada. En particular:
- -
- en la última subetapa, el bloque r2_r1GEN reenvía siempre los valores r2 y r1 recibidos;
- -
- en todas las subetapas, si el campo r2-r1 solicita la extracción de la célula, el bloque r2_r1GEN mantiene inalterados los valores de r2, r1 los cuales no provocan en ningún caso una lectura de MRMC;
- -
- en el caso del encaminamiento mixto, el bloque r2_r1GEN de las subetapas situadas antes que la última emite siempre valores correspondientes a la distribución aleatoria; y
- -
- en el caso del encaminamiento homogéneo, el bloque r2_r1GEN de las subetapas situadas antes mantiene inalterados los valores de r2, r1.
Los multiplexores MUX1, MUX2, MUX3 gestionan el
desplazamiento de los bits de los indicadores (ai, siendo i = 0,
1,...) para generar el indicador en cuestión (TAG81). Los
multiplexores se controlan por medio de un patrón de dos bits (ET0,
ET1), el cual codifica la identidad de la etapa/subetapa y el tipo
homogéneo/mixto de encaminamiento y el cual puede considerarse como
leído desde el registro 100 de la interfaz.
En otras palabras, haciendo referencia, por
ejemplo, a los indicadores T reproducidos en la parte superior de la
Figura 2, los multiplexores MUX1, MUX2, MUX3, dejan pasar en la
línea de salida TAG81 los tres bits a2, a1, a0 o a3, a2, a1 o a4,
a3, a2, dependiendo de si, sobre la base de las señales presentes en
las líneas ET1, ET0, la subetapa implicada es respectivamente la
subetapa 0, la subetapa 1 o la subetapa 2.
El multiplexor MUX4 genera, al producirse la
orden de ET0, la señal EVODD la cual controla el encaminamiento de
una célula en los enlaces pares o impares, activando los contadores
módulo 2 adecuados, cuando la subetapa implicada debe funcionar con
la distribución par/impar.
El procedimiento de enmascaramiento descrito
permite el uso de la totalidad de la lógica de gestión de
encaminamiento prevista en el componente básico, con la simple
adición de contadores módulo 2 los cuales permiten una distribución
independiente en enlaces pares o impares.
La Figura 5 describe la lógica de encaminamiento
concreta. El enlace en el que se debe direccionar la célula se
indica en la conexión TAGOUT. Comenzando, en aras de una mayor
simplicidad, desde el lado de salida, el multiplexor MUX5 selecciona
una de sus tres entradas según los valores r2new, r1new generados
por el bloque r2_r1GEN (Fig. 4). En particular, en el caso de la
conmutación virtual, se selecciona el valor de TAG81, generado
adecuadamente en el esquema anterior; en el caso de la distribución
aleatoria, se selecciona la salida del multiplexor MUX6 y para la
distribución con exclusión de enlace se selecciona la salida del
multiplexor MUX7.
La distribución aleatoria se gestiona con tres
contadores:
- -
- CN_DIS (contador módulo 1) genera cíclicamente ocho valores correspondientes a las ocho salidas del componente y se actualiza por medio de la señal CLK_DIS;
- -
- CN_EVEN (contador módulo 2, inicializado a 0) genera cíclicamente todas las salidas pares del componente y se actualiza por medio de la señal CLK_EVEN; y
- -
- CN_ODD (contador módulo 2, inicializado a 1) genera cíclicamente todas las salidas impares y se actualiza por medio de la señal CLK_ODD.
El multiplexor MUX6 selecciona la salida de uno
de los contadores basándose en el valor de la señal CNTR2 la cual
indica distribución normal (aleatoria), distribución par o
distribución impar. Las señales CLK_DIS, CLK_EVEN, CLK_ODD, CNTR2 se
generan en la lógica de decodificación CLK_GEN basándose en los
valores de EVODD y CNTR (ver Figura 4).
La distribución con exclusión de enlace se genera
activando el contador CN_DIS y el circuito incrementador INCR y
comparando, por medio del comparador COMP, el valor de la salida de
CN_DIS y el valor del enlace a excluir (TAG81); si los dos valores
coinciden, el multiplexor MUX7 deja pasar el valor incrementado por
el bloque INCR; en caso contrario, deja pasar el valor de CN_DIS.
Obsérvese que el término "incrementar" se usa en el caso
presente para indicar también un posible incremento negativo, por
ejemplo, en el caso de un "contador descendente".
Con respecto a la lógica de generación de
encaminamiento necesaria para el elemento básico, se han añadido
únicamente dos contadores (CN_EVEN, CN_ODD) y el multiplexor
MUX6.
Evidentemente, mientras los principios de la
invención permanezcan inalterados, sus detalles de construcción y
formas de realización pueden variar ampliamente con respecto a los
aspectos ilustrados, sin desviarse del alcance de la presente
invención.
Claims (33)
1. Etapa de conmutación construida a partir de
una pluralidad de elementos de conmutación en una configuración de
matriz y que presentan cada uno de ellos un número determinado de
entradas y salidas y todos los elementos de conmutación en la etapa
funcionan sobre la base de un único indicador que contiene una
cadena fijada previamente de bits (a0-a3;
a0-a4) que expresa la información de conmutación
correspondiente a la etapa, la cual comprende:
- -
- una subetapa de salida (10, 11; 20, 21, 22, 23) que constituye la columna de salida de la matriz y que comprende por lo menos un par de dichos elementos de conmutación, y
- -
- por lo menos una primera subetapa de entrada (00, 01; 10, 11, 12, 13) que constituye una columna situada antes que dicha subetapa de salida en la matriz y que comprende por lo menos un par de dichos elementos de conmutación,
en la que los elementos de
conmutación incluidos en dicha subetapa de salida (10, 11; 20, 21,
22, 23) y en dicha por lo menos una primera subetapa de entrada (00,
01; 10, 11, 12, 13) están conectados entre sí en un esquema cruzado
de manera que cada par de elementos de conmutación en dicha por lo
menos una primera subetapa de entrada está conectado a un par
respectivo de elementos de conmutación en dicha subetapa de salida,
estando conectadas de forma ordenada las salidas pares e impares de
los elementos de conmutación de dicha por lo menos una primera
subetapa de entrada a las entradas de los elementos de conmutación
de dicha subetapa de
salida;
caracterizada por el hecho
de que dichos elementos de conmutación tienen 2^{n}
entradas/salidas, siendo n \geq 2, y por el hecho de que los
elementos de conmutación comprendidos en una subetapa respectiva de
entre dichas subetapas funcionan sobre la base de un grupo de bits
respectivo de dicha
cadena.
2. Etapa de conmutación según la reivindicación
1, caracterizada por el hecho de que:
- -
- dicha subetapa de salida (20, 21, 22, 23) comprende una pluralidad de pares de dichos elementos de conmutación, con lo cual dicha por lo menos una primera subetapa de entrada (10, 11, 12, 13) comprende una pluralidad correspondiente de dichos elementos de conmutación, y
- -
- se proporciona por lo menos una segunda subetapa de entrada (00, 01, 02, 03) antes que dicha primera subetapa de entrada (10, 11, 12, 13), estando conectados entre sí en un esquema cruzado los elementos de conmutación incluidos en dicha primera subetapa de entrada (10, 11; 12, 13) y en dicha por lo menos una segunda subetapa de entrada (00, 01, 02, 03) de manera que cada par de elementos de conmutación en dicha segunda subetapa de entrada está conectado a un par respectivo de elementos de conmutación en dicha primera subetapa de entrada, estando conectadas de forma ordenada las salidas pares e impares de los elementos de conmutación en dicha segunda subetapa de entrada a las entradas de los elementos de conmutación de dicha primera subetapa de entrada; de manera que el esquema cruzado mencionado anteriormente excluye de la conexión con las salidas de los elementos de conmutación en subetapas situadas antes, los pares formados por elementos de conmutación para los cuales existe una relación de asociación de pares en la conexión con los elementos de conmutación de subetapas situadas después en dicha etapa.
3. Etapa de conmutación según la reivindicación 1
ó 2, caracterizada por el hecho de que cada grupo de bits,
asignado a una de las subetapas, es diferente en por lo menos un bit
con respecto al(a los) grupo(s) de bits sobre la base
del(de los) cual(cuales) funcionan los elementos de
conmutación de la(s) otra(s) subetapa(s).
4. Etapa de conmutación según cualquiera de las
reivindicaciones 1 a 3, caracterizada por el hecho de que
dichos elementos de conmutación son elementos de 8x8 y dicha cadena
fijada previamente comprende por lo menos cuatro
(a0-a3) bits de información de conmutación.
5. Etapa de conmutación según cualquiera de las
reivindicaciones 1 a 3, caracterizada por el hecho de que
dichos elementos de conmutación son elementos de 16x16 y dicha
cadena fijada previamente comprende por lo menos cinco
(a0-a4) bits de información de conmutación.
6. Etapa de conmutación según cualquiera de las
reivindicaciones 1 a 5, caracterizada por el hecho de que
dicho número determinado de entradas y de salidas es idéntico para
todas las subetapas (0, 1; 0, 1, 2).
7. Etapa de conmutación según cualquiera de las
reivindicaciones 1 a 5, caracterizada por el hecho de que
comprende por lo menos dos subetapas en las que los elementos de
conmutación están configurados para funcionar en un primer y por lo
menos en un segundo modo de encaminamiento.
8. Etapa de conmutación según la reivindicación
7, caracterizada por el hecho de que dicho primer modo de
encaminamiento es un encaminamiento de distribución, y dicho por lo
menos un segundo modo de encaminamiento se selecciona de entre el
grupo que comprende encaminamiento virtual, encaminamiento de
distribución aleatoria y encaminamiento de distribución con
exclusión de enlace.
9. Etapa de conmutación según la reivindicación
8, caracterizada por el hecho de que dicha subetapa de salida
(10, 11; 20, 21, 22, 23) funciona en dicho por lo menos un segundo
modo de encaminamiento, mientras que los elementos de las otras
subetapas funcionan en dicho primer modo de encaminamiento.
10. Etapa de conmutación según la reivindicación
8 ó 9, caracterizada por el hecho de que, por lo menos en
dichas subetapas de entrada (10, 11, 12, 13; 00, 01, 02, 03), los
elementos de conmutación comprenden una unidad de procesado
(r2_r1GEN) que responde a dicho segundo grupo de bits, procesando
dicha unidad dicho segundo grupo de bits para identificar el modo de
encaminamiento respectivo como encaminamiento de distribución
aleatoria.
11. Etapa de conmutación según cualquiera de las
reivindicaciones 1 a 10, caracterizada por el hecho de que
dichos elementos de conmutación comprenden una función de extracción
de célula a partir de un flujo de células ATM a conmutar.
12. Etapa de conmutación según cualquiera de las
reivindicaciones 1 a 11, caracterizada por el hecho de que
dichos elementos de conmutación funcionan sobre la base de un único
indicador que contiene un primer (a0-a3;
a0-a4) y un segundo (r0-r1) grupos
de bits que expresan, respectivamente, la información de conmutación
y uno de entre una pluralidad de modos de encaminamiento que se
pueden alcanzar en una única etapa de conmutación respectiva, y por
el hecho de que dichos elementos comprenden medios de procesado que
responden a dicho segundo grupo de bits para procesar dicho primer
grupo de bits de una forma diferente dependiendo de dicho segundo
grupo de bits.
13. Etapa de conmutación según la reivindicación
12, caracterizada por el hecho de que dichos medios de
procesado comprenden unos primeros medios de selección (MUX1 - MUX3)
a los cuales se les alimenta dicho primer grupo de bits para
identificar, dentro de dicho primer grupo de bits, un subconjunto
respectivo de bits que identifica la función de encaminamiento
llevada a cabo por la subetapa respectiva.
14. Etapa de conmutación según la reivindicación
12 ó 13, caracterizada por el hecho de que comprende un
elemento de discriminación par/impar (MUX4, CLK_GEN) que responde a
un bit respectivo de dicho primer grupo, así como unos primeros y
segundos medios contadores (CN_ODD, CN_EVEN), que suministran
respectivamente un recuento impar y par, así como unos segundos
medios de selección (MUX6) controlados (EVODD, CNTR2) por dicho
elemento de discriminación par/impar para seleccionar, como función
de encaminamiento de distribución, la salida de dichos primeros o
dichos segundos medios contadores, respectivamente, dependiendo del
valor de dicho bit respectivo de dicho primer grupo.
15. Etapa de conmutación según la reivindicación
13, caracterizada por el hecho de que unos medios de
comparación (COMP) están asociados a dichos primeros medios de
selección (MUX1 - MUX3), activándose dichos medios de comparación,
cuando dicho segundo grupo de bits identifica para la subetapa
respectiva un encaminamiento de distribución con exclusión de
enlace, para excluir el uso de dicho subconjunto respectivo de bits
como función de encaminamiento de la subetapa respectiva.
16. Etapa de conmutación según la reivindicación
15, caracterizada por el hecho de que comprende un contador
adicional (CN_DIS) cuya salida se compara con dicho subconjunto
respectivo de bits en dichos medios de comparación; estando asociado
dicho contador adicional a unos medios incrementadores (INCR) para
incrementar el valor del recuento de dicho contador adicional
(CN_DIS), así como a unos terceros medios de selección (MUX7) para
seleccionar bien dicho subconjunto respectivo de bits o bien dicho
valor de recuento incrementado como función de encaminamiento de la
subetapa respectiva, en el caso de no igualdad y, respectivamente,
de igualdad entre la salida de dicho contador adicional (CN_DIS) y
dicho subconjunto respectivo de bits.
17. Etapa de conmutación según la reivindicación
15 ó 16, caracterizada por el hecho de que comprende unos
cuartos medios de selección (MUX5) que responden a dicho segundo
grupo de bits y previstos para seleccionar, como resultado del
procesado de dicho primer grupo de bits:
- -
- la salida de dichos primeros medios de selección (MUX1, MUX2, MUX3);
- -
- la salida de dichos segundos medios de selección (MUX6);
- -
- la salida de dichos terceros medios de selección MUX7).
18. Procedimiento de control de elementos de
conmutación (00, 01, 02, 03; 10, 11, 12, 13; 20, 21, 22, 23) con
capacidad expandida de una red de conmutación ATM, estando
dispuestos los elementos de conmutación en una configuración de
matriz que constituye una etapa de conmutación, y presentando cada
uno de ellos un número determinado de entradas y salidas y
funcionando sobre la base de un único indicador contenido en la
cadena de bits de cada paquete ATM y que contiene información de
conmutación, comprendiendo la configuración de matriz:
- -
- una subetapa de salida (10, 11; 20, 21, 22, 23) que comprende por lo menos un par de dichos elementos de conmutación,
- -
- antes de dicha subetapa de salida, por lo menos una primera subetapa de entrada (00, 01; 10, 11, 12, 13), que comprende por lo menos un par de dichos elementos de conmutación,
- -
- estando conectados los elementos de conmutación incluidos en dicha subetapa de salida (10, 11; 20, 21, 22, 23) y en dicha primera subetapa de entrada (00, 01; 10, 11, 12, 13) en un esquema cruzado en el que cada par de elementos de conmutación en dicha primera subetapa de entrada está conectado a un par respectivo de elementos de conmutación en dicha subetapa de salida, estando conectadas de forma ordenada las salidas pares e impares de los elementos de conmutación en dicha primera subetapa de entrada a las entradas de los elementos de conmutación en dicha subetapa de salida,
caracterizado por el hecho
de que la información de conmutación para las etapas únicas de
conmutación respectivas comprende indicadores (T), y por el hecho de
que dichos elementos de conmutación tienen 2^{n} entradas/salidas,
siendo n \geq 2, y funcionan basándose en un único indicador que
contiene un primer (a0-a3; a0-a4) y
un segundo (r1, r2) grupos de bits que expresan la información de
conmutación y, respectivamente, uno de entre una pluralidad de modos
de encaminamiento que se pueden llevar a cabo en una única etapa
respectiva de conmutación, y por el hecho de que el procedimiento
comprende, en el nivel de cada una de dichas subetapas, las
siguientes
operaciones:
- -
- se procesa dicho segundo grupo de bits para identificar un modo respectivo de encaminamiento; y
- -
- se procesa dicho primer grupo de bits de una manera diferente según dicho modo de encaminamiento respectivo.
19. Procedimiento según la reivindicación 18,
caracterizado por el hecho de que comprende además las
siguientes operaciones:
- -
- en dicha subetapa de salida (20, 21, 22, 23) se forma una pluralidad de pares de dichos elementos de conmutación, con lo cual dicha primera subetapa de entrada (10, 11, 12, 13) comprende una pluralidad correspondiente de pares de dichos elementos de conmutación,
- -
- se dispone por lo menos una segunda subetapa de entrada (00, 01, 02, 03) antes que dicha primera subetapa de entrada (10, 11, 12, 13), y
- -
- se conectan los elementos de conmutación incluidos en dicha primera subetapa de entrada (10, 11; 12, 13) y en dicha segunda subetapa de entrada (00, 01, 02, 03) en un esquema cruzado en el que cada par de elementos de conmutación en dicha segunda subetapa de entrada está conectado a un par respectivo de elementos de conmutación en dicha primera subetapa de entrada, estando conectadas de forma ordenada las salidas pares e impares de los elementos de conmutación de dicha segunda subetapa de entrada a las entradas de los elementos de conmutación en dicha primera subetapa de entrada; de manera que el esquema cruzado mencionado anteriormente excluye, a efectos de la conexión a las salidas de los elementos de conmutación en las subetapas situadas antes, los pares formados por elementos de conmutación para los cuales existe una relación de asociación por pares a efectos de la conexión con los elementos de conmutación de las subetapas situadas después.
20. Procedimiento según la reivindicación 18 ó
19, caracterizado por el hecho de que los elementos de
conmutación incluidos en una respectiva de entre dichas subetapas
funcionan sobre la base de un grupo de bits respectivo de dicha
cadena en la que es diferente por lo menos un bit con respecto
al(a los) grupo(s) de bits sobre la base del(de
los) cual(es) funcionan los elementos de conmutación en
la(s) otra(s) subetapa(s).
21. Procedimiento según la reivindicación 18 ó
19, caracterizado por el hecho de que dichos elementos de
conmutación son elementos de conmutación de 8x8, y dicha cadena
fijada previamente comprende por lo menos cuatro
(a0-a3) bits de información de conmutación.
22. Procedimiento según la reivindicación 18 o la
reivindicación 19, caracterizado por el hecho de que dichos
elementos de conmutación son elementos de conmutación de 16x16 y
dicha cadena fijada previamente comprende por lo menos cinco
(a0-a4) bits de información de conmutación.
23. Procedimiento según cualquiera de las
reivindicaciones 18 a 22, caracterizado por el hecho de que
los elementos de conmutación en todas las subetapas mencionadas
funcionan homogéneamente, según el mismo modo de encaminamiento.
24. Procedimiento según la reivindicación 23,
caracterizado por el hecho de que los elementos de
conmutación de dichas subetapas funcionan homogéneamente en un modo
de encaminamiento seleccionado de entre encaminamiento virtual,
encaminamiento de distribución aleatoria, encaminamiento de
distribución con exclusión de
enlace.
enlace.
25. Procedimiento según cualquiera de las
reivindicaciones 18 a 22, caracterizado por el hecho de que
dichos elementos de conmutación funcionan en un primer modo de
encaminamiento y en por lo menos un segundo modo de encaminamiento y
por el hecho de que los elementos en por lo menos una de dichas
subetapas funcionan en dicho segundo modo de encaminamiento,
mientras que los elementos en la(s) otra(s)
subetapa(s) funcionan en dicho primer modo de
encaminamiento.
26. Procedimiento según la reivindicación 25,
caracterizado por el hecho de que dichos elementos de
conmutación funcionan en dicho primer modo de encaminamiento el cual
es un modo de distribución y en por lo menos un segundo modo de
encaminamiento seleccionado de entre encaminamiento virtual,
encaminamiento de distribución aleatoria y encaminamiento de
distribución con exclusión de enlace.
27. Procedimiento según la reivindicación 23 o la
reivindicación 26, caracterizado por el hecho de que dicha
por lo menos una subetapa de entre dichas subetapas que funcionan en
el segundo modo de encaminamiento es dicha subetapa de salida (10,
11; 20, 21, 22, 23).
28. Procedimiento según la reivindicación 20,
caracterizado por el hecho de que los elementos de
dicha(s)
otra(s) subetapa(s) procesan dicho segundo grupo de bits identificando el modo de encaminamiento respectivo como encaminamiento de distribución.
otra(s) subetapa(s) procesan dicho segundo grupo de bits identificando el modo de encaminamiento respectivo como encaminamiento de distribución.
29. Procedimiento según la reivindicación 20 y
las reivindicaciones 26 ó 27, caracterizado por el hecho de
que los elementos de dicha(s) otra(s)
subetapa(s) funcionan sobre la base de un grupo respectivo de
bits en el que un bit determina la elección de salidas pares o
impares para conseguir la distribución.
30. Procedimiento según la reivindicación 27 ó
29, caracterizado por el hecho de que, en el caso de
distribución con exclusión de enlace, la acción de exclusión se
realiza en dicha subetapa de salida.
31. Procedimiento según cualquiera de las
reivindicaciones 18 a 30, caracterizado por el hecho de que
dichos elementos de conmutación incluyen una función de extracción
de célula a partir del flujo de células ATM a conmutar.
32. Procedimiento según la reivindicación 20,
caracterizado por el hecho de que comprende, en el nivel de
cada una de dichas subetapas, las siguientes operaciones:
- a)
- cuando dicho segundo grupo de bits identifica un encaminamiento virtual para la subetapa implicada, se procesa dicho primer grupo de bits identificando, dentro de dicho primer grupo de bits, un subconjunto respectivo de bits que identifica la función de encaminamiento virtual a alcanzar por la subetapa respectiva;
- b)
- cuando dicho segundo grupo de bits identifica un encaminamiento de distribución para la subetapa implicada, se procesa dicho primer grupo de bits identificando una función de distribución par o impar (EVODD), y generando una función de encaminamiento por medio de un recuento par o impar (CN_ODD, CN_EVEN) dependiendo de la naturaleza par o impar de dicha función de distribución (EVODD);
- c)
- cuando dicho segundo grupo de bits identifica un encaminamiento de distribución con exclusión para la subetapa implicada, se procesa dicho primer grupo de bits, según la etapa a) anterior, usando dicho subconjunto respectivo de bits como valor de exclusión.
33. Procedimiento según la reivindicación 32,
caracterizado por el hecho de que dicha etapa c) comprende
las siguientes operaciones:
- -
- se genera un valor de recuento (CN_DIS) respectivo,
- -
- se compara dicho valor de recuento respectivo con dicho subconjunto respectivo de bits, y
- -
- en el caso de que dicha comparación indique la presencia de identidad, se incrementa (INCR) dicho valor de recuento y se usa dicho valor de recuento incrementado para identificar la función de encaminamiento a alcanzar por la subetapa respectiva.
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| IT95TO000957A IT1280494B1 (it) | 1995-11-29 | 1995-11-29 | Procedimento per espandere la capacita' di elementi di commutazione e relativo stadio di commutazione. |
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| Publication Number | Publication Date |
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| ES2108666T1 ES2108666T1 (es) | 1998-01-01 |
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