JP3657558B2 - 複数のパケット信号伝送装置用競合解決要素 - Google Patents

Description

【０００１】
本発明は、複数のパケット信号切替用装置のためのセル競合解決ユニットに関する。
【０００２】
近年、ネットワークの伝送容量やデータ伝送速度は増加の一途を辿っている。これによって、切替装置開発の必要性が生じ、特に数ギガビットやテラビット域のデータ処理能力を有する切替装置開発の必要性が生じている。このような高速伝送では、必要なネットワークプロトコルは、ハードウェアとして実現する他にない。
【０００３】
１つの選択肢は、クロスバー構造の方式を用いて、これら高速送信用切替装置を能動的なバックプレーンとして実現することである。クロスバー切替方式は全体的に並列動作し、そのため、このような装置の処理能力は、個々のポート数と内部的に用いる協調プロトコルにのみ限定される。
【０００４】
通常、クロスバー方式は、インタフェースにより中央クロスバーチップに接続された複数のポートチップで動作する。通常、既知のクロスバーチップには、衝突発生時、パケット又はセルを一時的に記憶するためのバッファメモリが含まれる。そのセルは、パケットを特定の長さのセルにセグメント化すること（特に、可変長パケットの場合は通常の手順である）によって生成され、次に、切替装置内で更に処理される。これによって、クロックと同期して合理的にセルを処理することが可能になる。更に、衝突が発生する場合、すなわち、ポートチップの複数のポートが他のポートチップの同じポートに送信しようとする場合、競合ポートに存在する信号やパケットの“公正な”送信が容易になる。この目的のために、クロスバーチップを有する多くの既知の装置は、外部に競合解決ユニット（セル競合解決ユニット）を有する。このユニットは、特定のアルゴリズムを用いて競合ポートの公正な選択を確実に行う。
【０００５】
例えば、ＤＥ第１９５―４０―１６０号Ａ１に、入力バッファ付きＡＴＭ切替装置を、直列回線を介して組込み、出力障害を避ける方法が開示されている。この方法では、出力が競合するＡＴＭセルが、対応する切替装置の入力装置において既にバッファに格納してある。基本的に、この切替装置は、各々複数のポートを有する複数のポートチップから構成される。そのポートチップの“出力ポート”は、クロスバーチップを介して相互接続されている。装置の障害は、予約ベクトルを用いることで無くすことができ、その個々のビットは、（宛先の）ポートチップにそれぞれ対応する。予約ベクトルは、セルを送信する前にポートチップからポートチップに連続的に中継されるが、各ポートチップは、予約ベクトルが中継される順番に、予約ベクトルのビットを予約する可能性を有する。ビットが予約された場合、このことは、（送信元の）関係するポートチップが、予約ベクトルの予約済ビットそれぞれの位置に対応する（宛先の）ポートチップにセルを送信したいということを意味する。この（宛先の）ポートチップ、すなわち、クロスバーチップのこの出力や予約ベクトルのそれぞれの予約済ビットは、それぞれのタイムスロットでセルを送信する場合、予約ベクトルが中継される次のポートチップにはもはや利用不可能である。
【０００６】
この既知の装置の場合、予約ベクトルの処理はポートチップにおいて行われ、予約ベクトルは、直列接続回線のポートチップ間で送信される。
その結果、外部の高速送信回線が、ポートチップ間にこの種の切替ユニットのハードウェアを生成するために必要になり、更に、これには、設計とハードウェアの観点からそれ相応の費用が必要である。更に予約ベクトルは、ポートチップからポートチップに、クロックパルス制御で、また直列に中継されるが、予約ベクトルは、各クロックサイクルで１ビット分のみ進められる。このようにして、各ポートユニットは、既にそれに利用可能な予約ベクトルの１ビットを有するが、いずれの場合も、１ビットだけ処理してよく、好適にはそれぞれのサイクルで転送されたばかりのビットだけ処理してよい。その結果、ポートチップがＮ個ある場合、予約ベクトルを完全に処理するには合計２Ｎのクロックサイクルが必要である。ポートチップの数が比較的多い場合、タイミングの問題を伴う。これは、セル送信の１サイクル（タイムスロット）よりも短く非常に限られた時間しかこの確認に利用できないためである。その結果、ポートチップの数を制限するか、あるいは極めて高いクロックパルスレートを予約ベクトルの処理に用いるしかない。この装置は、分散化構造のセル競合解決ユニットを有しており、これには上述の不利益が伴う。
【０００７】
様々な（宛先の）ポートチップへの競合送信に対する公正均衡化は、ＤＥ第１９５４０１６０号Ａ１に基づく装置の場合、１サイクルの開始時にいずれの場合も変更対象の他の各ポートチップに割当てられた個々のポートチップのバッファメモリへのアクセスシーケンスによって成し得る。基本的に、これによって、ポートチップへの予約ベクトルのビット位置割当てが変更され、公正均衡化は変更された予約順序によって可能になる。
【０００８】
この目的のために、ＤＥ第１９５―４４―９２０号Ｃ２に、高速で公正なハードウェアベースで行う信号のランダム選択のための方法が開示されている。ここで、全ての信号の総数は、擬似ランダムに再生成される順序でアクティビティについて継続的に確認され、また選択される所望の信号数ｋに基づいて、試験シーケンスでアクティブであると認められた最初のｋ個の信号が選択される。この方法によって、単純に極めて良好な公正均衡化が可能になる。
【０００９】
この従来技術に基づいて、本発明の目的は、複数のパケット用信号を切替える装置用のセル競合解決ユニットを提供することである。この信号によって、切替装置が簡単に、また外部ハードウェアの少ない費用で実現できる。この信号はまた、パケット信号用切替装置の複数のポート間で同時に可能な送信認証の的確で公正な障害が生じない組合せを高速処理で確定することを特徴とする。
【００１０】
本発明は、特許請求の範囲の請求項１に記載の特徴によってこの目的を達成する。
本発明は、充分な公正さを保証しつつ、中央切替装置のＮ個のポート間で、同時許容送信経路の障害が生じない組合せの確定において、Ｎ個の比較器ユニットのカスケード接続を提供することによって、極めて大きな速度を達成し得るという知見に基づく。ここで、並列又は半並列の比較器ユニットにおいて、予約ベクトルが比較器ユニットのカスケード接続中を並列に通過し、予約ベクトルが処理され、その結果、認証情報が生成されるように、比較器ユニットが提供される。
【００１１】
本発明の好適な実施形態によると、比較器ユニットでの予約ベクトルの処理と、比較器ユニット間での予約ベクトルの中継は、クロックパルス制御で行われる。また信号通過時間と関連するハードウェアの切替え時間を考慮して、予約ベクトルの処理は、１クロックサイクルで複数の比較器ユニット又は全ての比較器ユニットにおいて実施し得る。これによって、処理速度の大幅な増加を達成し得る。
【００１２】
好適な実施形態において、いずれの場合も１つの特定のポートユニットからいずれの場合も１つの特定の比較器ユニットに転送される各可用性ベクトルはＮビットを有する。可用性ベクトル中のビット位置は、このビットに含まれる情報の特定のポートユニットへの割当てを含む。このビットの１つの論理状態は、可用性ベクトル中のそれぞれのビット位置に対応するポートユニットに送信されたパケット又はセルが、可用性ベクトルを供給するポートユニットにおいて利用可能かどうかを通知する。他方の論理状態は、それぞれパケット又はセルの可用性が無いことを通知する。これによって、障害が生じることなく同時に送信され得るパケット又はセルを簡単に選択できる。
【００１３】
各ポートユニットに対して可用性ベクトルとして必要なビットはＮ−１個だけであるが、これは、処理が、いずれの場合もビットの（受信）ポートユニットへの異なる割当てによって更に困難になるためである。
【００１４】
同様に、この好適な実施形態の場合、予約ベクトルはまたＮ個のビットを含む。この予約ベクトル中のビット位置は、このビットに含まれる情報の特定のポートユニットへの割当てを含む。このビットの１つの論理状態は、他のポートユニットからパケット又はセルを受信するための関係するポートユニットの予約が既に実行されたことを通知する。他方の論理状態は、それぞれ、関係するポートユニットの準備状態について通知する。
【００１５】
いずれの場合も、制御ユニットは、処理サイクル開始時に初期予約ベクトルを第１比較器ユニットに送信する。このベクトルは、例えば、セル競合解決ユニットの各ポートにポートユニットが割当てられない場合やポートユニットへの送信がある理由により故意に行われない場合、既に予約を有してよい。
【００１６】
比較器ユニット内において、比較器ユニットにそれぞれ接続されたポートユニットへ送信される認証情報の確定は、ポートユニット又は予約ベクトルの個々のビットに対して所定のシーケンスを維持しつつ行われる。
【００１７】
受信ポートユニットに関する公正均衡化を提供する場合、そのシーケンは、認証情報を決定するサイクルの開始時、Ｎ個の比較器ユニットによって、擬似ランダムに再生成された所定数のシーケンから選択してもよい。
【００１８】
各サイクル後、又は数サイクル後、比較器ユニット内で処理シーケンを変える代わりに、各比較器ユニットは、予約ベクトルのビット順序で、関係するポートユニット用の認証情報を常に確定できる。次に、各比較器ユニットの前には、置換ユニットがあってもよい。この置換ユニットは、これに対して可用性ベクトルを入力でき、また所定の仕様に基づき各々の順序で可用性ベクトルのビットを再配列する。次に、同様に、各比較器ユニットの後には逆置換ユニットを配置してよい。この逆置換ユニットは、可用性ベクトルのビット順序の並べ替え済み配列を考慮して、比較器ユニットによってそれに入力された情報から、予約ベクトルの位置が予約されたかどうか、また予約ベクトルのどの位置に予約されたかについて、又どの認証情報がそれぞれの比較器ユニットに接続されたポートユニットに送信される予定か確定する。
【００１９】
本発明の１つの実施形態によると、それぞれのパケット又はそれぞれのセルを他のポートユニットに送信するための選択認証はそれぞれ、各比較器ユニットにおいて、他のＮ−１個のポートユニット各々に備えられたＮ−１個の割当カウンタそれぞれによって、又は予約ベクトルの各ビットに備えられるＮ個の割当カウンタによって確認できる。割当カウンタのカウンタ値（割当）は、割当てられたポートユニットを各々選択した後又は予約ベクトルの関連するビットを各々予約した後、インクリメント又はデクリメントされる。所定のカウンタ値に達した後、関係するポートユニットに対する選択認証又は予約ベクトルの関係するビットに対する予約認証はブロックされる。
【００２０】
この場合はまた、可用性ベクトルのビットの並べ替えが同時に行われる場合、Ｎ個のカウンタを備えると、更に容易に実現できる可能性があると思われる。これは、Ｎ個のビットの内どれを絶対に予約してはならないかについての情報を、（これはパケット又はセルがそれぞれ送信ポートユニットに送り返されることを意味するため）、それぞれの比較器ユニットに新たに送信しなければならないことによる。このことは理論的には可能であるが、好適には、１つの且つ同じポートユニットの異なるポート間での信号切替えは、それぞれのポートユニット内で制御する。
【００２１】
しかしながら、比較器ユニット内で予約ベクトルのビットの処理順序が一定である場合、比較器ユニット内に割当カウンタをＮ−１個だけ備えることは容易にできる。それは、この時１つの且つ同じビットを予約する必要は必ずしも無い、又は常に許されるわけではないためである。
【００２２】
本発明の１つの実施形態によると、比較器ユニット（１３）の割当カウンタ（２１）はそれぞれ、予約ベクトル（ＣＲｒｅｓ）の特定のビットに割当ててもよい。この場合、制御ユニット（１１）は、関係する割当カウンタ（２１）が引き続き割当を有し、また同時に並べ替えられた可用性ベクトル（ＣＲｒｅｑ^* ）の関係するビットが送信対象パケット又は送信対象セルを示す比較器ユニット（１３）がもはや存在しない場合、予約ベクトル（ＣＲｒｅｓ）の特定のビットに割当てられた全比較器ユニット（１３）の割当カウンタ（２１）全てを、初期値（初期割当）に設定してもよい。
【００２３】
本発明の他の実施形態によると、比較器ユニット（１３）の割当カウンタ（２１）はそれぞれ、特定のポートユニット（３）に割当ててもよい。この場合、制御ユニット（１１）は、関係する割当カウンタ（２１）が引き続き割当を有し、また同時にパケット又はセルが、比較器ユニット（１３）に接続されたポートユニットから関係するポートユニットに送信される比較器ユニット（１３）がもはや存在しない場合、特定のポートユニット（３）に割当てられた全比較器ユニット（１３）の割当カウンタ（２１）全てを初期値（初期割当）に設定してもよい。
【００２４】
この場合、比較器ユニット（１３）に置換情報を入力してもよい。比較器ユニット（１３）は、各々の順序で割当カウンタを並べ替え、並べ替えられた可用性ベクトルＣＲｒｅｑ^* から送信にセルが利用可能であるかどうかについての情報を取る。
【００２５】
１つ又は複数の割当カウンタに、制御ユニットによって、他の割当カウンタよりも高い初期割当が割当てられた場合、特定の送信経路又は切替装置のノードの優先順位付けがこのようにして達成できる。
【００２６】
本発明の１つの実施形態によると、比較器ユニットは、それぞれＮ段の優先順位符号器を用いて生成し得る。優先順位符号器のＮ個の入力装置は、各々ＡＮＤ要素の出力装置に接続され、ＡＮＤ要素の第１入力装置へは並べ替えられた可能性がある可用性ベクトルの対応するビットが入力され、ＡＮＤ要素の第２入力装置へは予約ベクトルの関係するビットが入力される。これはそれぞれ先行する比較器ユニットの出力側にあり、ＡＮＤ要素の第３入力装置へは、関連する割当カウンタの情報が入力される。この情報は、選択認証がまだある場合は、論理１になり、もはや選択認証が無い場合は、論理ゼロになる。
【００２７】
本発明によるセル競合解決ユニットは、単独集積回路として設計してもよい。しかしながら同様に、この種のユニットもまた、最大でＮ個のポートユニットを接続するためのＮ個のポートを有する中央切替装置（クロスバーチップ）に一体化し得る。
【００２８】
本発明の更なる実施形態については、従属請求項に記載する。
本発明は、図面に例示した実施形態に基づいて更に以下において詳細に述べる。
図１は、合計Ｎ個のポートユニット３₁ 乃至３_N と中央切替ユニット５から構成される本発明による切替装置１の構造を概略的に示す。Ｎ個のポートユニット３₁ 乃至３_N 各々はｎ個のポート７₁ 乃至７_n を有し、その各々に信号Ｓ_ijを入力できる。ここで、１≦ｉ≦ｎ及び１≦ｊ≦Ｎとする。通常、ポートユニットは、各ポートで双方向通信し得る。しかしながら勿論、本発明の原理は、一部又は全部のポートが単方向通信専用であるシステムにも適用できる。しかしながら、実際にはこのようなことは稀である。
【００２９】
好適には、図１に示すポートユニット３は、一体型ポートモジュール又は単独構成要素として配置する。中央切替ユニット５についても同様である。これによってモジュール式の構造が実現し、その結果、簡単に構成し得る。すなわち、それぞれ必要な数の切替対象データ線に切替装置を適合させ得る。
【００３０】
図１に示すように、ポートユニット３と中央切替ユニット５は、インタフェースユニットを介して接続されている。ここで、ポートユニット３に備えられるインタフェースユニットは、“ＣＢ−ＩＦ”（クロスバーインタフェース）として示し、中央切替ユニット５に備えられるインタフェースユニットは“ポートＩＦ”（ポートインタフェース）として示す。この場合、単独インタフェースユニットポートＩＦが各ポートユニット３に対して中央切替ユニット５に備えられる。中央切替ユニットの場合、図４から解かるように、各インタフェースユニットポートＩＦ及びＣＢ−ＩＦは、低電圧差分信号方式ユニット（ＬＶＤＳ）を介して、ポートユニット３と中央切替ユニット５間の伝送線に接続され得る。これによって接続線の数を低減でき、例えば、１６ビット幅データ線をインタフェースユニットポートＩＦ又はＣＢ−ＩＦとＬＶＤＳユニットの間に備え、また４ビット幅データ線（各々、全計８本の物理的な線に差動信号が走る）をＬＶＤＳユニット間に備え得る。
【００３１】
中央切替ユニット５はクロスバースイッチの機能を担い、これにより（ＬＶＤＳユニットを介して全二重伝送が行われる場合）最大Ｎ個の（クロスバー内部）信号の完全な同時内部データ伝送が可能である。インタフェースユニットポートＩＦのデータ入／出力装置は、実際の切替マトリックス（マトリックス）に接続される。更に、ポートＩＦは、ポートＩＦ間の切替マトリックスによって切替えることができるため、中央切替ユニット内のあるポートＩＦから他のポートＩＦへの所望の経路をデータ伝送に利用できる。異なるポートユニット３の複数のポート７が、他のポートユニットのポート７に同時にアクセスしないように（これは、セル損失や内部障害を意味する）、衝突解決用のユニット８（以下競合解決ユニット（ＣＲ）と呼ぶ）を備える。好適には、ＣＲユニット８は、中央切替ユニット内に備えられ、また集積回路として後者と共に形成される。以下の説明から理解できるように、ＣＲユニット８は、それ自体とインタフェースユニットポートＩＦ間で極めて迅速にデータ交換する必要があるため、ＣＲユニットの一体化は極めて短かい高速伝送線の利点を実現する。
【００３２】
本発明による方法と本発明による切替装置の機能について、図を参照して更に詳細に以下に説明する。
図１に示すように、ポートユニット３₁ 乃至３_N のポート７₁ 乃至７_n に信号Ｓ_ijを各々入力する。各々について、信号はデータパケットのストリームであり、長さは一様でなくてもよい。
【００３３】
まず、個々の信号Ｓ_ijのデータパケットはポートユニット３によってセグメント化、すなわち、一定長の個々のセルに分割する。セルは、バッファメモリ９に記憶されるが、バッファメモリ９は、ポートユニット３に組み込んでも又は外部メモリとして形成してもよい。セグメント化は制御ユニットにより行う。制御ユニットは、各ポートユニット３に設け、これ以上詳細には示さないが、単独仮想バッファメモリ（９ａ）が他のポートユニット３の各々に対してそれぞれ実現されるようにバッファメモリ９を構成する。前記単独仮想バッファメモリは、他の関連するポートユニットに伝送されるセルを含む。この目的のために、各ポートユニット３又はその制御ユニットは、受信される各パケットのアドレス情報を評価し、またこの情報に基づいて、パケット又は対応するセルを他のポートユニット３に伝送すべきかについて決定し、対応するセルをそれぞれの仮想（９ａ）メモリに割当てる。データパケットのセル相互間割当ては、ポインタを設けることで維持できる。勿論、単独メモリもまた、他のポートユニット各々にそれぞれ設けてもよい。
【００３４】
読込み及び読出し時セルの順序を保存する必要から、単独、又は仮想メモリ（９ａ）は、ＦＩＦＯメモリのタイプである。
ポートユニットが、他のポートユニットに伝送する必要が無いと決定した場合、ポートユニットは、ポートユニット内での内部切替えプロセスを行う。勿論、一般的に、データパケットをバッファに入れることもこの場合必要であるが、セグメント化する必要は無い。この切替装置１のポートユニット内部の切替機能は本発明には関係しないため、更に詳細に説明する必要は無い。
【００３５】
ポートユニットのセルの中央切替ユニットへの内部伝送は、一度に１つだけしかできないことから、この種類のバッファメモリ９は、どのような場合でも各ポートユニット３に必要である。更に、信号Ｓ_ijの非同期伝送の場合、伝送ピークを補償するためにバッファリングが必要である。このことは、例えば、ＡＴＭやイーサネットの場合に相当するが、これは、異なるサービスと異なるポートは異なるデータ伝送速度で動作し、特にＩＰトラフィックの場合にはヘッダ評価時間が大きく変化するためである。
【００３６】
基本的に、内部伝送用のパケットのセグメント化を省くことができ、又データパケット全体の切替装置１内での伝送も可能である。しかしながら、セグメント化することによって、パケットのそれぞれの長さとは独立に切替装置内でクロック同期伝送が可能であるという利点が実現される。更に、個々のポートユニット（の出力）の適切な処理がより容易になる。
【００３７】
切替装置１内では、セルはクロック同期で伝送される。すなわち、１つ以上のポートユニット３のセルがそれぞれタイムスロットでポートユニット３から中央切替ユニット５へ、またその逆方向に伝送される。内部伝送速度が（ポートユニットと中央切替ユニット間の各接続において、また中央切替ユニット５内で）２Ｇビット／秒であり、またセルの長さ又はサイズが７０ビットである場合、タイムスロットの時間長は、例えば、２８０ｎｓである。
【００３８】
切替装置内での障害を回避するには、まず各ポートユニット３が、可用性情報を中央切替ユニット５に送信する。可用性情報は、伝送用セルが、その瞬間それぞれのポートユニットにおいて、他のどのポートユニットに対して存在しているかに関する情報から構成される。他のポートユニット用にそれぞれポートユニットに備えられた仮想単独バッファメモリ（９ａ）の上記モデルで表すと、可用性情報は、いずれの場合も個々の仮想バッファメモリに含まれるセルが無いか、少なくとも１つのセルがあるかについての情報から構成される。
【００３９】
図３ａに表すように、単独伝送段階と、対応する上位プロトコルの複雑化回避のために、可用性情報は、ポートユニット３から中央切替ユニット５にそれぞれ伝送されるセルのヘッダ中に含み伝送できる。
【００４０】
この場合、可用性情報は、競合要求因子（ＣＲｒｅｑ）としてまとめてもよく、そのベクトルは、ポートユニット数に基づきＮビットから構成される。ＣＲｒｅｑベクトル内における各ビットの位置は、ポートユニット３_j の番号ｊ（１≦ｊ≦Ｎ）を示しており、関連するビットの予約は、セルがポートユニット３_j 用のそれぞれのポートユニットにおいて伝送に利用可能であるかどうかを示す。
【００４１】
ＣＲｒｅｑベクトルは、次のタイムスロットで実際に伝送されるセルと必ずしもリンクする必要はなく、むしろ将来の１つ以上のタイムスロットに対して計画してよい。換言すれば、それぞれの可用性情報は、将来２つ以上のタイムスロットにおいて送信のみされる場合があるセルに関し、この時間シフトが全てのポートユニット３の場合に一定である必要がある。
【００４２】
それらのセル、恐らくはポートユニットから同時に送信された複数のセルを受信した後、いずれの場合も、中央切替ユニット５又はインタフェースユニットポートＩＦは、そこに含まれる可用性情報を読み出し、そしてそれを、可用性情報はどのポートユニットからＣＲユニット８に送信されたかに関する情報と共に送信する。ＣＲユニット８は、各場合、所定の競合解決アルゴリズムに基づき、対応する送信ポートユニットから対応する受信ポートユニットへの許容可能な、すなわち、衝突の無い伝送の可能性の潜在的な組合せを確定する。
【００４３】
このようにして確定された組合せは、認証情報ＣＲｇｎｔの形態で、関係する少なくともタイムスロット用の送信認証を受信するポートユニット３へ送信される。
【００４４】
図３ｂから理解できるように、好適には、この認証情報はセルのヘッダに含みこの後送信される。例えば、それぞれのポートＩＦに接続されたポートユニットが、関係するタイムスロット（関係するセル）に対する送信認証を与えられた場合、それぞれのインタフェースユニットポートＩＦは、送信されるセルのヘッダに、それぞれのインタフェースユニットポートＩＦに接続されるポートユニットの送信が承認されたポートユニットの符号化チップＩＤを書込むことができる。関係するポートユニットが認証を与えられない場合、ヘッダは、認証情報用に予約された領域に定義済予約を含んでもよいが、この予約はポートユニットによって“付与認証無し”と解釈される。
【００４５】
セルを受信した後、中央切替ユニット５又はインタフェースユニットポートＩＦは、可用性ベクトルＣＲｒｅｑだけでなく、関係するセルが送信されるポートユニットを確定するために必要な（図３中では“宛先”として示す）少なくともアドレス情報を読み出す。
【００４６】
この種のアドレス評価の代わりに、各インタフェースユニットポートＩＦもまた、ＣＲユニットによってそれに入力される認証情報を用いて、それぞれのセルが同じタイムスロットで正しいポートユニットに引き続き送信されるように、関係するタイムスロットにおいて切替マトリックスを介して切替わり得る。
【００４７】
ＣＲｒｅｑベクトルが、中央切替ユニット５からそれぞれのポートユニット３に送信されるセルのヘッダに含まれる必要が無いことから、ヘッダ中のこの場所は、他の情報の送信、例えば、ポートユニット３のステータス情報に用いてもよい。
【００４８】
セルを受信した後、認証情報ＣＲｇｎｔはポートユニット３において読み出され、（中央切替ユニット５に以前送信された可用性情報に対応する）認証が、関係するタイムスロットに対して与えられたかどうか決定する。
【００４９】
ポートユニットや、セルを受信した後、認証情報の存在を決定する対応する制御ユニットは、関係するタイムスロットでの送信に対して、可用性情報が既に中央切替ユニットに送信された関係するセルを準備する。このために、関係するセルがメモリ９から読み出され、インタフェースユニットＣＢ−ＩＦに送信される。
【００５０】
ポートユニット３がセルを受信した後、ポートユニットの制御ユニットは、セルのヘッダのアドレス情報を読み取り、そのセルをそれぞれの出力ポート又はそれぞれのメディアアクセス制御装置（ＭＡＣ）（図示せず）に割当てる。更に、ポートユニット又は個別ポートのそれぞれのＭＡＣに元のデータパケットを形成するために個々のセルを再構成し、又それぞれのアドレスに送信する。
【００５１】
ポートユニットのインタフェースユニットＣＢ−ＩＦがセルを受信し、また認証情報を読み出して評価した後、新しい可用性情報ＣＲｒｅｑを直ちに確定して、中央切替ユニット５に送信される次のセルに挿入する。この動作には、時間が極めて重要である。
【００５２】
図５に制御ユニット１１とカスケード接続のＮ個の比較器ユニット１３（１３₁ 乃至１３_N ）を有する競合解決ユニット８の概略的な内部構造を示す。図５に示す実施形態の場合、各比較器ユニット１３の前に置換ユニット１５（１５₁ 乃至１５_N ）があり、そのユニットは、いずれの場合も中央切替ユニット５のインタフェースユニットポートＩＦに接続されている。置換ユニット１５は、カウンタ１６が制御する。比較器は、カスケード接続内で並列接続線１７を介して接続され、それを介して比較器ユニットの予約ベクトルＣＲｒｅｓ（下記参照）それぞれが、いずれの場合も、カスケード接続内で次の比較器ユニットに送信され得る。図５に示す競合解決ユニットの場合、各比較器ユニット１３の後に逆置換ユニット１９（１９₁ 乃至１９_N ）が続く。制御ユニット１１は、カウンタ１６を動作させ、更に、比較器ユニット１３各々に接続される。更に制御ユニット１１は、接続線１７を介してカスケード接続の第１比較器１３₁ に接続される。
【００５３】
図５に示す競合解決ユニットは以下のように動作する。
各タイムスロットにおいて、競合解決ユニット８は、１サイクルを完了し、その中で、全てのポートユニットに対する認証情報ＣＲｇｎｔがいずれの場合も確定され、その後インタフェースユニットポートＩＦを介してそれぞれのポートユニットに送信される。
【００５４】
認証情報ＣＲｇｎｔは、この場合、クロックパルス制御法で確定され、好適には、競合解決ユニット８のクロックは、中央切替ユニットの他のクロックと同じである。
【００５５】
１サイクルの開始時、競合要求ベクトルＣＲｒｅｑ、すなわち、個々のポートユニットの可用性ベクトルは、置換ユニット１５に送信される。置換ユニット１５の各々に記憶されるのは、擬似ランダムに生成されたある数のシーケンスであり、その内の同じシーケンスは各場合全ての置換ユニットにおいてアクティブである。置換ユニット１５をカウンタ１６の出力に従わせることによって、これらのシーケンスのある特定のシーケンスが各場合動作される。勿論、いずれの場合も次のシーケンスを“進行パルス”を供給するだけで動作できるように、置換ユニットにおけるシーケンスの順序もまた固定してもよい。
【００５６】
シーケンスは、１サイクルをある回数実行した後、いずれの場合も変え得る。しかしながら実際には、各１サイクルの後、異なるシーケンスへ切替えることが好ましい。
【００５７】
置換ユニットは、それぞれにアクティブなシーケンスを用いて、それ相応にＣＲｒｅｑベクトルのビットを再配列する。これによって、予約ベクトル内で、その位置によって優先権が与えられるポートユニット３（受信ポートユニット）は無いという効果が実現される。再配列されたＣＲｒｅｑベクトルは、変換器ユニット１３に転送される。
【００５８】
制御ユニット１１は、初期予約ベクトルＣＲｒｅｓを第１比較器ユニット１３₁ に転送する。また予約ベクトルの各ビットに対する割当カウンタ２１（図６）が、各比較器ユニット１３に設けられる。各割当カウンタは、どの程度の頻度で予約ベクトルの関係するビットが、関係する比較器ユニット１３によって既に選択されたかを決定する。所定の最大数を超えた場合、このビットの更新選択用の認証は、比較器ユニットにおいて遮断される。
【００５９】
このためには、割当カウンタ２１は、例えば、制御ユニットによって初期化され得る減算カウンタとして設計してもよい（初期化することによって、カウンタは既定の固定値に設定される）。ポートユニット（送信ポートユニット）の優先順位付けが意図的に行われる場合、割当カウンタは、制御ユニットによって所定の値で設定され得るカウンタとして設計してもよい。
【００６０】
好適には、割当カウンタは２進数出力を有し、一方の論理状態（例えば、論理１）で選択認証を通知し、他方の論理状態（例えば論理ゼロ）で選択認証が無いことを通知する。
【００６１】
初期予約ベクトル、再配列されたＣＲｒｅｑベクトル、割当カウンタの出力に基づいて、予約ベクトルの各ビットに対して、ビットが既に予約されているか、又はなおフリーな状態であるかが、第１比較器ユニット１３において最初に確認される。この場合、初期予約ベクトルもまた既に予約されたビットを有してもよい。例えば、制御ユニットは、中央切替ユニット５のインタフェースユニットポートＩＦが全てポートユニット３に接続されていない場合、対応するビットを予め予約してもよい。
【００６２】
ビットが予約されているとわかると、更に確認する必要はない。他方、ビットがフリーであると検出された場合、再配列されたＣＲｒｅｑベクトルの（同位置にある）関係するビットが、送信されるセルの存在を通知するかどうか確認される。このことが起こり、また選択認証が、関係する割当カウンタの出力に基づいて検出される場合、比較器ユニット１３₁ は、予約ベクトルの関係するビットを予約する。１度に１つのセルのみが対応するポートユニットに送信され得ることから、これで確認動作が終了する。選択認証が無いことが予約ベクトルＣＲｒｅｓのこのビットに対して検出された場合、又はＣＲｒｅｑベクトルが送信されるセルが無いことを示している場合、確認動作は継続される。この確認手順は、ＣＲｒｅｓベクトルのビットが比較器ユニット１３₁ によって予約されるまで、又はベクトルのビットが全て確認されるまで実行される。
【００６３】
図５に示す実施形態の場合、好適には、この確認はＣＲｒｅｓベクトルのビットのシーケンスにおいて実行される。
しかしながら基本的には、置換ユニット１５においてＣＲｒｅｓベクトルを再配列する代わりに、比較器ユニットにおいてＣＲｒｅｓベクトルのビットの確認シーケンスを変えることもまた可能である。
【００６４】
ＣＲｒｅｓベクトルが比較器１３₁ において確認された後、比較器１３₂ に転送される。次に、確認動作は、上述の方法と同じようにこのユニットにおいて再度進められる。これらの段階は、予約ベクトルが全ての比較器ユニットによって確認され、全ての対応するフリーなビットが予約されるまで繰返される。これで１サイクルが終了する。
【００６５】
各１サイクルの終わりに、各逆置換ユニット１９の出力での認証情報は、それぞれのインタフェースユニットポートＩＦを介して関係するポートユニット３に送信される。各逆置換ユニット１９は、関係する比較器ユニット１３から、予約ベクトルのビットが予約されたかどうか、またどのビットが予約されたかについての情報を受信する。各逆置換ユニットは、置換ユニットが用いる再配列指定を知っており、元のビット位置を再度予約したビット位置から確定する。
【００６６】
この目的のために、逆シーケンスを逆置換ユニット１９に記憶し、置換ユニット１５において実行される再配列を逆にするために用い得る。置換ユニット１５の場合のように、逆置換ユニット１９の場合にも、それらに供給されるカウンタ１３の出力によって逆シーケンスの選択又は進行をもたらし得る。
【００６７】
更に、それぞれの予約ベクトルＣＲｒｅｓを戻し、またそれに対して既知のＣＲｒｅｑベクトルの位置へのポートユニット３の割当て後、各逆置換ユニット１９は、それぞれの比較器ユニットに接続されたポートユニットに、認証情報ＣＲｇｎｔとして、最後に述べた１つのセルを送信できるポートユニット３のＩＤ番号を送信できる。
【００６８】
比較器ユニット１３のカスケード接続においてＣＲｒｅｓベクトルの確認を開始する前（又は先行の１サイクルにおいてＣＲｒｅｓベクトルの確認が終わった後）、制御ユニット１１は、比較器ユニット１３の少なくとも１つの割当カウンタ２１がＣＲｒｅｓベクトル内で特定のビットに対する割当をなお有しているかを決定し、また同時に、この比較器ユニットに入力される並べ替え済みのＣＲｒｅｓベクトル（ＣＲｒｅｑ^* と示す）の関係するビットが、関係するポートユニット３に送信されるセルを示すかを決定する。そうでない場合、制御ユニット１１は、比較器ユニット１３の、ＣＲｒｅｓベクトルの関係するビットに関わる、割当カウンタ２１全てを初期割当に初期化する。
【００６９】
上述の選択肢の場合、割当カウンタ２１は簡単にＣＲｒｅｓベクトルの１つの特定ビットに割当てられたが、他の実施形態において、割当カウンタ２１は、中央切替ユニット５の出力装置又はポートユニットに割当ててもよい。しかしながら、比較器１３はどのような場合でも並べ替え済み配列のＣＲｒｅｑ^* が入力されることから、この場合、比較器ユニット１３にもまた置換情報を入力しなければならない。次に、この情報によって、あるカウンタの初期割当への設定が必要かどうかに関する確認の場合、割当カウンタのシーケンスの再配列を実行したり、あるいはＣＲｒｅｑ^* ベクトルのビットの再配列を逆にしたりすることが可能である。
【００７０】
他の実施形態によると、ＣＲｒｅｑ^* ベクトルの他に、並べ替えられていないＣＲｒｅｑベクトルを比較器ユニット１３にも送信できる。その結果、ポートユニット２に割当てられた割当カウンタ２１は、関係するポートユニット３にセルを引き続き送信する必要があるかどうかを直接決定する。
【００７１】
それぞれの送信ポートユニット３の優先順位付けを省く場合、最も簡単な場合、割当１を使用でき、ここで、割当カウンタは専門的なハードウェア、例えば、フリップフロップで生成されたビットの形態を取り得る。次に、割当カウンタは、組み合わせてＮビットのベクトルを形成でき、また例えば、長さＮのレジスタによって生成できる。次に、設定ビットは、例えば、存在する割当を示すことができ、また非設定ビットは、存在しない割当を示し得る。
【００７２】
図６に比較器ユニット１３の実施形態における主要構成要素の基本構造を示す。これは、Ｎ段の優先権符号器２３から構成され、その挙動は、以下のように説明し得る。先行入力Ｉ_i-j が全て論理ゼロにあり、また関連する入力Ｉ_i が論理１である場合、各出力Ｏ_i （１≦ｉ≦Ｎ）が論理１に設定される。換言すれば、優先権符号器のＮ段のシーケンスにおける関連する入力が最初に論理１になる出力だけが、論理１に設定される。
【００７３】
図６は、この点に関して、入力状態ａ、ｂ、ｃ、ｄである優先権符号器２３の４つの第１段Ａ、Ｂ、Ｃ、Ｄと、対応する出力状態を生成する論理接続のみを示す。
【００７４】
優先権符号器２３における個々の段の入力Ｉ_i は、いずれの場合も、ＡＮＤゲート２５の出力装置に接続される。ＡＮＤゲート２５は、いずれの場合も、ＡＮＤ動作によって３つの信号を論理的にリンクする。すなわち、比較ユニット１３に入力される、ＣＲｒｅｑベクトルのそれぞれのビットＣＲｒｅｑ［ｉ］、予約ベクトルＣＲｒｅｓのそれぞれのビットＣＲｒｅｓ［ｉ］、またそれぞれの割当カウンタ２１の出力を論理的にリンクする。これによって、予約ベクトルのそれぞれのビットを予約するという所望の目的が達成されるが、これは、それがまだ未予約であり、また対応するセルが送信予定であり、また同時に予約認証がある場合にのみ達成される。
【００７５】
競合解決サイクルを開始するために、制御ユニット１１は開始パルスＣＲ_START を受信してもよい。信頼性を保証するために、認証情報ＣＲｇｎｔの生成を含む可能性がある予約認証の確認は、クロックパルス制御で行ってもよい。この場合、例えば、いずれの場合も比較器ユニット１３において必要な動作のみをクロックサイクルで実行する。次に、それぞれに処理されたＣＲｒｅｓベクトルは、出力レジスタ（図示せず）によって、カスケード接続の次の比較器ユニットそれぞれに転送し得る。
【００７６】
個々の構成要素の切替え時間、信号通過時間等が許される場合、複数の比較器ユニット１３を組み合わせてもよい。この目的のために、図６による実施形態において、比較器１３の優先権符号器２３の出力装置を、ＡＮＤゲート２５の関係する入力装置等の入力装置にそれぞれ直接接続する。この対策によって、複数の比較器ユニット又は全比較器ユニットの動作でさえ、１クロックサイクル内で実行することができ、その結果、処理速度を極めて大きくすることができる。
【図面の簡単な説明】
【図１】 切替装置の構造と、データフローを同時に示し、また、クロスバーチップ内に本発明のセル競合解決ユニットを一体化した状態を示す概略図。
【図２】 図１の中央切替ユニット、ポートユニット、衝突解決中の情報フローを同時に示す概略図。
【図３】 ポートユニットから中央切替ユニットに伝送されるデータブロックの構造（図３ａ）と、中央切替ユニットからポートユニットに伝送されるデータブロック構造（図３ｂ）の概略図。
【図４】 図１と２の中央切替ユニットの構造を示す概略図。
【図５】 本発明によるセル競合解決ユニットの構造を示す概略図。
【図６】 図５における比較器の主要構成要素の構造を示す概略図。
【符号の説明】
１・・・ 切替装置、３・・・ ポートユニット（３₁ 乃至３_N ）、５・・・ 中央切替ユニット、７・・・ ポートユニットのポート（７₁乃至７_n）、８・・・ 衝突解決用ユニット（競合解決ユニット）、９・・・ バッファメモリ、９ａ・・・ 仮想バッファメモリ、１１・・・ 制御ユニット、１３・・・ 比較器ユニット（１３₁ 乃至１３_N ）、１５・・・ 置換ユニット（１５₁ 乃至１５_N ）、１６・・・ カウンタ、１７・・・ 接続線、１９・・・ 逆置換ユニット（１９₁ 乃至１９_N ）、２１・・・ 割当カウンタ、２３・・・ 優先権符号器、２５・・・ ＡＮＤゲート、ａ，ｂ，ｃ，ｄ・・・ 論理状態、Ａ，Ｂ，Ｃ，Ｄ・・・ 優先権符号器の段１乃至４、Ｉ_j、Ｏ_j・・・ 優先権符号器の入／出力装置（１≦ｊ≦Ｎ）、ＣＲｇｎｔ・・・ 認証情報、ＣＲｒｅｑ・・・ 競合要求ベクトル、可用性情報、ＣＲｒｅｓ・・・ 予約ベクトル、ＣＲ_start・・・ 競合解決サイクルの開始信号、Ｎ・・・ ポートユニットの数、ポートＩＦ・・・ ５中のインタフェースユニット、ＣＢ−ＩＦ・・・ ３中のインタフェースユニット、ＬＶＤＳ・・・ 低電圧差分信号方式、Ｓ_ij・・・ ポート７への信号（添字はｉ，ｊ）。

Claims (18)

1. 複数のパケット信号切替装置用セル競合解決ユニットであって、
   ａ）前記切替装置（１）は、中央切替ユニット（５）と、後者に接続され、各々ｎ個のポート（７）を有し、その各々に信号を供給し得る最大Ｎ個のポートユニット（３）と、を含み、
   ｂ）前記競合解決ユニット（８）は、Ｎ個の入力装置を有し、その各々に可用性情報を有する可用性ベクトル（ＣＲｒｅｑ）が前記N 個のポートユニット（３）の１つによって入力することができ、信号のパケット又は信号のセグメント化されたパケットのセルを送信すべきか否か、また更にどのポートユニット（３）に送信すべきかに関する情報を含み、
   ｃ）各可用性ベクトル（ＣＲｒｅｑ）は、いずれの場合もカスケード接続のＮ個の比較器ユニット（１３₁ 乃至１３_N ）の比較器ユニット（１３）へ入力することができ、前記比較器ユニット（１３₁ 乃至１３_N ）は制御ユニット（１１）へ接続され、
   ｄ）各比較器ユニット（１３）は、前記それぞれの可用性ベクトル（ＣＲｒｅｑ）と、前記それぞれ先行する比較器ユニット（１３）又は制御ユニット（１１）によって、前記それぞれのパケット、又は前記それぞれのセルの前記ポートユニットへの送信に関して生成された予約情報（ＣＲｒｅｓ）を用いて、また、前記それぞれのパケット、又は前記それぞれのセルの前記ポートユニット（３）への送信用に選択認証情報を用いて、認証情報（ＣＲｇｎｔ）を確定し、それを、それに接続されたポートユニット（３）へ送信し、他のどのポートユニット（３）へ前記比較器ユニット（１３）に接続された前記ポートユニット（３）を、対応するパケット又は対応するセルの送信に対して認証するかに関する情報を含み、これによって、共に、前記ポートユニット（３）間で同時に送信可能なパケット又はセルの障害の無い組合せを確定し、
   ｅ）比較器ユニット（１３）によって生成された前記予約情報（ＣＲｒｅｓ）はいずれの場合も、予約ベクトル（ＣＲｒｅｓ）の形態で並列に次の比較器ユニット（１３）へそれぞれ転送され、前記比較器ユニットにおいて並列又は半並列に処理される、ことを特徴とするセル競合解決ユニット。
2. 請求項１に記載のセル競合解決ユニットであって、
   前記比較器ユニット（１３）の前記予約ベクトル（ＣＲｒｅｓ）の処理と前記比較器ユニット（１３）間での予約ベクトル（ＣＲｒｅｓ）の転送はクロックパルス制御方式で行われ、前記予約ベクトル（ＣＲｒｅｓ）は、少なくとも１つの比較器ユニット（１３）で処理され、各クロックサイクルにおいて、前記それぞれ後続の比較器ユニット（１３）に転送されることを特徴とするセル競合解決ユニット。
3. 請求項２に記載のセル競合解決ユニットであって、
   前記予約ベクトル（ＣＲｒｅｓ）は、複数の比較器ユニット（１３）又は各クロックサイクルの全比較器ユニット（１３）において処理されることを特徴とするセル競合解決ユニット。
4. 請求項１乃至３のいずれか１つに記載のセル競合解決ユニットであって、
   各可用性ベクトル（ＣＲｒｅｑ）はＮ個のビットを有し、前記可用性ベクトル（ＣＲｒｅｑ）のビット位置は、このビットに含まれる情報の特定のポートユニット（３）への割当てを含み、前記ビットの１つの論理状態は、関係するポートユニット（３）への送信を意図したパケット又はセルの可用性について通知し、他方の論理状態は、それぞれパケット又はセルの可用性が無いことを通知することを特徴とするセル競合解決ユニット。
5. 請求項１乃至４のいずれか１つに記載のセル競合解決ユニットであって、
   前記予約ベクトル（ＣＲｒｅｓ）はＮ個のビットを有し、前記予約ベクトル（ＣＲｒｅｓ）のビット位置は、このビットに含まれる情報の特定の受信ポートユニット（３）への割当てを含み、前記ビットの１つの論理状態は、関係するポートユニット（３）の既に行われた予約を他のポートユニット（３）からのパケット又はセルの受信のために通知し、他方の論理状態は、それぞれ関係するポートユニットの準備状態について通知することを特徴とするセル競合解決ユニット。
6. 請求項５に記載のセル競合解決ユニットであって、
   前記制御ユニット（１１）は、初期予約ベクトル（ＣＲｒｅｓ）を前記カスケード接続のＮ個の比較器ユニット（１３）の第１比較器ユニット（１３）へ転送することを特徴とするセル競合解決ユニット。
7. 請求項６に記載のセル競合解決ユニットであって、
   受信に利用不可能な又は存在しないポートユニット（３）に対応する前記予約ベクトル（ＣＲｒｅｓ）のビットは前記対応する論理状態で予め予約されることを特徴とするセル競合解決ユニット。
8. 請求項１乃至７のいずれか１つに記載のセル競合解決ユニットであって、
   各比較器ユニット（１３）は、ポートユニット（３）又は前記予約ベクトル（ＣＲｒｅｓ）の個々のビットに関して、所定の順序で、関係する前記ポートユニット（３）に対する前記認証情報を確定することを特徴とするセル競合解決ユニット。
9. 請求項８に記載のセル競合解決ユニットであって、
   前記順序は、認証情報（ＣＲｇｎｔ）の決定サイクルの開始時、前記Ｎ個の比較器ユニット（１３）によって、所定の数の擬似ランダムに生成された順序から選択されることを特徴とするセル競合解決ユニット。
10. 請求項１乃至８のいずれか１つに記載のセル競合解決ユニットであって、
    各比較器ユニット（１３）は、前記予約ベクトル（ＣＲｒｅｓ）のビットの可能な予約を、前記予約ベクトル（ＣＲｒｅｓ）の前記ビットの前記順序で確定し、
    各比較器ユニット（１３）には、置換ユニット（１５）が先行し、前記置換ユニット（１５）は、前記可用性ベクトル（ＣＲｒｅｑ）を受信することができ、また可用性ベクトル（ＣＲｒｅｑ）の前記ビットを、所定の仕様に基づき各々の順序で再配列し、
    各比較器ユニット（１３）には逆置換ユニット（１９）が続き、この逆置換ユニットは、前記可用性ベクトル（ＣＲｒｅｑ）の前記ビット順序の並べ替え済み配列を考慮して、比較器ユニット（１３）によってそれに入力された前記情報から、予約ベクトル（ＣＲｒｅｓ）の位置が予約されたかどうか、また予約ベクトルのどの位置に予約されたかについて、又どの認証情報（ＣＲｇｎｔ）が関係する比較器ユニット（１３）に接続されたポートユニット（３）に送信される予定かについて確定することを特徴とするセル競合解決ユニット。
11. 請求項１乃至１０のいずれか１つに記載のセル競合解決ユニットであって、
    前記それぞれのパケットの、又は前記それぞれのセルの、他のポートユニット（３）への送信に対する前記選択認証は、それぞれ各比較器ユニット（１３）に、前記他のＮ−１個のポートユニット（３）の各々にそれぞれ設けられたＮ−１個の割当カウンタ（２１）によって、又は前記予約ベクトル（ＣＲｒｅｓ）の各ビットに対して設けられたＮ個の割当カウンタ（２１）によって備えられ、
    割当カウンタ（２１）のカウンタ値（割当）は、割当てられたポートユニット（３）を各々選択した後又は予約ベクトル（ＣＲｒｅｓ）の関連するビットを各々予約した後、インクリメント又はデクリメントされ、
    所定のカウンタ値に達した場合、関係するポートユニット（３）に対する選択認証又は予約ベクトル（ＣＲｒｅｓ）の関係する前記ビットに対する予約認証はブロックされることを特徴とするセル競合解決ユニット。
12. 請求項１１に記載のセル競合解決ユニットであって、
    比較器ユニット（１３）の前記割当カウンタ（２１）はそれぞれ、前記予約ベクトル（ＣＲｒｅｓ）の特定のビットに割当てられ、
    前記制御ユニット（１１）は、関係する前記割当カウンタ（２１）が引き続き割当を有し、また同時に前記並べ替えられた可用性ベクトル（ＣＲｒｅｑ^*）の関係する前記ビットが送信予定のパケット又は送信予定のセルを示す比較器ユニット（１３）がもはや存在しない場合、前記予約ベクトル（ＣＲｒｅｓ）の特定のビットに割当てられた全比較器ユニット（１３）の割当カウンタ（２１）全てを初期値（初期割当）に設定することを特徴とするセル競合解決ユニット。
13. 請求項１１に記載のセル競合解決ユニットであって、
    比較器ユニット（１３）の割当カウンタ（２１）はそれぞれ、特定のポートユニット（３）に割当てられ、
    制御ユニット（１１）は、関係する前記割当カウンタ（２１）が引き続き割当を有し、また同時にパケット又はセルが、比較器ユニット（１３）に接続された前記ポートユニットから関係する前記ポートユニットに送信される予定である比較器ユニット（１３）がもはや存在しない場合、特定のポートユニット（３）に割当てられた全比較器ユニット（１３）の割当カウンタ（２１）全てを初期値（初期割当）に設定することを特徴とするセル競合解決ユニット。
14. 請求項１３に記載のセル競合解決ユニットであって、
    前記比較器ユニット（１３）に前記置換情報が入力され、
    前記比較器ユニット（１３）は、前記割当カウンタを並べ替え、また前記並べ替えられた可用性ベクトルＣＲｒｅｑ^* から送信にセルが利用可能であるかどうかについての情報を取ることを特徴とするセル競合解決ユニット。
15. 請求項１１乃至１４のいずれか１つに記載のセル競合解決ユニットであって、１つ又は複数の割当カウンタ（２１）に、他の割当カウンタ（２１）よりも高い初期割当が割当てられることを特徴とするセル競合解決ユニット。
16. 請求項１乃至１５のいずれか１つに記載のセル競合解決ユニットであって、
    前記比較器ユニット（１３）は、各々Ｎ段の優先権符号器（２３）を有し、前記優先権符号器（２３）のＮ個の各入力装置（Ｉ₁乃至Ｉ_N）は、ＡＮＤ要素（２５）の出力装置に接続され、前記ＡＮＤ要素の第１入力装置へは、前記可用性ベクトル又は前記並べ替えられた可用性ベクトル（ＣＲｒｅｑ^*「ｉ」）の対応するビット（ＣＲｒｅｑ「ｉ」）が入力され、前記ＡＮＤ要素（２５）の第２入力装置へは、前記予約ベクトル（ＣＲｒｅｓ「ｉ」）の関係するビットが入力され、これはそれぞれ先行する比較器ユニット（１３）の出力側にあり、また前記ＡＮＤ要素（２５）の第３入力装置へは、関連する前記割当カウンタ（２１）の情報が入力され、これは、選択認証がまだある場合は、論理１になり、もはや選択認証が無い場合は、論理ゼロになることを特徴とするセル競合解決ユニット。
17. 請求項１乃至１６のいずれか１つに記載のセル競合解決ユニットであって、集積回路として設計されていることを特徴とするセル競合解決ユニット。
18. 最大でＮ個のポートユニット（３）を接続するためのＮ個のポートを有する中央切替装置であって、請求項１乃至１４のいずれか１つに記載のセル競合解決ユニット（８）を含む集積回路として設計されていることを特徴とする中央切替装置。

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