ITTO950957A1

ITTO950957A1 - Procedimento per espandere la capacita' di elementi di commutazione e relativo stadio di commutazione.

Info

Publication number: ITTO950957A1
Application number: IT95TO000957A
Authority: IT
Inventors: Luigi Licciardi; Luciano Pilati; Maura Turolla
Original assignee: Cselt Centro Studi Lab Telecom
Priority date: 1995-11-29
Filing date: 1995-11-29
Publication date: 1997-05-29
Also published as: CA2191539A1; ES2108666T3; DE69634236D1; ATE288161T1; ES2108666T1; CA2191539C; EP0777360B1; EP0777360A1; ITTO950957A0; DE69634236T2; JP3000263B2; IT1280494B1; JPH09205444A; GR970300061T1; US5946314A; DE777360T1

Abstract

La capacità di elementi di commutazione ad es. di ordine 8x8 viene espansa, dando origine ad elementi monostadio di maggiore capacità (16x16 o 32x32) ordinando una pluralità pari di detti elementi in un sottostadio di uscita (10, 11) e disponendo a monte di detto sottostadio di uscita, almeno un primo sottostadio di ingresso (00, 01) comprendente una corrispondente pluralità pari di detti elementi di commutazione. Le uscite pari e, rispettivamente, dispari degli elementi dei sottostadio di ingresso (00, 01) sono collegate ordinatamente, agli ingressi degli elementi di commutazione dei sottostadio di uscita (10, 11). Si fornisce anche una logica di gestione dell'instradamento internamente al singolo elemento di commutazione per l'ottenimento degli elementi monostadio. (Figura 1)

Description

DESCRIZIONE dell'invenzione industriale dal titolo:

"Procedimento per espandere la capacità di elementi di commutazione e relativo stadio di commutazione"

TESTO DELLA DESCRIZIONE

Campo dell'invenzione

La presente invenzione si riferisce in generale alle reti di telecomunicazioni ed affronta in modo specifico il problema di espandere la capacità di elementi di commutazione compresi nelle relative reti di commutazione.

Sfondo dell'invenzione

Nelle reti di commutazione, segnatamente in quelle operanti in modo cosiddetto ATM (Asynchronous Transfer Mode), si collegano in modo opportuno più elementi di commutazione per ottenere reti ad elevata capacità commutativa.

Ogni elemento della rete costituisce uno stadio. Aumentando il numero di stadi aumenta la complessità e la capacità commutativa della rete. Gli Btadi tendono ad essere di preferenza in numero dispari (3, 5 più raramente 7).

Ovviamente, vista la complessità di funzioni richiesta ad ogni singolo elemento e la elevata velocità con cui devono essere gestiti i flussi ATM {tipicamente 155 Mbit/s, 311 Mbit/s, 622 Mbit/s), da un punto di vista realizzativo si cerca un compromesso tra la capacità di commutazione del singolo elemento e la complessità circuitale richiesta. Le soluzioni più comuni, per gli elementi di commutazione al momento disponibili, sono 8x8 e 16x16, che significano commutazione di 8/16 flussi di ingresso su altrettanti flussi di uscita. D’altra parte, da un punto di vista realizzativo, più complessi sono gli elementi, più difficile è assicurare il funzionamento in modo del tutto affidabile e più basse sono le rese in sede di fabbricazione dei relativi circuiti integrati.

Nell'articolo "An ATM Switch Hardware Technologies Using Multichip Packaging" di Y. Doi e altri, IEEE Transactions on Componente, Hybrids and Manufacturing Technology, Voi. 16, N. 1, febbraio 1993, pagg. 60 e segg., si descrive un sistema di commutazione ATM in cui vengono collegati su un unico substrato, più elementi 4x4, a buffer condiviso (cioè con memoria di servizio sul componente condivisa dai vari flussi per realizzare un modula di commutazione 16x16. La tipologia di connessione è impiegata unicamente per risolvere il problema dell'ingombro dovuto alla presenza di più stadi, ed il modulo finale non è gestito come un singolo stadio. Ciò limita chiaramente la capacità complessiva di una rete di commutazione che usa i moduli, in quanto il numero degli stadi non è aumentabile a piacere.

Scopi e sintesi dell'invenzione

Scopo principale della presente invenzione è utilizzare un elemento con capacità di commutazione data, ad es. 8x8 o 16x16 (ottimo compromesso tra complessità e capacità commutativa) , per realizzare strutture con capacità di commutazione maggiori (ad es. 16x16, 32x32, etc.) in una tipica configurazione monostadio. La soluzione proposta, avente le caratteristiche richiamate nelle rivendicazioni che seguono, ben si adatta a realizzare componenti con elevata capacità commutativa ricorrendo a tecniche di multichip module, connettendo su un unico substrato componenti collaudati e con funzionamento più semplice.

Anche se, come noto, esistono varie tipologie di gestione della cella ATM, l'invenzione si presta in modo particolarmente vantaggioso all'impiego di elementi a buffer condiviso; questa soluzione consente di evitare accessi a memorie esterne al componente.

Descrizione particolareggiata dell'invenzione

L'invenzione verrà ora descritta, a puro titolo di esempio non limitativo, con riferimento ai disegni annessi, in cui:

la figura 1 rappresenta schematicamente le modalità con cui, secondo l’invenzione, la capacità di commutazione di un elemento 8x8 viene espansa per realizzare uno stadio di commutazione 16x16,

la figura 2 rappresenta schematicamente l'estensione dell'invenzione alla realizzazione di uno stadio di commutazione 32x32 a partire da elementi 8x8,

- la figura 3 illustra, sotto forma di uno schema a blocchi funzionale, le modalità di gestione dell'informazione di instradamento nell’ambito di un componente compreso in uno stadio di commutazione secondo l'invenzione, e

le figure 4 e 5 illustrano, anche in questo caso sotto forma di schemi a blocchi funzionali, alcune particolarità realizzative e di funzionamento di alcuni elementi illustrati nella figura 3.

Come noto (al riguardo si può fare riferimento, ad esempio, alla domanda di brevetto per invenzione industriale T093A000957, di titolarità della stessa Richiedente, a cui si rinvia per ulteriori informazioni di sfondo sul tipico contesto di applicazione dell'invenzione), in una rete di telecomunicazioni di tipo numerico operante in modo ATM, sì trasmettono celle (pacchetti di un numero prefissato di byte e ottetti) che vengono instradate Bulla base di informazioni contenute in appositi campi della cella, in particolare nell'intestazione (header).

Ad esempio, nella soluzione illustrata nella domanda sopra citata, che usa celle di 64 byte, i byte 1 a 15 definiscono l'intestazione ed in modo specifico i byte di testa 1 a 7 definiscono le cosiddette etichette (o tag) di instradamento.

Nel formato di cella fornito a livello esemplificativo, si dedica un byte all'etichetta relativa ad ogni stadio (max. 7). Degli otto bit compresi in ciascun byte, si usano, nell'ordine, i cinque bit più significativi (indicati nel seguito come a4-a0) per l'informazione di commutazione (max.

5

2 = 32 canali di uscita), due bit (indicati nel seguito come ri e r2) per il modo di instradamento (virtuale, a distribuzione, a distribuzione con esclusione) ovvero per comandare l'estrazione verso un microprocessore di controllo per fini diagnostici, ed un bit, quello meno significativo, per il controllo di parità.

L'instradamento di una cella ATM può infatti essere virtuale (si indica esplicitamente il canale di uscita su cui mandare la cella), a distribuzione (si indirizza la cella su un canale in modo casuale), a distribuzione con esclusione (come prima escludendo un canale specificato).

Si noti che uno stadio di commutazione 8x8 (2 ) sfrutta solo tre bit (di solito i tre bit meno significativi aO, al e a2) di ciascuna etichetta.

Connettendo più elementi 8x8 per realizzare strutture monostadio, ad es. 16x16 o 32x32, si devono avere due avvertenze: evitare situazioni di blocco, utilizzare una sola etichetta per ogni stadio.

Verranno ora descritte due soluzioni suscettibili di risolvere tali problemi. Le soluzioni descritte verranno analizzate sia riguardo all'architettura di connessione, sia dal punto di vista della logica che il componente di base (es. 8x8) deve avere per consentire questo tipo di utilizzo. Va ancora notato che, anche se nel seguito si farà riferimento, come esempio massimo di espansione, ad una struttura 32x32 (avendo a disposizione, nell'etichetta dell'esempio, cinque bit di informazione di instradamento) il concetto dell'invenzione è in generale estendibile a strutture monostadio più complesse (ad es. 64x64 o più), con una diversa organizzazione delle etichette.

Per semplicità, gli esempi illustrati nel seguito si riferiscono all’impiego, quale elemento di base, di un elemento 8x8 utilizzato per realizzare stadi 16x16 (figura 1) e 32x32 (figura 2). Va peraltro rilevato che la soluzione di attuazione dell'invenzione al momento preferita prevede di impiegare quattro elementi base 16x16 collegati secondo lo schema della figura 2 per realizzare uno stadia 32x32. Ancora, anche se nel seguito si farà riferimento a stadi realizzati con elementi base tutti uguali fra loro (ad esempio tutti elementi 8x8), è del tutto evidente che l'invenzione si presta ad essere attuata anche con schemi ibridi, coraprendenti elementi di base diversi fra loro, ad esempio tanto elementi 8x8 quanto elementi 16x16.

Architettura dello stadio

Nel seguita verrà utilizzata la terminologia "stadio" per indicare un insieme degli elementi cooperanti idealmente visto come organizzato secondo una struttura matriciale; il termine "sottostadio" verrà quindi utilizzato per indicare ogni colonna di elementi base.

Architettura 16x16

La struttura di commutazione ATM monostadio di capacità 16x16 illustrata in figura 1 è organizzata in una matrice 2x2 in cui tanto il sottostadio 0, o sottostadio di ingresso (elementi 00, 01), quanto il sottostadio 1, o sottostadio di uscita (elementi 10, 11), sono costituiti da una coppia di componenti di commutazione di capacità 8x8.

I sedici canali (o link) di ingresso (INL 0, . INL 15) sono connessi ai due gruppi di otto ingressi disponibili sugli elementi di commutazione del Bottostadio 0 e più specificatamente i canali da INL0 sino a INL7 sono ordinatamente connessi agli ingressi da 0 a 7 dell'elemento 00 mentre i rimanenti canali, da INL8 a INL15, sono ordinatamente connessi agli ingressi da 0 a 7 dell'elemento 01.

Le otto uscite di questi elementi sono connesse in modo ordinato ai due gruppi di otto ingressi del sottostadio 1 della matrice. In particolare sono connesse ai primi quattro ingressi dell'elemento di commutazione 10 le uscite di ordine pari dell'elemento 00, mentre ai successivi quattro ingressi sono connesse le uscite di ordine pari dell'elemento 01; analogamente, agli ingressi dell'elemento di commutazione 11 sono connesse le uscite dispari degli elementi di commutazione del sottostadio 0.

Le uscite degli elementi 10 e 11 costituiscono i sedici canali di uscita (OUTL 0, ..., OUTL 15) dell'architettura di commutazione 16x16. Alle otto uscite dell'elemento 10 sono ordinatamente connessi i canali di uscita con indirizzo pari, mentre alle uscite dell'elemento 11 sono collegati i canali di uscita con indirizzo dispari.

In sintesi, gli elementi del sottostadio di ingresso 00, 01 e gli elementi del sottostadio di uscita 10, 11 sono collegati in uno schema incrociato, in cui le uscite di ordine pari e dispari degli elementi di commutazione 00, 01 del sottostadio di ingresso, situato a monte, sono collegate ordinatamente (ossia prima tutte le uscite di un tipo -quelle pari, nell'esempio illustrato - poi tutte le uscite dell'altro tipo - quelle dispari, nell'esempio illustrato) agli ingressi degli elementi di commutazione del sottostadio di uscita 10, 11 situato a valle.

Per chiarezza, va sottolineato ancora una volta, che il termine "ordinatamente", cosi come usato nelle rivendicazioni annesse, prescinde totalmente dal fatto che le uscite pari precedano le uscite dispari, in quanto l'ordine può essere senz'altro invertito.

L'indirizzo del canale di uscita per una matrice di commutazione 16x16 è organizzato in un campo informativo di quattro bit (a3,a2,al,aO) appartenente al byte T di etichetta. La funzione di instradamento richiesta per una cella (virtuale, a distribuzione, a distribuzione con esclusione) viene effettuata sequenzialmente dagli elementi di commutazione dei sottostadi 0 e 1. In particolare l'elemento di commutazione del sottostadio 0 instrada la cella prendendo in considerazione i bit a2,al,a0 dell'indirizzo contenuto nel rispettivo byte di etichetta, mentre l’elemento di commutazione del sottostadio 1 instrada secondo i bit a3,a2,al dello stesso indirizzo. Ad esempio, una cella da instradare a commutazione virtuale sul canale di uscita pari a 13 (a3=l, a2=l, al=0, aO°l), presente su uno qualsiasi dei sedici canali di ingresso, viene instradata dall'elemento del sottostadio 0 verso la sua uscita 5 (a2=l, al—0, aO=l) collegata all'elemento 11 del sottostadio 1. L'elemento di commutazione 11 instrada la cella verso la sua uscita 6 (a3=l, a2=l, al=0) che nella matrice 16x16 corrisponde al canale di uscita OUTL 13.

Si apprezzerà quindi che tutti gli elementi di commutazione operano su un unico byte di etichetta, ciò che caratterizza gli elementi in questione come formanti un solo stadio .

Architettura 32x32

La struttura di commutazione ATM monostadio di capacità 32x32 illustrata in figura 2 è organizzata in una matrice 4x3 in cui tutti gli elementi sono costituiti dal componente di commutazione di capacità 8xB; la matrice presenta pertanto 3 sottostadi (0,1,2) ciascuno comprendente, in questo caso, una pluralità di coppie (ossia 4 = 2n, con n = 2) di componenti base 8x8.

I trentadue canali di ingresso (INL 0, ..., INL31) sono connessi ai quattro gruppi di otto ingressi disponibili sugli elementi di commutazione del sottostadio 0 (identificato, nelle rivendicazioni che seguono, come "secondo sottostadio di ingresso") e più specificatamente i canali da INL 0 sino a INL 7 sono ordinatamente connessi agli ingressi da 0 a 7 dell’elemento 00, i canali da INL 8 a INL 15, sono ordinatamente connessi agli ingressi da 0 a 7 dell'elemento 01, in modo analogo i canali da INL 16 a INL 23 all'elemento 02 ed infine i canali da INL 24 a INL 31 agli ingressi dell'elemento di commutazione 03.

Le otto uscite di ciascuno di questi elementi sono connesse in modo ordinato ai quattro gruppi di otto ingressi del sottostadio 1 (primo sottostadio d'ingresso) della matrice. In particolare sono connessi ai primi quattro ingressi dell'elemento di commutazione 10 le uscite di ordine pari dell'elemento 00 e ai successivi quattro ingressi le uscite di ordine pari dell'elemento 01, mentre agli ingressi dell'elemento di commutazione 11 sono connesse nello stesso modo le uscite pari degli elementi di commutazione 02 e 03; in modo analogo si procede per connettere agli ingressi degli elementi 12 e 13 le uscite di ordine dispari degli elementi di commutazione del sottostadio 0.

Le uscite degli elementi 10 e 11 del sottostadio 1 sono connesse agli ingressi degli elementi 20 e 21 del sottostadio 2 {sottostadio d'uscita) ed in particolare ai primi quattro ingressi dell'elemento di commutazione 20 sono connesse le uscite di ordine pari dell'elemento 10 e ai successivi quattro ingressi le uscite di ordine pari dell'elemento 11, mentre nello stesso modo, agli ingressi dell'elemento di commutazione 21 sono connesse le uscite dispari degli elementi di commutazione 10 e 11. La stessa topologia di connessione è mantenuta tra le uscite degli elementi 12 e 13 connesse agli ingressi degli elementi 22 e 23.

Le uscite dei quattro elementi del sottostadio 2 costituiscono i trentadue canali di uscita (OUTL 0, ..., OUTL 31) dell'architettura di commutazione 32x32. I trentadue canali sono suddivisi in quattro gruppi di otto canali e ciascun gruppo è connesso alle otto uscite di un elemento di commutazione del sottostadio 2. Al primo gruppo appartengono i canali di uscita con indirizzo 0,4,8, 12,16,20,24,28, che sono rispettivamente connessi alle uscite da 0 a 7 dell'elemento di commutazione 20; i canali del secondo gruppo identificati con 2,6,10,14,18,22,26,30 sono ordinatamente connessi alle otto uscite dell'elemento 21; i canali 1,5,9, 13,17,21,25,29 sono connessi in modo analogo ai precedenti alle otto uscite dell'elemento di commutazione 22 ed infine i canali di indirizzo 3,7,11,15, 19,23.27,31 sono connessi alle uscite dell'elemento di commutazione 23.

Da quanto precede, e dal confronto delle figure 1 e 2, si desume che, per quanto riguarda i sottostadi 1 e 2, la soluzione 32x32 della figura 2 costituisce la duplicazione della soluzione 16x16 della figura 1, con gli elementi del sottostadio 1 (primo stadio di ingresso) e del sottostadio 2 (sottostadio di uscita) collegati a coppie in uno schema incrociato. In particolare alle coppie di elementi 10, 11 è collegata la coppia di elementi 20, 21, mentre alla coppia di elementi 12, 13 è collegata la coppia di elementi 22, 23. Anche qui, nell'ambito di ciascun gruppo di coppie collegate fra loro, le uscite di ordine pari e dispari degli elementi di commutazione del sottostadio 1 situato a monte sono collegate nell'ordine (nell'esempio prima tutte le uscite pari, poi tutte le uscite dispari - ma potrebbe essere viceversa) agli ingressi degli elementi di commutazione del sottostadio 2, situato a valle.

Anche per quanto riguarda i sottostadi 0 e 1 le modalità di collegamento sono strutturalmente identiche, con gli elementi 00, 01 del sottostadio 0 formanti una coppia di elementi le cui uscite sono collegate secondo le modalità descritte {prima tutte le uscite pari, poi tutte le dispari - o viceversa) agli ingressi degli elementi 10 e 12 formanti la seconda coppia.

Gli stessi criteri regolano il collegamento degli elementi delle coppie 02, 03 con gli elementi delle coppie 11, 13.

Per fare in modo che al contenuto informativo della stringa di caratteri che esprimono il messaggio di instradamento corrisponda una effettiva azione di instradamento (canali di uscita distinti, quale che sia il tipo di instradamento adottato: virtuale, a distribuzione etc...), è necessario fare in modo che, in ciascun sottostadio, nel definire le coppie di elementi destinati ad essere collegati ad una rispettiva coppia di elementi di un sottostadio a monte, vengano scartate le coppie di elementi che già formano direttamente una coppia ai fini del collegamento con gli elementi del sottostadio più a valle e/o sono collegati, in uno dei sottostadi più a valle, con lo stesso elemento di commutazione.

Cosi, ad esempio, nello schema 32x32 riprodotto nella figura 2, gli elementi 00, 01 potrebbero essere collegati, invece che agli elementi 10, 12, agli elementi 10,13, con l ' elemento 13 che scambia il suo ruolo con l ' elemento 12 (anche ai fini del collegamento con gli elementi 02 e 03). Non sarebbe invece proponibile lo scambio dell'elemento 12 con l'elemento 11, dal momento che questo fa già coppia con l'elemento 10 per il collegamento nel sottostadio 2, con gli elementi 10 e 11 entrambi facenti capo tanto all’elemento 20 quanto all'elemento 21.

Questo concetto è stato sinteticamente espresso nelle rivendicazioni che seguono affermando che, ai fini del collegamento alle uscite degli elementi di commutazione dei sottostadi a monte (ad esempio, il sottostadio 0 di figura 3) vengono escluse (nell'esempio, nel sottostadio 1) le coppie formate da elementi di commutazione per i quali sussiste un rapporto di accoppiamento (diretto o indiretto) ai fini del collegamento con gli elementi di commutazione di sottostadi a valle (sottostadio 2 di figura 1 nell'esempio illustrato).

Cosi come si è già detto in precedenza, l'invenzione si presta ad essere realizzata anche sotto forma di schema ibrido, in cui i vari elementi base non sono tutti dello stesso tipo, ad es. 8x8. Così, nello schema della figura 2, ciascuno dei due blocchi di quattro elementi 8x8 comprendenti, rispettivamente, gli elementi 10,11,20,21 e gli elementi 12,13,22,23 potrebbe essere sostituito da un elemento 16x16, ferma restando la scelta di attestare le uscite di ordine pari e dispari del sottostadio d’ingresso 0 - ordinatamente, ossia prima le pari e poi le dispari - o viceversa - agli ingressi degli elementi del sottostadio a valle.

Tornando allo schema della figura 2, si può notare che l'indirizzo del canale di uscita per una matrice di commutazione 32x32 è organizzato in un campo informativo di cinque bit (a4,a3,a2,al,aO ) appartenente al byte T di etichetta presente nella parte di instradamento della cella ATM. La funzione di instradamento della cella viene effettuata sequenzialmente dagli elementi di commutazione dei sottostadi 0, 1 e 2. In particolare l'elemento di commutazione del sottostadio 0 instrada la cella prendendo in considerazione i bit a2,al,a0 dell'indirizzo contenuto nel rispettivo byte T di etichetta, l'elemento di commutazione del sottostadio 1 instrada secondo i bit a3,a2,al dello stesso indirizzo, mentre l'elemento del sottostadio 2 analizza i bit più significativi del campo informativo (a4,a3,a2). In altre parole, ogni sottostadio utilizza un gruppo di bit della stringa esprimente il messaggio di instradamento che differisce di un bit rispetto a quello utilizzato da un sottostadio adiacente, partendo dai bit meno significativi (sottostadio 0) fino a quelli più significativi (sottostadio 2).

Riferendosi al precedente esempio, la cella da instradare a commutazione virtuale sul canale di uscita 13 (a4=0, a3=l, a2=l, al=0, a0=l), presente su uno qualsiasi dei 32 canali di ingresso, viene instradata dall'elemento del sottostadio 0 verso la sua uscita 5 (a2=l, al1»0, aO=1) collegata con l'elemento 12 o 13 del sottostadio 1. L'elemento di commutazione del sottostadio 1 instrada la cella verso la sua uscita 6 (a3=l, a2=l, al~0) connessa all'elemento 2 del sottostadio 2. Quest'ultimo elemento interpreta i bit più significativi dell'etichetta ed instrada la cella verso la sua uscita 3 (a4=0, a3=l, a2=l) a cui è connesso il canale 13 di uscita (OUTL 13).

Per ogni elemento base, la configurazione (16x16, 32x32) della matrice e la posizione del sottostadio (quindi le modalità di interpretazione dell’etichetta T) vengono programmate dal microprocessore di controllo in fase di iniziaiizzazione.

Ferma restando l'impostazione dell'architettura di base, uno stadio di commutazione secondo l’invenzione si presta ad operare secondo tipologie di instradamento diverse. La prima tipologia prevede che tutti i sottostadi funzionino nello stesso modo (virtuale, a distribuzione, a distribuzione con esclusione ed, eventualmente, estrazione verso il microprocessore); la seconda che solo l'ultimo sottostadio instradi come indicato nell’etichetta mentre il sottostadio precedente (o i sottostadi precedenti) funzionano secondo un particolare schema a distribuzione. Per semplicità la prima soluzione verrà denominata tipologia "ad instradamento omogeneo", la seconda tipologia "ad instradamento misto".

Instradamento omogeneo

I campi di instradamento vengono interpretati da ogni sottostadio nello stesso modo come tipologia ma con uno scorrimento di 1 bit per la lettura del canale secondo le modalità illustrate in sede di descrizione delle architetture 16x16 e 32x32.

Instradamento misto

Esaminando gli schemi di interconnessione delle figure 1 e 2 si può osservare come tra i sottostadi 0 e 1 delle matrici esaminate e tra i sottostadi 1 e 2 della matrice 32x32 sono presenti sempre quattro canali, di ordine pari o dispari, che uniscono le uscite di un elemento di commutazione con gli ingressi di un elemento del sottostadio successivo. L' "instradamento misto” applica, per gli elementi di commutazione appartenenti al sottostadio 0 della matrice 16x16 e ai sottostadi 0 e 1 della matrice 32x32, una procedura di distribuzione sequenziale delle celle -tra le uscite di ordine pari o dispari determinata sulla base del bit meno significativo del gruppo di bit esaminato nel campo informativo. Per gli elementi di commutazione dell'ultimo sottostadio di matrice, la procedura di instradamento è sempre indirizzata dai 3 bit più significativi dell'indirizzo.

Le matrici di commutazione che applicano questa tipologia d'instradamento offrono vantaggi in termini di prestazioni di traffico rispetto alle matrici che utilizzano l'instradamento omogeneo. Infatti la distribuzione delle celle su quattro uscite consente di ottimizzare le risorse presenti nell’elemento base, quali la memoria di uscita condivisa, e di evitare situazioni di perdita di celle che possono presentarsi nel caso che più celle abbiano il campo di 3 bit di indirizzo, considerato dagli elementi dei sottostadi di ingresso, con contenuto uguale.

Con riferimento all'esempio della commutazione virtuale di una cella con indirizzo di etichetta pari a 13 (a4=0, a3=l, a2=l, al=0, aO=l) attraverso la matrice 32x32 (figura 2), l'instradamento procederà come segue: l’elemento del sottostadio 0 distribuisce la cella su una qualsiasi delle 4 uscite dispari (aO=l) collegata con l'elemento 12 o 13 del sottostadio 1. L'elemento di commutazione di quest'ultimo distribuisce in modo analogo la cella verso una delle sue quattro uscite pari (al=0) connessa all'elemento 22 del sottostadio 2. Quest'ultimo elemento interpreta i bit più significativi dell'etichetta ed instrada la cella verso la sua uscita 3 (a4=0, a3=l, a2=l) a cui è connessa l'uscita OUTL 13.

Nel caso di cella da instradare a distribuzione con esclusione con indirizzo di etichetta pari a 13, la cella verrà instradata dai sottostadi 0 e 1 come descritto precedentemente, mentre l'elemento 22 del sottostadio 2 provvederà ad instradare la cella su di una uscita diversa dalla sua uscita 3 connessa al canale 13.

Dal punto di vista realizzativo, gli schemi di connessione proposti hanno consentito di realizzare un unico componente fisico montando più elementi base a circuito integrato su un substrato unico (ceramico, laminato...) sfruttando la tecnologia già menzionata del multichip module.

Per consentire la realizzazione delle architetture descritte il componente base che viene replicato deve essere predisposto a lavorare da solo o in una delle configurazioni descritte. E' necessario pertanto prevedere una logica che consenta di utilizzarlo nei vari contesti. Tale logica deve essere veloce ed utilizzare poche porte sfruttando quanto già realizzato nel componente quando funziona da singolo stadio.

Si propone a titolo di esempio una soluzione logica efficiente e veloce che consente di realizzare, a seconda della configurazione prescelta a livello di inizializzazione (per es. da microprocessore) tutte le configurazioni descritte (ad instradamento omogeneo e misto) fino ad arrivare ad una capacità 32x32 se si utilizza come elemento base un 8x8. La soluzione proposta può essere facilmente estesa ad applicazioni per capacità più grandi.

In proposito, lo schema funzionale della figura 3, che può essere idealmente riferito allo schema riprodotto nella figura 2 della precedente domanda T093A000957 già citata nella parte introduttiva della presente descrizione, illustra le modalità di gestione dell'informazione di instradamento nell'ambito di un componente base, anche qui esemplificato come del tipo 8χβ e comprendente dunque otto canali d’ingresso ILINKO, ..., ILINK7 ed otto canali di uscita OLINKO, _ _ OLINK7.

In particolare le celle in ingresso vengono sincronizzate nel blocco DECLINK, e da qui (se non è stato impartito il comando di estrazione verso microprocessore) memorizzate in una memoria condivisa presente nel blocco MRMC, dopo opportuna paraileiizzazione in una memoria di rotazione, sempre contenuta nel blocco MRMC. Inoltre in DECLINK viene effettuata una elaborazione locale di alcuni campi di cella, in particolare viene elaborata l'etichetta d'instradamento che è poi inviata al blocco ATGI sulla connessione TAG81, insieme all'informazione Rnew (su due bit, Rlnew e ROnew) relativa al modo di instradamento (quindi corrispondente ai bit delle figure 1 e 2), ed all'informazione EVODD di cui si dirà nel seguito.

All'istante opportuno la cella viene estratta dal blocco MRMC. Il blocco OUTLINK consente l'adattamento dalla velocità interna dell'elemento, ad es. 90 MHz, a quella, programmata da microprocessore, del canale d’uscita sul quale la cella viene inviata. Sulle connessioni OLINKO, ..., OLINK7 sono presenti le celle di uscita.

La generazione degli indirizzi della memoria condivisa, contenuta in MRMC, viene effettuata nel blocco ATGI da due macchine a stati concorrenti: una che gestisce la coda delle locazioni libere, fornendo l’indirizzo di scrittura, l'altra che in base alle etichette elaborate gestisce la trasmissione delle celle in uscita nel momento opportuno e sulla coda corretta, fornendo l'indirizzo di lettura della memoria condivisa. Questi indirizzi sono presenti sulla connessione indicata con ADDROUT.

Anche l’analisi delle etichette d'instradaraento viene realizzata nel blocco ATGI, il quale memorizza in una memoria, per ogni cella entrante, il canale d'uscita su cui verrà commutata, dopo aver elaborato, secondo opportuni algoritmi, l'insieme di bit Rnew del byte interessato.

In particolare, lo schema della figura 4 illustra la generazione, nell'ambito del blocco DECLINK, delle informazioni TAG81, Rnew ed EVODD.

Lo schema della figura 5 illustra invece come nell'ambito del blocco ATGI, a partire dalle informazioni TAG81, Rnew ed EVODD, venga generato un segnale di etichetta in uscita, TAGOUT, il quale pilota il blocco MRMC tramite la connessione ADDROUT.

Come già anticipato, la configurazione viene definita in fase di inizializzazione utilizzando i registri di stato e di comando dell'interfaccia microprocessore. Tramite opportuna codifica vengono definiti il modo di funzionamento (singolo stadio/sottostadio), la tipologia di inatradamento (omogeneo/misto ), la configurazione (16x16, 32x32 , ...), lo stadio od il sottostadio (1, 2 , 3 , ...).

Tali informazioni vengono inviate come comandi di controllo alla logica che è predisposta a gestire la configurazione, contenuta nel blocco denominato registro interfaccia 100 della figura 4.

La logica descritta in figura 4 (dove le notazioni comprese fra i simboli <> indicano, secondo l'uso corrente, i bit coinvolti) provvede a mascherare le informazioni di etichetta (TAG) ed i bit di instradamento (HO,RI) in modo che vengano interpretate dalla logica seguente in maniera opportuna. Si ricorda che i valori mascherati dell'etichetta sono utilizzati esclusivamente a livello locale, nell'elemento interessato.

In particolare l’etichetta di instradamento selezionata in base allo stadio di appartenenza entra sulla connessione D_IN. Il blocco DEC71 è una logica di decodifica che, in base all'informazione di stadio (STAGE), seleziona il sincronismo di etichetta (SYTAG) e genera il segnale di clock <CLK_TAG) della memorizzazione dei dati. Tale segnale memorizza in due registri (REGI, REG2) rispettivamente il campo informativo dell'etichetta (bit 7:3 di D_IN), ed il campo di modo di instradamento (bit 2:1). Il blocco R1_R0 GEN è un decodificatore che, in base al valore del segnale CNTR che dipende dalla configurazione, dalla modalità d'instradamento e dallo stadio/sottostadio previsti, genera i segnali Rlnew e ROnew che contengono l'informazione di instradamento mascherata. In particolare:

- nell'ultimo sottostadio il blocco R1_R0 GEN trasferisce sempre i valori RI e RQ già presenti;

in tutti i sottostadi, se il campo R1-R0 chiede l'estrazione di cella, il blocco R1_R0 GEN mantiene inalterati i valori RI, RO che comunque non danno origine a lettura di MRMC;

in caso d'instradamento misto il blocco R1_R0 GEN dei sottostadi a monte dell'ultimo emette sempre valori corrispondenti alla distribuzione; e

- in caso d’instradamento omogeneo il blocco R1_R0 GEN dei sottostadi a monte mantiene inalterati i valori di RI, RO.

I multiplexer MUX1, HUX2, MUX3 comandati da una codifica, su due bit (EΤΟ, ET1), di stadio/sottostadio e tipologia di instradamento omogeneo/misto, che può essere vista come prelevata dal registro di interfaccia 100, gestiscono lo scorrimento dei bit di etichetta (ai, con i = 0, 1, ...) per generare l'etichetta effettiva (TAG81).

In altre parole, riferendosi ad esempio alle etichette T riprodotte nella parte alta della figura 2, i multiplexer MUX1, MUX2, MUX3, lasciano passare sulla linea di uscita TAG81 i tre bit a2, al, aO oppure a3, a2, al ovvero a4, a3, a2 a seconda che, in base ai segnali presenti sulle linee ET1, ETO, il sottostadio interessato sia rispettivamente il sottostadio 0, il sottostadio 1 o il sottostadio 2.

Il multiplexer MUX4 genera, comandato da ETO, il segnale EVODD che serve ad instradare sui canali pari o dispari attivando opportuni contatori a modulo 2, quando il sottostadio interessato deve operare in distribuzione pari/dispari.

La procedura di mascheratura descritta consente di utilizzare tutta la logica di gestione dell'instradamento prevista nel componente base, con la semplice aggiunta dei contatori modulo 2 che consentono di distribuire separatamente su canali pari o dispari.

La figura 5 descrive la logica di instradamento vera e propria. Il canale su cui indirizzare la cella è indicato sulla connessione TAGOUT. Procedendo, per semplicità, a partire dall'estremità di uscita, il multiplexer MUX5 seleziona uno dei suoi tre ingressi in accordo con i valori di Rlnew, ROnew generati nello schema precedente. In particolare, in caso di commutazione virtuale, viene inviato il valore di TAG81, opportunamente generato nello schema precedente; in caso di distribuzione viene selezionata l'uscita del multiplexer MUX6 e per la distribuzione con esclusione viene inviata l'uscita del multiplexer MUX7.

La distribuzione viene gestita con tre contatori:

COUNTER_DIS (contatore modulo uno) genera in modo ciclico otto valori corrispondenti alle otto uscite del componente e viene aggiornato dal segnale CLK_DIS;

- COUNTER_EVEN (contatore modulo due, iniziaiizzato al valore 0) genera in modo ciclico tutte le uscite pari del componente e viene aggiornato dal segnale CLK EVEN; e COUNTER_ODD (contatore modulo due, inizializzato al valore 1) scorre in modo ciclico tutte le uscite dispari e viene aggiornato dal segnale CLK_ODD.

Il multiplexer MUX6 seleziona l'uscita di un contatore in base al valore del segnale CNTR2 che indica distribuzione normale, distribuzione pari o distribuzione dispari. I segnali CLK_DIS, CLK_EVEN, CLK_ODD, CNTR2 sono generati nella logica di decodifica CLK_gen in base ai valori di EVODD e di CNTR (vedi figura 4).

La distribuzione con esclusione viene generata attivando il contatore Counter_DIS e 1'incrementatore INCR e confrontando tramite il comparatore COMP il valore dell'uscita di COUNTER_DIS con il valore del canale da escludere (TAG81); se i due valori coincidono, il multiplexer MUX7 sceglie il valore incrementato tramite il blocco INCR; altrimenti sceglie il valore di COUNTER_DIS. Si noti che "incremento" viene qui utilizzato anche per indicare un possibile incremento verso il basso, ad esempio nel caso di un "down counter".

Rispetto alla logica di generazione dell'instradamento necessaria per un elemento base, ad es. 8x8, sono stati aggiunti soltanto due contatori (Counter_EVEN, Counter_ODD) ed il multiplexer MUX6.

Naturalmente, fermo restando il principio dell'invenzione, i particolari di realizzazione e le forme di attuazione potranno essere ampiamente variati rispetto a quanto illustrato, senza per questo uscire dall’ambito della presente invenzione.

Claims

RIVENDICAZIONI 1. Procedimento per espandere la capacità di elementi di commutazione aventi un numero dato di ingressi e di uscite, caratterizzato dal fatto che comprende le operazioni di: formare un sottostadio di uscita (10, 11; 20, 21, 22, 23) comprendente almeno una coppia di detti elementi di commutazione, disporre a monte di detto sottostadio di uscita almeno un primo sottostadio di ingresso (00, 01; 10, 11, 12, 13) , comprendente almeno una corrispondente coppia di detti elementi di commutazione, - collegare gli elementi di commutazione compresi in detto sottostadio di uscita (10, 11; 20, 21, 22, 23) ed in detto almeno un primo sottostadio di ingresso (00, 01; 10, 11, 12, 13) in uno schema incrociato in cui a ciascuna coppia di elementi di commutazione di detto almeno un primo sottostadio di ingresso è collegata una rispettiva coppia di elementi di commutazione di detto sottostadio di uscita, le uscite di ordine pari e dispari degli elementi di commutazione di detto almeno un primo sottostadio di ingresso essendo collegate ordinatamente agli ingressi degli elementi di commutazione di detto sottostadio di uscita.
2. Procedimento secondo la rivendicazione 1, caratterizzato dal fatto che comprende inoltre le operazioni di: formare detto sottostadio di uscita (20, 21, 22, 23) con una pluralità di coppie di detti elementi di commutazione, per cui detto almeno un primo sottostadio di ingresso (10, 11, 12, 13) comprende una corrispondente pluralità di coppie di detti elementi di commutazione, disporre a monte di detto primo sottostadio di ingresso (10, 11, 12, 13) almeno un secondo sattostadio di ingresso (00, 01, 02, 03), e collegare gli elementi di commutazione compresi in detto primo sottostadio di ingresso (10, 11; 12, 13) ed in detto almeno un secondo sottostadio di ingresso (00, 01, 02, 03) in uno schema incrociato in cui a ciascuna coppia di elementi di commutazione di detto almeno un secondo sottostadio di ingresso è collegata una rispettiva coppia di elementi di commutazione di detto almeno un primo sottostadio di ingresso, le uscite di ordine pari e dispari degli elementi di commutazione di detto almeno un secondo sottostadio di ingresso essendo collegate ordinatamente agli ingressi degli elementi di commutazione di detto primo sottostadio di ingresso; il suddetto schema incrociato escludendo, ai fini del collegamento alle uscite degli elementi di commutazione di sottostadi a monte, le coppie formate da elementi di commutazione per i quali sussiste un rapporto di accoppiamento ai fini del collegamento con gli elementi di commutazione dei sottostadi a valle.
3. Procedimento secondo la rivendicazione 1 o la rivendicazione 2, caratterizzato dal fatto che detti elementi operano su un’unica etichetta (tag) contenente una stringa predeterminata di bit (a0-a3; a0-a4) esprimente l'informazione di commutazione di un rispettivo unico stadio di commutazione.
4. Procedimento secondo la rivendicazione 3, caratterizzato dal fatto che gli elementi di commutazione compresi in uno rispettivo di detti sottostadi operano su un rispettivo gruppo di bit di detta stringa presentante almeno un bit di diversità 'rispetto al gruppo o ai gruppi di bit su cui operano gli elementi di commutazione degli altri sottostadi.
5. Procedimento secondo la rivendicazione 3, caratterizzato dal fatto che detti elementi di commutazione sono del tipo 8x8 o rispettivamente, 16x16, mentre detta stringa predeterminata comprende almeno quattro (a0-a3) o, rispettivamente, almeno cinque (a0-a4) bit di informazione di commutazione.
6. Procedimento secondo una qualsiasi delle precedenti rivendicazioni, caratterizzato dal fatto che gli elementi di commutazione di tutti i detti sottostadi operano in modo omogeneo, secondo analoghe modalità di instradamento.
7. Procedimento secondo la rivendicazione 6, caratterizzato dal fatto che gli elementi di commutazione di detti sottostadi operano in modo omogeneo in un modo di instradamento scelto fra instradamento virtuale, instradamento a distribuzione, instradamento a distribuzione con esclusione.
8. Procedimento secondo una qualsiasi delle rivendicazioni 1 a 5, caratterizzato dal fatto che detti elementi di commutazione sono suscettibili di operare in un primo ed in almeno un secondo modo di instradamento e dal fatto che gli elementi di almeno uno di detti sottostadi operano in detto almeno un secondo modo di instradamento, mentre gli elementi dell'altro o degli altri sottostadi operano in detto primo modo di instradamento.
9. Procedimento secondo la rivendicazione l o ia rivendicazione 8, caratterizzato dal fatto che detti elementi di commutazione sono suscettibili di operare in un detto primo modo di instradamento costituito da un instradamento a distribuzione ed in almeno un secondo modo di instradamento scelto nel gruppo costituito da instradamento virtuale, instradamento a distribuzione ed instradamento a distribuzione con esclusione.
10. Procedimento secondo la rivendicazione 8 o la rivendicazione 9, caratterizzato dal fatto che detto almeno uno di detti sottostadi è detto sottostadio di uscita (10, 11; 20, 21, 22, 23).
11. Procedimento secondo la rivendicazione 4 ed una qualsiasi delle rivendicazioni 9 e 10, caratterizzato dal fatto che gli elementi di detti altro o altri sottostadi operano su un rispettivo insieme di bit di cui uno determina la scelta delle uscite pari e dispari, rispettivamente, per la realizzazione dell'azione di distribuzione.
12. Procedimento secondo la rivendicazione 10 o la rivendicazione 11, caratterizzato dal fatto che nel funzionamento con instradamento con esclusione, l’azione di esclusione viene attuata in detto sottostadio di uscita.
13. Procedimento seconda una qualsiasi delle precedenti rivendicazioni, caratterizzato dal fatto che detti elementi di commutazione comprendono una funzione di estrazione delle celle del flusso di commutazione.
14. Procedimento secondo una qualsiasi delle rivendicazioni 1 a 5, caratterizzato dal fatto che detti elementi di commutazione operano su un'unica etichetta (tag) contenente un primo <a0-a3; a0-a4) ed un secondo (rO-rl) insieme di bit esprimenti, rispettivamente, l'informazione di commutazione ed uno fra una pluralità di modi di instradamento attuabili in un rispettivo unico stadio di commutazione e dal fatto che comprende, a livello di ciascuno di detti sottostadi, le operazioni di: - elaborare detto secondo insieme di bit per identificare un rispettivo modo di instradamento; e elaborare detto primo insieme di bit in modo differenziato in funzione di detto rispettivo modo di instradamento .
15. Procedimento secondo le rivendicazioni 4, 9 e 14, caratterizzato dal fatto che comprende, a livello di ciascuno di detti sottostadi, le operazioni di: a) quando detto secondo insieme di bit identifica, per il sottostadio interessato, un instradamento virtuale, elaborare detto primo insieme di bit identificando, nell'ambito di detto primo insieme di bit, un rispettivo sottoinsieme di bit identificativo della funzione di instradamento virtuale attuata dal rispettivo sottostadio, b) quando detto secondo insieme di bit identifica, per il sottostadio interessato, un instradamento a distribuzione, elaborare detto primo insieme di bit identificando una funzione di distribuzione pari o dispari (EVODD) e generare una funzione di instradamento quale conteggio pari o dispari {COUNTER_ODD, COUNTER_EVEN) in dipendenza della natura pari o dispari di detta funzione di distribuzione (EVODD); c) quando detto secondo insieme di bit identifica, per il sottostadio interessato, un instradamento a distribuzione con esclusione, elaborare detto primo insieme di bit, secondo la precedente fase a), utilizzando quindi detto rispettivo sottoinsieme di bit come valore di esclusione.
16. Procedimento secondo la rivendicazione 15, caratterizzato dal fatto che detta fase c) comprende le operazioni di: generare una rispettiva funzione di conteggio (COUNTER_DIS) - confrontare detta rispettiva funzione di conteggio con detto rispettivo sottoinsieme di bit, e in caso di uguaglianza riscontrata a seguito di detto confronto, sottoporre detta funzione di conteggio ad incremento (INCR), utilizzando detta funzione di conteggio incrementata come identificativa della funzione di instradamento attuata dal rispettivo sottostadio.
17. Procedimento secondo la rivendicazione 10 e la rivendicazione 14, caratterizzato dal fatto che gli elementi di detto altro o altri sottostadi elaborano detto secondo insieme di bit identificando il rispettivo modo di instradamento come instradamento a distribuzione.
18. Stadio di commutazione realizzato a partire da una pluralità di elementi di commutazione aventi ciascuno un numero dato di ingressi e di uscite, caratterizzato dal fatto che comprende: un sottostadio di uscita (10, 11; 20, 21, 22, 23) comprendente almeno una coppia di detti elementi di commutazione, e - almeno un primo sottostadio di ingresso (00, 01; 10, 11, 12, 13) disposto a monte di detto sottostadio di uscita; detto almeno un primo sottostadio di ingresso comprendendo almeno una corrispondente coppia di detti elementi di commutazione, con gli elementi di commutazione compresi in detto sottostadio di uscita (10, 11; 20, 21, 22, 23) ed in detto almeno un primo sottostadio di ingresso (00, 01; 10, 11, 12, 13) collegati fra loro in uno schema incrociato in cui a ciascuna coppia di elementi di commutazione di detto almeno un primo sottostadio di ingresso è collegata una rispettiva coppia di elementi di commutazione di detto sottostadio di uscita, le uscite di ordine pari e dispari degli elementi di commutazione di detto almeno un primo sottostadio di ingresso essendo collegate ordinatamente agli ingressi degli elementi di commutazione di detto sottostadio di uscita.
19. Stadio di commutazione secondo la rivendicazione 18, caratterizzato dal fatto che: detto sottostadio di uscita (20, 21, 22, 23) comprende una pluralità di coppie di detti elementi di commutazione, per cui detto almeno un primo eottostadio di ingresso (10, 11, 12, 13) comprende una corrispondente pluralità di coppie di detti elementi di commutazione, e a monte di detto primo sottostadio di ingresso (10, 11, 12, 13} è presente almeno un secondo sottostadio di ingresso (00, 01, 02, 03), con gli elementi di commutazione compresi in detto primo sottostadio di ingresso (10, 11; 12, 13) ed in detto almeno un secondo sottostadio di ingresso (00, 01, 02, 03) collegati fra loro in uno schema incrociato in cui a ciascuna coppia di elementi di commutazione di detto almeno un secondo sottostadio di ingresso è collegata una rispettiva coppia di elementi di commutazione di detto almeno un primo sottostadio di ingresso, le uscite di ordine pari e dispari degli elementi di commutazione di detto almeno un secondo sottostadio di ingresso essendo collegate ordinatamente agli ingressi degli elementi di commutazione di detto primo sottostadio di ingresso; il suddetto schema incrociato escludendo dal collegamento alle uscite degli elementi di commutazione di sottostadi a monte, le coppie formate da elementi di commutazione per i quali sussiste un rapporto di accoppiamento nel collegamento con gli elementi di commutazione di sottostadi a valle in detto stadio.
20. Stadio di commutazione secondo la rivendicazione 18 o la rivendicazione 19, caratterizzato dal fatto che tutti gli elementi di commutazione dello stadio operano su un'unica etichetta (tag) contenente una stringa predeterminata di bit (aO-a3; a0-a4) esprimente l'informazione di commutazione dello stadio.
21. Stadio di commutazione secondo la rivendicazione 20, caratterizzato dal fatto che gli elementi di commutazione compresi in uno rispettivo di detti sottostadi operano su un rispettivo gruppo di bit di detta stringa presentante almeno un bit di diversità rispetto al gruppo o ai gruppi di bit su cui operano gli elementi di commutazione degli altri sottostadi.
22. Stadio di commutazione secondo la rivendicazione 20, caratterizzato dal fatto che detti elementi di commutazione sono del tipo 8x8 o, rispettivamente, 16x16, mentre detta stringa predeterminata comprende almeno quattro (a0-a3) o, rispettivamente, almeno cinque (a0-a4) bit di informazione di commutazione.
23. Stadio di commutazione secondo una qualsiasi delle rivendicazioni 18 a 22, caratterizzato dal fatto che detto numero dato di ingressi e di uscite è identico per tutti i sottostadi (0,1; 0,1,2).
24. Stadio di commutazione secondo una qualsiasi delle rivendicazioni 18 a 23, caratterizzato che comprende almeno due sottostadi i cui elementi di commutazione sono configurati per operare in un primo ed in almeno un secondo modo di instradamento .
25. Stadio di commutazione secondo la rivendicazione 24, caratterizzato dal fatto che detto primo modo di instradamento è un instradamento a distribuzione, mentre detto almeno un secondo modo di instradamento è scelto nel gruppo costituito da instradamento virtuale, instradamento a distribuzione ed instradamento a distribuzione con esclusione.
26. Stadio di commutazione secondo la rivendicazione 24 e 25, caratterizzato dal fatto che detto sottostadio di uscita {10, 11; 20, 21, 22, 23) opera in detto almeno un secondo modo di instradamento, mentre gli elementi dell’altro o degli altri sottostadi operano in detto primo modo di instradamento .
27. Stadio di commutazione secondo una qualsiasi delle rivendicazioni 18 a 26, caratterizzato dal fatto che detti elementi di commutazione comprendono una funzione di estrazione delle celle dal flusso di commutazione.
28. Stadio di commutazione secondo una qualsiasi delle rivendicazioni 17 a 23, caratterizzato dal fatto che detti elementi di commutazione operano su un’unica etichetta (tag) contenente un primo (a0-a3; a0-a4) ed un secondo (rO-rl) insieme di bit esprimenti, rispettivamente, l'informazione di commutazione ed uno fra una pluralità di modi di instradamento attuabili in un rispettivo unico stadio di commutazione e dal fatto che detti elementi comprendono mezzi elaborativi sensibili a detto secondo insieme di bit per elaborare detto primo insieme di bit in modo differenziato in funzione di detto secondo insieme di bit-
29. Stadio di commutazione secondo la rivendicazione 28, caratterizzato dal fatto che detti mezzi elaborativi comprendono primi mezzi di selezione (MUX1 a MUX3) alimentati con detto primo insieme di bit per identificare, nell'ambito di detto primo insieme di bit, un rispettivo sottoinsieme di bit identificativo della funzione di instradamento attuata dal rispettivo sottostadio.
30. Stadio di commutazione secondo la rivendicazione 28 o la rivendicazione 29, caratterizzato dal fatto che comprende un elemento di discriminazione pari/dispari (MUX4, CLK_gen) sensibile ad un rispettivo bit di detto primo insieme, nonché primi e secondi mezzi contatori (COUNTER_ODD , COUNTER_EVEN ), rispettivamente dispari e pari, nonché secondi mezzi di selezione (MUX6) controllati {EVODD, CNTR2) da detto elemento di discriminazione pari/dispari per selezionare, quale funzione di instradamento a distribuzione, l'uscita di detti primi o di detti secondi mezzi contatori, rispettivamente, in funzione del valore di detto rispettivo bit di detto primo insieme.
31. Stadio di commutazione secondo la rivendicazione 29, caratterizzato dal fatto che, associati a detti primi mezzi di selezione {MUX1 a MUX3) sono previsti mezzi di confronto (COMP) attivabili quando detto secondo insieme di bit identifica per il rispettivo sottostadio un instradamento a digtribuzione con esclusione per escludere l'impiego di detto rispettivo sottoinsieme di bit quale funzione di instradamento del rispettivo sottostadio.
32. Stadio di commutazione secondo la rivendicazione 31, caratterizzato dal fatto che comprende un ulteriore contatore (COUNTER_DIS) la cui uscita viene confrontata con detto rispettivo sottoinsieme di bit in detti mezzi di confronto; detto ulteriore contatore avendo associati mezzi di incremento (INCR) per determinare l'incremento del valore di conteggio di detto ulteriore contatore (COUNTER_DIS), nonché terzi mezzi di selezione (MUX7) per selezionare l'uno fra detto rispettivo sottoinsieme di bit e detto valore di conteggio incrementato quale funzione di instradamento del rispettivo sottostadio, in caso di disuguaglianza e, rispettivamente, di uguaglianza fra l'uscita di detto ulteriore contatore (COUNTER DIS) e detto rispettivo sottoinsieme di bit.
33. Stadio di commutazione secondo le rivendicazioni 29, 30 e 32, caratterizzato dal fatto che comprende quarti mezzi di selezione (MUX5) sensibili a detto secondo insieme di bit e suscettibili di selezionare, quale risultato dell'elaborazione di detto primo insieme di bit: l'uscita di detti primi mezzi di selezione (MUX1, MUX2, MUX3); - l'uscita di detti secondi mezzi di selezione (MUX6); l’uscita di detti terzi mezzi di selezione (MUX7).
34. Stadio di commutazione secondo le rivendicazioni 25 26 e 28, caratterizzato dal fatto che, almeno in detti sottostadi di ingresso (10, 11, 12, 13; 00, 01, 02, 03) gli elementi di commutazione comprendono un blocco (R1_R0 GEN) sensibile a detto secondo insieme di bit, detto blocco elaborando detto secondo insieme di bit identificando il rispettivo modo di instradamento come instradamento a distribuzione.