EP4670274A1 - Elektrische schaltungsanordnung zur pegelumsetzung digitaler signale - Google Patents

Elektrische schaltungsanordnung zur pegelumsetzung digitaler signale

Info

Publication number
EP4670274A1
EP4670274A1 EP24706954.5A EP24706954A EP4670274A1 EP 4670274 A1 EP4670274 A1 EP 4670274A1 EP 24706954 A EP24706954 A EP 24706954A EP 4670274 A1 EP4670274 A1 EP 4670274A1
Authority
EP
European Patent Office
Prior art keywords
transistor
circuit arrangement
electrical circuit
current mirror
arrangement according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP24706954.5A
Other languages
English (en)
French (fr)
Inventor
Natalie Butz
Armin Taschwer
Max EICKENSCHEIDT
Oscar Cota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Neuroloop GmbH
Original Assignee
Neuroloop GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Neuroloop GmbH filed Critical Neuroloop GmbH
Publication of EP4670274A1 publication Critical patent/EP4670274A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Definitions

  • the invention relates to an electrical circuit arrangement for level conversion of digital input signals of a first voltage domain into digital output signals of a second voltage domain relative to the first voltage domain, with a first transistor controlled by the digital input signal, the associated source-drain path of which is connected between a ground potential and an input of a current mirror which has an output which is connected to a buffer via a first contact point.
  • level converters also referred to as level converters, level converters or “level shifters”
  • level converters are used, particularly in digital technology, to transform digital signals from one voltage domain into another voltage domain in order to be able to operate digital electronic switching elements designed for higher supply and operating voltages within an electrical circuit arrangement in combination with digital switching elements designed for lower supply and operating voltages.
  • level converters For example, using such level converters it is possible to transform digital signals with signal levels between 0 and 1.8 V into a higher voltage domain so that their associated signal levels are, for example, between 10 and 11.8 V.
  • Known, generic electrical circuit arrangements have, for example, a current mirror whose assigned input potential is used to control two transistors and whose output is connected to a buffer, a so-called latch.
  • Such circuit arrangements can be found, for example, in the following publications: US 5,973,508 and, for example, articles by Qiang Li, et al., "A Novel Floating High-Voltage Level Shifter with Pre-Storage Technique", Sensors 2022, 22 (5), 1774.
  • a comparable circuit arrangement can also be found in the publication US 2013/0049808 A1.
  • the invention is based on the object of an electrical circuit arrangement for level conversion of digital input signals of a first voltage domain into digital output signals of a second voltage domain, which is preferably higher than the first voltage domain, with a first transistor controlled by the digital input signal, the associated source-drain paths of which are connected between a ground potential and an input of a current mirror, which has an output which has a first contact point with a buffer, in such a way that the disadvantages mentioned above with regard to the prior art are avoided.
  • the switching or transmission times for level conversion of the digital input signals must be further shortened.
  • An electrical circuit arrangement according to the solution for level conversion of digital input signals according to the features of the preamble of claim 1 is characterized in that the buffer has a second contact point which is connected to a gate terminal of a second transistor, the associated source-drain path of which is arranged in series with the source-drain path of the first transistor between the input of the current mirror and the first transistor
  • the second transistor By providing the second transistor, preferably designed as a high-voltage transistor, along the so-called bias path between the first transistor and the input of the current mirror and by directly controlling the second transistor through the buffer, it is ensured that only current that is exclusively connected to the level conversion of a digital signal can flow along the bias path. In all other operating states in which a constant current could flow along the bias path, the second transistor blocks any current flow.
  • the second transistor is controlled in positive feedback directly from the buffer.
  • the second transistor is connected to the buffer via the second contact point, which is arranged opposite the first contact point of the buffer, i.e. components, preferably transistors, of the buffer are connected between the two contact points, which have a system-immanent time delay. (metastability) regarding the signal transmission between both contact points.
  • a delay element is inserted between the gate terminal of the second transistor and the latch, which ensures that immediately after the latch is set, the second transistor is blocked, i.e. set to "off", in order to interrupt a constant bias current when the first transistor is set to "on".
  • additional operational reliability can be generated in order to have some time reserve or time buffer in the case of different transients, i.e. rise/fall speeds of a signal, and process situations, which increases the operational robustness of the circuit arrangement.
  • the circuit arrangement according to the solution dispenses with the use of any capacitors and pulse generators, so that the circuit arrangement according to the solution enables significantly improved, i.e. very short transmission times, with which digital signals can be transmitted from a preferably lower first voltage domain to a higher second voltage domain.
  • Another advantage of the novel circuit arrangement is its autonomous reaction capability, ie when the latch is "set", the second transistor is blocked. Furthermore, since the circuit does not depend on circuit-specific time constants, which arise from RC elements or similar that are otherwise present, the circuit arrangement according to the solution can be used efficiently at different levels, for example in a range from 1.8 V to 18 V. Brief description of the invention
  • Fig. 1 Circuit topology of an electrical circuit arrangement designed according to the solution for level conversion of digital input signals
  • FIG. 2 Representation of the circuit arrangement of associated
  • Figure 1 shows a preferred embodiment of an electrical circuit arrangement with which it is possible to transmit digital input signals from a first lower voltage domain VB to a second, higher voltage domain VD.
  • the circuit arrangement 1 has an input "in” to which digital input signals are applied whose signal levels correspond to the first voltage domain VB, ie the digital signals are defined by the voltage potentials 0 V, corresponding to the ground potential GND, and + 1.8 V.
  • the maximum supply voltage VO is 18 V in the embodiment shown.
  • the specific potential details are to be understood as exemplary values that do not further restrict the electrical circuit arrangement 1 as such.
  • the input potential of the digital input signals present at the input "in” controls the first transistor T1, whose associated source-drain path SD-T1 is connected to the ground potential GND on the one hand and to the input "em” of the current mirror M on the other. This connection path corresponds to the bias path B along which the bias current flows to supply the current mirror M.
  • the current mirror M has a circuit structure known per se, consisting of two transistors, a third transistor T3 and a fourth transistor T4, whose gate connections are each connected to the input "em" of the current mirror M and whose associated drain-source paths DS-T3, DS-T4 are connected on one side to the supply voltage VO, which also corresponds to the upper potential limit of the second voltage domain VD.
  • the two transistors T3, T4 of the current mirror M each have the same doping type, i.e. they are designed either in the form of an NMOS or a PMOS transistor.
  • the source-drain path SD-T4 of the fourth transistor T4 forms the output "am" of the current mirror M opposite the contact to the supply voltage VO, which is also connected to a contact point "op" of the latch.
  • the latch has, in a manner known per se, two pairs of transistors connected in series, (1T and 2T) and (3Z and 4T), whose gate connections are connected to one another in the cross connection shown in Figure 1a, i.e. the gate connections of the latch transistors 1T and 2T connected in series are connected to a second contact point "on” of the latch and the gate connections of the latch transistors 3T and 4T connected in series are connected to the first contact point "op" of the latch.
  • the latch is also connected between the supply potential VO and another voltage potential VI, which corresponds to the lower limit of the second voltage domain VD.
  • a second transistor T2 is arranged between the first transistor T1 and the input “em” of the current mirror M, the source Drain path in series with the source-drain path of the first transistor T1 is connected to the input "em” of the current mirror M.
  • the gate connection of the second transistor T2 is connected to the second contact point "on” of the latch and is controlled by it.
  • a delay element “delay” is introduced between the second contact point “on” of the latch and the gate connection of the second transistor T2, which is biased between the voltage potential VI and the supply potential VO.
  • the output “out” of the electrical circuit arrangement 1 is connected to the output “am” of the current mirror M.
  • a circuit arrangement with inverted controlled signals that is symmetrical to the above circuit components is arranged at the second contact point "on", from which the second transistor T2 is controlled or switched, which provides a further current mirror M', the input "em'” of which is connected to the ground potential GND via two series-connected source-drain paths of two transistors TT, T2', of which one transistor T 1 ' is controlled via a delay element “delay” that serves primarily as an inverter by the input signal at the input "in” and the other transistor T2' is controlled via a further delay element “delay'” by an output signal present at the output "out” and at the output “am” of the current mirror M. Due to the symmetrical circuit structure with inverted controlled signal, the circuit works fully differentially, i.e. a differential input signal at T1 and TT could also produce a differential output signal at “op” and “on”.
  • a switch SM is additionally arranged on the current mirror M, which, when closed, short-circuits the gates of the third and fourth transistors T3, T4 with the supply voltage VO.
  • a corresponding switch SM' is preferably also arranged in the symmetrically designed current mirror M'. This switch SM or SM' can improve the efficiency of the circuit arrangement. As soon as the second transistor T2 closes, charges remain in the current mirror M or M', which ensure that the current in the latch is not completely switched off. The switch SM or SM' therefore enables complete switching off and also increases the mirroring speed, since the charge can be removed more quickly from the parasitic capacitances of the current mirror.
  • a delay element is inserted immediately before the gate connection of the second transistor T2.
  • the blocked first additional transistor T1' is set to "on” so that current can flow via the conductive second transistor T2' to the further current mirror M', which can reset the latch via the second contact point "on".
  • the positive feedback from the latch via its first contact "op” immediately blocks the second transistor T2' in order to avoid unnecessary constant leakage currents along the further bias path B'.
  • the optionally provided switches SM and SM' are controlled by the latch by connecting them to the contact points "op" and "on” respectively, in order to reset the bias voltage at the current mirror M or at the further current mirror M' more quickly and thus further increase the switching speed of the electrical circuit arrangement 1.
  • the switches SM and SM' help to save additional leakage currents that would otherwise occur.

Landscapes

  • Logic Circuits (AREA)

Abstract

Beschrieben wird eine elektrische Schaltungsanordnung zur Pegelumsetzung von digitalen Eingangssignalen einer ersten Spannungsdomäne in digitale Ausgangssignale einer gegenüber der ersten Spannungsdomäne zweiten Spannungsdomäne, mit einem durch das digitale Eingangssignal gesteuerten ersten Transistor, dessen zugeordnete Source-Drain-Strecke zwischen einem Massepotenzial und einem Eingang eines Stromspiegels geschaltet ist, der über einen Ausgang verfügt, der über eine erste Kontaktstelle mit einem Zwischenspeicher verbunden ist. Die Erfindung zeichnet sich dadurch aus, dass der Zwischenspeicher eine zweite Kontaktstelle besitzt, die mit einem Gate-Anschluss eines zweiten Transistors verbunden ist, dessen zugeordnete Source-Drain-Strecke in Reihe mit der Source-Drain-Strecke des ersten Transistors zwischen dem Eingang des Stromspiegels und dem ersten Transistor angeordnet ist.

Description

Elektrische Schaltungsanordnung zur Pegelumsetzung digitaler Signale
Technisches Gebiet
Die Erfindung bezieht sich auf eine elektrische Schaltungsanordnung zur Pegelumsetzung von digitalen Eingangssignalen einer ersten Spannungsdomäne in digitale Ausgangssignale einer gegenüber der ersten Spannungsdomäne zweiten Spannungsdomäne, mit einem durch das digitale Eingangssignal gesteuerten ersten Transistor, dessen zugeordnete Source-Drain-Strecke zwischen einem Massepotenzial und einem Eingang eines Stromspiegels geschaltet ist, der über einen Ausgang verfügt, der über eine erste Kontaktstelle mit einem Zwischenspeicher verbunden ist.
Stand der Technik
Gattungsgemäße elektrische Schaltungsanordnungen zur Pegelumsetzung, auch als Pegelumsetzer, Pegelwandler oder „levelshifter“ bezeichnet, dienen insbesondere in der Digitaltechnik dazu, digitale Signale von einer Spannungsdomäne in eine andere Spannungsdomäne zu transformieren, um auf diese Weise für höhere Versorgungsund Betriebsspannungen ausgelegte digital elektronische Schaltelemente innerhalb einer elektrischen Schaltungsanordnung mit für niedrigere Versorgungs- und Betriebsspannungen ausgelegte digitale Schaltelemente kombiniert betreiben zu können.
Bspw. ist es mittels derartiger Pegelumsetzer möglich, digitale Signale bspw. mit Signalpegeln zwischen 0 und 1 ,8 V in eine höhere Spannungsdomäne zu transformieren, so dass deren zugeordnete Signalpegel bspw. zwischen 10 und 11 ,8 V liegen. Bekannte, gattungsgemäße elektrische Schaltungsanordnungen verfügen hierzu bspw. über einen Stromspiegel, dessen zugeordnetes Eingangspotential zur Steuerung zweier Transistoren dient und dessen Ausgang mit einem Zwischenspeicher, einem sog. latch, verbunden ist. Derartige Schaltungsanordnungen gehen bspw. aus den folgenden Druckschriften hervor: US 5,973,508 sowie bspw. Artikel von Qiang Li, et al., „A Novel Floating High- Voltage Level Shifter with Pre-Storage Technique“, Sensors 2022, 22 (5), 1774. Eine vergleichbare Schaltungsanordnung ist auch der Druckschrift US 2013/0049808 A1 zu entnehmen.
Bei der Auslegung und Konzeption gattungsgemäßer elektrischer Schaltungsanordnung gilt es möglichst kurze Umsetzungs- bzw. Übertragungszeiten für die Signalpegeländerung zu realisieren und dies mit beträchtlichen Spannungshüben von typischerweise ca. ± 20 V und mehr. Bekannte Schaltungsanordnungen nutzen zur Steuerung bzw. Aktivierung des Stromspiegels sowie des mit diesem verbundenen Zwischenspeichers Kondensatoren und/oder Pulssignalgeneratoren, deren inhärente Zeitkonstanten zur Ausführung von Schaltprozessen dem Streben nach möglichst kurzen Pegelumsetzungszeiten Grenzen setzen. Hinzu kommt, dass beim Betrieb derartiger Schaltungsanordnungen stromverbrauchende Leitungspfade vorhanden sind, die am Schalt- bzw. Signalpegelübertragungsvorgang ansonsten nicht beteiligt sind. Dies führt zu unnötigen Stromverbräuchen.
Darstellung der Erfindung
Der Erfindung liegt die Aufgabe zu Grunde eine elektrische Schaltungsanordnung zur Pegelumsetzung von digitalen Eingangssignalen einer ersten Spannungsdomäne in digitale Ausgangssignale einer gegenüber der ersten Spannungsdomäne vorzugsweise höheren, zweiten Spannungsdomäne, mit einem durch das digitale Eingangssignale gesteuerten ersten Transistor, dessen zugeordnete Source-Drain- Strecken zwischen einem Massepotential und einem Eingang eines Stromspiegels geschaltet ist, der über einen Ausgang verfügt, der über eine erste Kontaktstelle mit einem Zwischenspeicher verbunden ist, derart weiterzubilden, so dass die vorstehend zum Stand der Technik genannten Nachteile vermieden werden sollen. Insbesondere gilt es neben der Vermeidung eines unnötigen Stromverbrauches innerhalb der Schaltungsanordnung die Schalt- bzw. Übertragungszeiten zur Pegelumsetzung der digitalen Eingangssignale weiter zu verkürzen.
Die Lösung der der Erfindung zugrunde liegenden Aufgabe ist im Anspruch 1 angegeben. Den Erfindungsgedanken in vorteilhafter Weise weiterbildende Merkmale sind Gegenstand der Unteransprüche sowie der weiteren Beschreibung, unter Bezugnahme auf die Zeichnungen zu entnehmen.
Eine lösungsgemäße elektrische Schaltungsanordnung zur Pegelumsetzung von digitalen Eingangssignalen nach den Merkmalen des Oberbegriffes des Anspruches 1 zeichnet sich dadurch aus, dass der Zwischenspeicher eine zweite Kontaktstelle besitzt, die mit einem Gate-Anschluss eines zweiten Transistors verbunden ist, dessen zugeordnete Source-Drain-Strecke in Reihe mit der Source-Drain-Strecke des ersten Transistors zwischen dem Eingang des Stromspiegels und dem ersten Transistors angeordnet ist
Durch Vorsehen des vorzugsweise als Hochvolttransistor ausgebildeten zweiten Transistor längs des sogenannten Biaspfades zwischen dem ersten Transistor und dem Eingang des Stromspiegels sowie durch das direkte Ansteuern des zweiten Transistors durch den Zwischenspeicher wird sichergestellt, dass längs des Biaspfades nur Strom fließen kann, der ausschließlich mit der Pegelumsetzung eines digitalen Signals verbunden ist. In allen anderen Betriebszuständen, in denen längs des Biaspfades ein konstanter Strom fließen könnte, sperrt der zweite Transistor jeglichen Stromfluss. Die Ansteuerung des zweiten Transistors erfolgt im positiven Feedback direkt aus dem Zwischenspeicher heraus. Hierzu ist der zweite Transistor über die zweite Kontaktstelle mit dem Zwischenspeicher verbunden, die gegenüberliegend zur ersten Kontaktstelle des Zwischenspeichers angeordnet ist, d.h. zwischen beiden Kontaktstellen sind Bauelemente, vorzugsweise Transistoren, des Zwischenspeichers geschaltet, die eine systemimmanente Zeitverzögerung (metastability) bezüglich der Signalübertragung zwischen beiden Kontaktstellen bedingen.
Vorzugsweise ist zwischen dem Gate-Anschluss des zweiten Transistors und dem Zwischenspeicher ein Verzögerungsglied eingebracht, das sicherstellt, dass unmittelbar nachdem der Zwischenspeicher gesetzt ist, der zweite Transistor gesperrt, d. h. auf „off“ gesetzt wird, um einen konstanten Biasstrom bei einem auf „on“ gesetzten ersten Transistor zu unterbrechen. Durch Einsatz des Verzögerungsgliedes lässt sich zusätzliche Betriebssicherheit generieren, um bei unterschiedlichen Transienten, d.h. Anstiegs-ZAbfallgewschwindigkeiten eines Signals, und Prozesssituationen etwas Zeitreserve bzw. Zeitpuffer zu haben, der die Betriebsrobustheit der Schaltungsanordnung erhöht.
Die lösungsgemäße Schaltungsanordnung verzichtet auf den Einsatz jeglicher Kondensatoren sowie Pulsgeneratoren, so dass die lösungsgemäße Schaltungsanordnung signifikant verbesserte, d. h. sehr kurze Übertragungszeiten ermöglicht, mit denen digitale Signale aus einer vorzugsweise niedrigeren ersten Spannungsdomäne in eine höhere zweite Spannungsdomäne übertragen werden können.
Ein weiterer Vorteil der neuartigen Schaltungsanordnung betrifft ihr autonomes Reaktionsvermögen, d.h. wenn der Zwischenspeicher (latch) „gesetzt“ ist, wird der der zweite Transistor gesperrt. Da die Schaltung ferner nicht von schaltungsspezifischen Zeitkonstanten abhängt, die bspw. von ansonsten vorhandenen RC-Gliedern o.ä. herrühren, ist die lösungsgemäße Schaltungsanordnung bei unterschiedlichen Pegeln effizient einsetzbar und nutzbar, wie beispielsweise in einem Bereich von 1.8 V bis 18V. Kurze Beschreibung der Erfindung
Die Erfindung wird nachstehend ohne Beschränkung des allgemeinen Erfindungsgedankens anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen exemplarisch beschrieben. Es zeigen:
Fig. 1 Schaltungstopologie einer lösungsgemäß ausgebildeten elektrischen Schaltungsanordnung zur Pegelumsetzung von digitalen Eingangssignalen sowie
Fig. 2 Darstellung zur Schaltungsanordnung zugehöriger
Spannungsdomänen.
Wege zur Ausführung der Erfindung, gewerbliche Verwendbarkeit
Figur 1 zeigt ein bevorzugtes Ausführungsbeispiel einer elektrischen Schaltungsanordnung, mit der es möglich ist, digitale Eingangssignale aus einer ersten unteren Spannungsdomäne VB in eine zweite, höhere Spannungsdomäne VD zu übertragen. Die in Figur 2 jeweils durch Bereichspfeile gekennzeichneten Spannungspotentiale und den darin voneinander abgrenzbaren unteren Spannungsdomäne VB und oberen Spannungsdomäne VD, markieren jene Bereiche der elektrischen Schaltungsanordnung gemäß Figur 1 , in denen digitale Signale jeweils zugehörig zur ersten unteren Spannungsdomäne VB bzw. zur zweiten oberen Spannungsdomäne VD auftreten bzw. verarbeitet werden.
Die Schaltungsanordnung 1 weist einen Eingang „in“ auf, an dem digitale Eingangssignale anliegen, deren Signalpegel der ersten Spannungsdomäne VB entsprechen, d. h. die digitalen Signale sind durch die Spannungspotentiale 0 V, entsprechend dem Massenpotential GND, sowie + 1 ,8 V definiert. Die maximale Versorgungsspannung VO beträgt im gezeigten Ausführungsbeispiel 18 V. Die konkreten Potentialangaben verstehen sich als beispielhafte Größen, die die elektrische Schaltungsanordnung 1 als solche nicht weiter beschränken. Das am Eingang „in“ anliegende Eingangspotential der digitalen Eingangssignale steuert den ersten Transistor T1 , dessen zugeordnete Source-Drain-Strecke SD-T1 mit dem Massenpotential GND einerseits und dem Eingang „em“ des Stromspiegel M andererseits verbunden ist. Dieser Verbindungsweg entspricht dem Biaspfad B längs dem der Biasstrom zur Versorgung des Stromspiegels M fließt.
Der Stromspiegel M weist einen an sich bekannten, aus zwei Transistoren, einen dritten Transistor T3 sowie einen vierten Transistor T4, bestehenden Schaltungsaufbau auf, deren Gate-Anschlüsse jeweils mit dem Eingang „em“ des Stromspiegels M verbunden sind und deren zugeordnete Drain-Source-Strecken DS- T3, DS-T4 einseitig mit der Versorgungsspannung VO verbunden sind, die zugleich der oberen Potenzialgrenze der zweiten Spannungsdomäne VD entspricht. Die zwei Transistoren T3, T4 des Stromspiegels M weisen jeweils den gleichen Dotierungstyp auf, d.h. sie sind entweder in Form eines NMOS-, oder eines PMOS Transistors ausgebildet.
Die Source-Drain-Strecke SD-T4 des vierten Transistors T4 bildet gegenüberliegend zum Kontakt zur Versorgungsspannung VO den Ausgang „am“ des Stromspiegels M, der zugleich mit einer Kontaktstelle „op“ des Zwischenspeichers „latch“ verbunden ist. Der Zwischenspeicher „latch“ weist in an sich bekannter Weise zwei Paare jeweils in Serie geschalteter Transistoren auf, (1T und 2T) sowie (3Z und 4T), deren Gate-Anschlüsse in der aus Figur 1a entnehmbaren Kreuzschaltung miteinander verbunden sind, d.h. die Gate-Anschlüsse der in Serie geschalteten Latch- Transistoren 1T und 2T sind mit einer zweiten Kontaktstelle „on“ des Zwischenspeichers „latch“ verbunden sowie die Gate-Anschlüsse der in Serie geschalteten Latch-Transistoren 3T und 4T sind mit der ersten Kontaktstelle „op“ des Zwischenspeichers „latch“ verbunden. Der Zwischenspeicher „latch“ ist zudem zwischen dem Versorgungspotential VO und einem weiteren Spannungspotential VI, das der unteren Grenze der zweiten Spannungsdomäne VD entspricht, geschaltet.
Längs des Biaspfades B ist zwischen dem ersten Transistor T1 und dem Eingang „em“ des Stromspiegels M ein zweiter Transistor T2 angeordnet, dessen Source- Drain-Strecke in Serie zur Source-Drain-Strecke des ersten Transistors T1 mit dem Eingang „em“ des Stromspiegels M verbunden ist. Der Gate-Anschluss des zweiten Transistors T2 ist mit der zweiten Kontaktstelle „on“ des Zwischenspeichers „latch“ verbunden und wird von diesem gesteuert. Vorzugsweise ist zwischen der zweiten Kontaktstelle „on“ des Zwischenspeichers „latch“ und dem Gate-Anschluss des zweiten Transistors T2 ein Verzögerungsglied „delay“ eingebracht, das zwischen dem Spannungspotential VI und dem Versorgungspotential VO vorgespannt ist.
Der Ausgang „out“ der elektrischen Schaltungsanordnung 1 ist mit dem Ausgang „am“ des Stromspiegels M verbunden.
Zum Zwecke der Rücksetzung des im Zwischenspeicher „latch“ zwischengespeicherten Spannungspotential ist an dessen zweiten Kontaktstelle „on“, von der aus der zweite Transistors T2 angesteuert bzw. geschaltet wird, eine zu den vorstehenden Schaltungskomponenten symmetrische Auslegung der Schaltungsanordnung mit invertiert angesteuerten Signalen angeordnet, die einen weiteren Stromspiegel M' vorsieht, dessen Eingang „em'“ mit dem Massepotential GND über zwei in Serie geschaltete Source-Drain-Strecken zweier Transistoren TT, T2‘ verbunden ist, von denen der eine T ransistor T 1 ‘ über ein, in erster Linie als Inverter dienendes Verzögerungsglied delay" durch das Eingangssignal am Eingang „in“ und der andere Transistor T2' über ein weiteres Verzögerungsglied „delay'“ durch ein am Ausgang „out“ sowie am Ausgang „am“ des Stromspiegels M anliegendes Ausgangssignal, gesteuert werden. Durch den symmetrischen Schaltungsaufbau mit invertiert angesteuerten Signal arbeitet die Schaltung volldifferentiell, d.h. ein differentielles Eingangssignal an T1 und TT könnte auch ein differentielles Ausgangssignal an „op“ und „on“ erzeugen.
Optional ist am Stromspiegel M zusätzlich ein Schalter SM angeordnet, der im geschlossenen Zustand die Gates des dritten und vierten Transistors T3, T4 mit der Versorgungsspannung VO kurzschließt. Ein entsprechender Schalter SM' ist vorzugsweise auch in dem symmetrisch ausgebildeten Stromspiegel M' angeordnet. Dieser Schalter SM bzw. SM' vermag die Effizienz der Schaltungsanordnung zu verbessern. Sobald der zweite Transistor T2 schließt, bleiben Ladungen im Stromspiegel M bzw. M' erhalten, die dafür sorgen, dass der Strom in das Zwischenspeicher „latch“ nicht vollständig abgeschaltet wird. Der Schalter SM bzw. SM' ermöglicht daher das vollständige Abschalten und erhöht darüber hinaus die Spiegelungs-Geschwindigkeit, da die Ladung schneller aus den parasitären Kapazitäten des Stromspiegels entfernt werden kann.
Zur Funktionsweise: Liegt ein digitales Eingangssignal am Eingang „in“ der elektrischen Schaltungsanordnung 1 an, so wird der erste Transistor T1 auf „on“ geschaltet, wodurch sich ein Biasstrom längs des Biaspfades B durch den ebenfalls auf leitend geschalteten zweiten Transistor T2 ausbildet. Der am Eingang „em“ des Stromspiegels M anliegende Biasstrom wird durch den Stromspiegels M skaliert und über dessen Ausgang an der ersten Kontaktstelle „op“ in den Zwischenspeicher „latch“ eingebracht. Der Gate-Anschluss des zweiten Transistors T2 wird im Wege eines positiven Feedbacks (Mitkoppelung) direkt aus dem Zwischenspeicher „latch“ angesteuert, wodurch T2 in den gesperrten Zustand „off“ versetzt wird. Auf diese Weise wird jeglicher Biasstrom längs des Biaspfades B unterbunden.
Um sicherzustellen, dass der Zwischenspeicher „latch“ den Speichervorgang vollständig abgeschlossen hat, zumal solange sollte der zweite Transistor T2 leitend sein, ist ein Verzögerungsglied „delay" unmittelbar vor dem Gate-Anschluss des zweiten Transistors T2 eingebracht.
Zum Zwecke der Speicherwertrücksetzung im Zwischenspeicher „latch“, wird der gesperrte erste weitere T ransistor T 1 ' auf „on“ gesetzt, so dass über den leitend geschalteten zweiten Transistor T2' Strom zum weiteren Stromspiegel M' fliesen kann, der den Zwischenspeicher „latch“ über die zweite Kontaktstelle „on“ zurücksetzen kann. Auch in diesem Fall erfolgt eine durch positive Mitkopplung durch den Zwischenspeicher „latch“ über dessen ersten Kontakt „ op“ eine unverzügliche Sperrung des zweiten Transistors T2‘, um unnötige konstante Verlustströme längs des weiteren Biaspfades B' zu vermeiden. Die jeweils optional vorgesehenen Schalter SM und SM' werden durch Verbindung mit den Kontaktstellen „op“ bzw. „on“ durch den Zwischenspeicher „latch“ angesteuert, um auf dieser Weise die Biasspannung am Stromspiegel M bzw. am weiteren Stromspiegel M' schneller zurückzusetzen und somit die Schaltgeschwindigkeit der elektrischen Schaltungsanordnung 1 weiter zu steigern. Zudem helfen die Schalter SM bzw. SM' ansonsten zusätzlich auftretende Verlustströme einzusparen.
Bezugszeichenliste
1 elektrische Schaltungsanordnung in Eingang
B Biaspfad
M, M' Stromspiegel, weiterer Stromspiegel latch Zwischenspeicher
SM, SM' Schalter für Stromspiegel em, em' Eingang Stromspiegel, Eingang weiterer
Stromspiegel am, am' Ausgang Stromspiegel, Ausgang weiterer Stromspiegel op erste Kontaktstelle des Zwischenspeichers on zweite Kontaktstelle des Zwischenspeichers oq dritte Kontaktstelle des Zwischenspeichers delay, delay', delay" Verzögerungsglied
T1 , T2, T3, T4, T1 ', T2', T3', T4' Transistoren out Ausgang
VB erste Spannungsdomäne
VD zweite Spannungsdomäne
VO Versorgungspotential
VI Spannungspotential
HV Hochvolt
GND Masse

Claims

Patentansprüche
1 . Elektrische Schaltungsanordnung zur Pegelumsetzung von digitalen Eingangssignalen einer ersten Spannungsdomäne (VB) in digitale Ausgangssignale einer gegenüber der ersten Spannungsdomäne zweiten Spannungsdomäne (VD), mit einem durch das digitale Eingangssignal gesteuerten ersten Transistor (T1 ), dessen zugeordnete Source-Drain-Strecke zwischen einem Massepotenzial (GND) und einem Eingang (em) eines Stromspiegels (M) geschaltet ist, der über einen Ausgang (am) verfügt, der über eine erste Kontaktstelle (op) mit einem Zwischenspeicher (Latch) verbunden ist, dadurch gekennzeichnet, dass der Zwischenspeicher (Latch) eine zweite Kontaktstelle (on) besitzt, die mit einem Gate-Anschluss eines zweiten Transistors (T2) verbunden ist, dessen zugeordnete Source-Drain-Strecke in Reihe mit der Source-Drain-Strecke des ersten Transistors (T1) zwischen dem Eingang (em) des Stromspiegels (M) und dem ersten Transistor (T1 ) angeordnet ist.
2. Elektrische Schaltungsanordnung nach Anspruch 1 , dadurch gekennzeichnet, dass der Stromspiegel (M) sowie der Zwischenspeicher (Latch) mit einem Versorgungspotenzial (VO) verbunden sind, das einer oberen Grenze der zweiten Spannungsdomäne (VD) entspricht.
3. Elektrische Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Zwischenspeicher (Latch) eine dritte Kontaktstelle (oq) besitzt, die mit einem Spannungspotenzial (VI) verbunden ist, die einer unteren Grenze der zweiten Spannungsdomäne (VD) entspricht.
4. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zwischen dem Gate-Anschluss des zweiten Transistors (T2) und der zweiten Kontaktstelle (on) ein Verzögerungslied (delay) eingebracht ist.
5. Elektrische Schaltungsanordnung nach Anspruch 2 und 4, dadurch gekennzeichnet, dass das Verzögerungsglied (delay) zwischen dem Spannungspotenzial (VI) und dem Versorgungspotenzial (VO) vorgespannt ist.
6. Elektrische Schaltungsanordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass der Eingang (em) des Stromspiegels (M) über einen Schalter (SM) mit dem Versorgungspotenzial (VO) verbunden ist.
7. Elektrische Schaltungsanordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die zweite Kontaktstelle (on) des Zwischenspeichers (Latch) mit einem Ausgang (am‘) eines weiteren Stromspiegels (M‘) und dessen Eingang (em‘) mit dem Massepotenzial (GND) über zwei in Serie geschaltete Source-Drain Strecken zweier Transistoren (TT), (T2‘) verbunden sind, von denen der eine Transistor (T 1 ') durch das Eingangssignal und der andere Transistor (T2‘) über ein weiteres Verzögerungsglied (delay') durch ein am Ausgang anliegendes Ausganssignal gesteuert ist.
8. Elektrische Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass der weitere Stromspiegel (M‘) mit dem Versorgungspotenzial (VO) verbunden ist.
9. Elektrische Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der Eingang (em‘) des weiteren Stromspiegels (M‘) über einen weiteren Schalter (SM‘) mit dem Versorgungspotenzial (VO) verbunden ist.
10. Elektrische Schaltungsanordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass a) der Stromspiegel (M) und der weitere Stromspiegel (M‘), b) der erste T ransistor (T 1 ) und der eine T ransistor (T1 ‘ ) sowie c) der zweite Transistor (T2) und der andere Transistor (T2‘) jeweils paarweise identisch/symmetrisch ausgebildet sind.
11 . Elektrische Schaltungsanordnung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, dass die erste Spannungsdomäne (VB) eine obere Spannungsgrenze (VBoG) besitzt, die kleiner, gleich oder größer dem Spannungspotenzial (VI), das der unteren Grenze der oberen Spannungsdomäne (VD) entspricht, ist.
12. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 bis 11 , dadurch gekennzeichnet, dass die zweite Kontaktstelle (on) der ersten Kontaktstelle (op) am Zwischenspeicher (Latch) gegenüberliegt.
13. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der Stromspiegel zwei über ihre Gate-Kontakte miteinander verbundene Transistoren (T3, T4), die jeweils den gleichen Dotierungstyp aufweisen.
EP24706954.5A 2023-02-20 2024-02-16 Elektrische schaltungsanordnung zur pegelumsetzung digitaler signale Pending EP4670274A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102023104122.3A DE102023104122A1 (de) 2023-02-20 2023-02-20 Elektrische Schaltungsanordnung zur Pegelumsetzung digitaler Signale
PCT/EP2024/054010 WO2024175495A1 (de) 2023-02-20 2024-02-16 Elektrische schaltungsanordnung zur pegelumsetzung digitaler signale

Publications (1)

Publication Number Publication Date
EP4670274A1 true EP4670274A1 (de) 2025-12-31

Family

ID=90038288

Family Applications (1)

Application Number Title Priority Date Filing Date
EP24706954.5A Pending EP4670274A1 (de) 2023-02-20 2024-02-16 Elektrische schaltungsanordnung zur pegelumsetzung digitaler signale

Country Status (5)

Country Link
EP (1) EP4670274A1 (de)
JP (1) JP2026505523A (de)
CN (1) CN120500810A (de)
DE (1) DE102023104122A1 (de)
WO (1) WO2024175495A1 (de)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627489A (en) * 1995-06-22 1997-05-06 Harris Corp. Level shifter with improved rejection of voltage variations
US5973508A (en) 1997-05-21 1999-10-26 International Business Machines Corp. Voltage translation circuit for mixed voltage applications
JP4816077B2 (ja) * 2005-12-28 2011-11-16 日本電気株式会社 レベルシフト回路及びそれを用いたドライバ回路
US8339176B2 (en) * 2008-05-30 2012-12-25 Infineon Technologies Ag System and method for providing a low-power self-adjusting reference current for floating supply stages
US8581627B2 (en) * 2011-08-31 2013-11-12 Intel Mobile Communications GmbH High-speed level shifter between low-side logic and high-side logic

Also Published As

Publication number Publication date
CN120500810A (zh) 2025-08-15
JP2026505523A (ja) 2026-02-13
WO2024175495A1 (de) 2024-08-29
DE102023104122A1 (de) 2024-08-22

Similar Documents

Publication Publication Date Title
DE2411839C3 (de) Integrierte Feldeffekttransistor-Schaltung
DE4231415C1 (de) Ein Schnittstellen-Schaltkreis zur Kopplung eines logischen Niedrigspannungs-Schaltkreises mit einem Hochspannungs-Ausgang, realisiert in einer Standard-CMOS-Technologie
DE1246807B (de) Schaltungsanordnung zur Durchfuehrung der logischen Funktionen EXCLUSIV-ODER und EXCLUSIV-NICHTODER
DE3735948A1 (de) Pegelumsetzerschaltung
DE102004012239A1 (de) Schaltung zum Transformieren eines Signals in einem Differenzmodus in ein unsymmetrisches Signal bei reduzierter Leistungsaufnahme im Standby-Zustand
DE102007006319A1 (de) Ansteuerschaltung mit TOP-Levelshifter zur Übertragung eines Eingangssignals und zugeordnetes Verfahren
DE112018003595T5 (de) Schaltbauelement zum schalten eines analogen elektrischen eingangssignals
DE102013106744A1 (de) Spannungsregelschaltung
DE10393631T5 (de) Floatgate-Transistoren
DE102006037336B3 (de) Levelshifter für eine Ansteuerschaltung für Leistungshalbleiterbauelemente
DE202016102722U1 (de) Umrichteranordnung
DE19502116C2 (de) MOS-Schaltungsanordnung zum Schalten hoher Spannungen auf einem Halbleiterchip
DE102020106236A1 (de) Pegelumsetzer
DE10352685A1 (de) Pufferschaltung
DE69122175T2 (de) Digital-Analogwandler
DE2925331A1 (de) Schaltung mit doppelzweckanschluss
EP4670274A1 (de) Elektrische schaltungsanordnung zur pegelumsetzung digitaler signale
DE19880406C2 (de) Integrierte CMOS-Schaltung
EP0753754A2 (de) Integrierte Komparatorschaltung
DE2747376A1 (de) Differenzverstaerker mit hoher verstaerkung
DE102011003213A1 (de) Halbleiterbauelement mit einer Vielzahl von FET-Zellen
DE69834321T2 (de) Halbleiterstruktur für Treiberschaltkreise mit Pegelverschiebung
EP0803148B1 (de) Verfahren zum schalten von höheren spannungen auf einem halbleiterchip
EP0814513A2 (de) Monolithisch integrierte Mehrfachbetriebsartenschaltung
DE19719448A1 (de) Inverterschaltung

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20250610

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC ME MK MT NL NO PL PT RO RS SE SI SK SM TR