EP4623462A1 - Speicherzelle und betrieb der speicherzelle - Google Patents

Speicherzelle und betrieb der speicherzelle

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Publication number
EP4623462A1
EP4623462A1 EP23801319.7A EP23801319A EP4623462A1 EP 4623462 A1 EP4623462 A1 EP 4623462A1 EP 23801319 A EP23801319 A EP 23801319A EP 4623462 A1 EP4623462 A1 EP 4623462A1
Authority
EP
European Patent Office
Prior art keywords
memory cell
layer
information
voltage
drain terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23801319.7A
Other languages
English (en)
French (fr)
Inventor
Qing-Tai Zhao
Yi Han
Detlev GRÜTZMACHER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Forschungszentrum Juelich GmbH
Original Assignee
Forschungszentrum Juelich GmbH
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Filing date
Publication date
Application filed by Forschungszentrum Juelich GmbH filed Critical Forschungszentrum Juelich GmbH
Publication of EP4623462A1 publication Critical patent/EP4623462A1/de
Pending legal-status Critical Current

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    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Definitions

  • the invention relates to a memory cell and a method for operating the memory cell.
  • a conventional DRAM (Dynamic Random Access Memory) cell consists of a transistor and a capacitor (1T1C).
  • the transistor can be a field effect transistor.
  • a field effect transistor has three terminals called source, gate and drain. By applying a voltage to the gate terminal, an electric current can be controlled that flows from the source terminal to the drain terminal.
  • Information can be stored by the capacitor.
  • a voltage can be applied to the gate connection. An electric current then flows through the transistor, from the source connection to the drain connection. The capacitor is charged by such a current.
  • the charged state of the capacitor can be viewed as state "1”.
  • the uncharged state of the capacitor can be viewed as state "0”.
  • Information can therefore be stored digitally using a DRAM memory cell.
  • the charge state of the capacitor and thus the information stored in the DRAM memory cell can also be read out via the transistor that serves as a switch.
  • the 1T1 C-DRAM has a disadvantage for high-density integration due to the large-area capacitor
  • SOI transistors are known from the prior art. With SOI transistors, a distinction is made between FD-SOI transistors and PD-SOI transistors.
  • PD-SOI transistors have a relatively thick SOI layer that can be at least 50 nm thick.
  • FD-SOI transistors have a thin SOI layer that can be thinner than 40 nm.
  • FD-SOI transistors with a very thin SOI layer have a so-called "ground plain" underneath an electrically insulating layer. Such a transistor cannot store information and is therefore not a memory cell.
  • the object of the invention is to further develop a memory cell.
  • a storage cell with a layer is used to collect charge carriers on a surface of the layer.
  • the collected charge carriers can be electrons or defect electrons. Defect electrons are also called holes.
  • a layer is a mass of a substance spread out over a surface that can be located above, below or between something else. The length and/or width of the layer can be greater than the thickness of the layer. Collecting charge carriers such as electrons on a surface means that charge carriers such as electrons can be collected on a surface of the layer by applying a voltage to an electrical connection provided for this purpose on the storage cell. If charge carriers have been collected on a surface, then there is a surface area of the layer with an increased concentration of charge carriers, for example with an increased electron concentration compared to adjacent areas.
  • This surface area is then electrically charged, i.e. negatively charged in the case of electrons.
  • An adjacent surface area can then be charged in the opposite way, for example positively charged due to an increased concentration of defect electrons.
  • Collection is basically carried out by applying an electric field to the layer.
  • the layer for collecting charge carriers basically consists of a semiconductor, in particular a low-doped semiconductor.
  • a semiconductor is a solid with an electrical conductivity that lies between the electrical conductivity of electrical conductors and the electrical conductivity of electrical insulators, i.e. electrical non-conductors.
  • the electrical conductivity of a semiconductor can be less than 10 4 S/cm and greater than 10 -8 S/cm.
  • the electrical conductivity of a semiconductor increases with increasing temperature.
  • An electrically insulating layer may be an electrically non-conductive material on the surface provided for collecting charge carriers.
  • An electrically insulating layer consists of an electrically non-conductive material.
  • the electrical conductivity of the electrically non-conductive material may be less than 10 -8 S/cm.
  • Hafnium oxide, zirconium oxide or aluminum oxide may form the electrically insulating material.
  • a lightly doped, semiconducting layer can be present on the electrically insulating layer.
  • the lightly doped, semiconducting layer can act like a channel in a transistor.
  • the lightly doped, semiconducting layer is then made of a semiconductor, whereby the semiconductor is doped.
  • the semiconductor To dope the semiconductor, foreign atoms are introduced into the semiconductor. In the case of doping, the amount of foreign atoms is very small compared to the amount of semiconductor.
  • the proportion of foreign atoms in the semiconductor after doping can be between 0.1 and 100 ppm, whereby ppm means “parts per million”.
  • the foreign atoms form defects in the semiconductor and change the electrical conductivity of the semiconductor.
  • a dielectric layer can be located on the lightly doped, semiconducting layer. By “on” we mean that there is basically no intermediate layer between the two layers.
  • the dielectric layer is made of a dielectric material. It can be a dielectric material that is used for a gate oxide in a MOSFET. The dielectric material has a high specific electrical resistance and can therefore hardly or not at all conduct an electrical charge.
  • the dielectric layer can consist of, for example, AI2O3, HfC>2, ZrO 2 or SiaN 4 .
  • Low-doped silicon can be used as a low-doped semiconductor.
  • Information in the memory cell can be erased by applying a voltage to the drain terminal whose polarity is the opposite of the polarity of the voltage for storing the information.
  • the voltage required for erasing can be greater than the voltage required for writing, given the same pulse length. Given the same voltage, the pulse length for erasing can be greater than the pulse length for writing.
  • Figure 2 Current-voltage curve of the memory cell
  • Figure 3 Write pulse and read pulse
  • Figure 4 Current-voltage curves of the memory cell due to write pulses
  • Figure 5 Section through the first memory cell after a write pulse
  • Figure 6 Current-voltage curves of the memory cell due to erase pulses
  • Figure 7 States of the memory cell due to a large number of write pulses
  • Figure 8 Section through a second memory cell and corresponding electron microscope image
  • Figure 9 Section through a third memory cell.
  • the low-doped, semiconducting layer 103 can be made of low-doped silicon.
  • the thickness of the low-doped, semiconducting layer 103 can be less than 40 nm or less than 20 nm.
  • a particularly thin, low-doped, semiconductive layer 103 is preferred.
  • a layer 104a or 104b, which is made of a highly doped semiconductor, is applied to the top side of the electrically insulating layer 102 adjacent to both sides of the low-doped, semiconductive layer 103.
  • the low-doped, semiconductive layer 103 separates one highly doped, semiconductive layer 104a from the other highly doped, semiconductive layer 104b.
  • the highly doped, semiconductive layer 104a can, as shown in Figure 1, advantageously be thinner than the low-doped, semiconductive layer 103.
  • the foreign atoms boron, indium, aluminum or gallium can be considered for doping if p-doping is to be achieved.
  • the foreign atoms phosphorus, arsenic or antimony can be considered for doping if n-doping is to be achieved. This also applies if germanium is used instead of silicon.
  • On each highly doped, semiconductive layer 104a there is an electrical contact 105a or 105b.
  • the two contacts can be made of NiSi2.
  • One highly doped, semiconductive layer 104a is continued in an L-shape so that it separates one electrical contact 105a from the lightly doped, semiconductive layer 103.
  • the other highly doped, semiconductive layer 104b is continued in an L-shape so that it separates the other electrical contact 105b from the lightly doped, semiconductive layer 103.
  • a dielectric layer 106 is applied to the lightly doped, semiconductive layer 103, which - as shown - can also be located on the ends of the highly doped, semiconductive layers 104a and 104b.
  • the dielectric layer can be made of HfÜ2.
  • An electrical contact 107 is applied to the dielectric layer 106.
  • the electrical contact 107 may be made of TiN.
  • the electrical conductivity of the highly doped, semiconducting layers 104a and 104b is greater than the electrical conductivity of the low-doped, semiconducting layer 103 due to the higher doping.
  • the electrical contact 105a can serve as a source terminal.
  • the electrical contact 105b can serve as a drain terminal.
  • the electrical contact 107 can serve as a gate terminal.
  • the doped layers can be p-doped.
  • Figure 2 shows the measured current curves from the source terminal 105a to the drain terminal 105b as a function of the voltage VG applied to the gate terminal 107, which changes over time.
  • Figure 3 illustrates the application of a write pulse and subsequent reading of the memory cell.
  • No voltage was applied to the gate connection 107 and the source connection 105a during writing.
  • the height of the write pulse exceeded a limit value VT determined through tests.
  • the limit value VWT determined through tests was between -1.75 V and -2.0 V.
  • the course of the current from the source connection 105a to the drain connection 105b was measured with a delay of one second as a function of a voltage VG applied to the gate connection 107.
  • a voltage V DR -0.30 V was also applied to the drain connection 105b.
  • V D R was therefore below the limit value VWT.
  • No voltage was applied to the source connection 105b.
  • a voltage for collecting charge carriers and for storage can also be applied to the source terminal 105b, which in the example mentioned also lies between -1.75 V and -2.0 V.
  • Figure 4 shows the measured current waveforms of the current from the source terminal 105a to the drain terminal 105b.
  • Figure 5 illustrates the technical background for the case where a write pulse V DW is applied to the drain terminal 105b and no voltage to the source terminal 105a and no voltage to the gate terminal 107 when the magnitude of the write pulse V DW exceeds the magnitude of the limit value V WT .
  • Charge carriers are generated by such a write pulse V DW , with the result that electrons accumulate on the top side of the substrate 101 below the lightly doped, semiconducting layer 103.
  • the top side of the substrate 101 comprises a surface or a surface area for collecting charge carriers. This surface area is important for storing information because it changes the behavior of the transistor of the memory cell.
  • the temperature of the memory cell is close to absolute zero, this prevents the electrons from recombinating with the holes in a short time.
  • the information is then stored almost permanently. It is therefore advantageous to operate the memory cell at very low temperatures.
  • the substrate is frozen and behaves like an electrical insulator or at least like an electrical resistor.
  • the area near 102 has a so-called “floating body effect”. This means that this area is not connected to a line and can therefore accumulate charges.
  • the erase pulse causes a recombination of the previously collected charge carriers. Erasing can therefore be carried out by first reading out the state of the memory cell in order to then achieve a recombination of collected charge carriers with a suitably long and/or suitably high pulse with a suitable polarity.
  • the height of the pulse means the electrical voltage in volts. Erasing is illustrated in Figure 6.
  • a 1 ms long write pulse with a voltage V DW -2.75 V was applied to the drain connection 105b.
  • a 1 ms long erase pulse VDE was applied to the drain terminal 105b.
  • Figure 7 shows the electrical current l D as a function of the number of pulses.
  • Figure 7 also shows the voltage curve V D at the drain terminal 105b over time t.
  • the temperature of the memory cell was 5.5 K.
  • Figure 7 shows that the current l D increases with the number of pulses, in an arc-shaped curve. The memory cell therefore behaved like a biological synapse.
  • Figure 9 shows a cross-section of a third memory cell, which can comprise an SOI, also known as a "silicon-on-insulator".
  • An electrically insulating layer 101b is located on a substrate 101a.
  • a layer 101 for collecting charge carriers is located on the electrically insulating layer 101b.
  • the substrate 101a can consist of silicon.
  • the electrically insulating layer 101b can be buried oxide, i.e. "BOX”.
  • the layer 101 for collecting charge carriers can be the top silicon layer of the SOI component.
  • Figure 9 shows a described state. In the layer 101 for collecting charge carriers, charge carriers are collected, which is indicated by the and "+" signs.
  • the advantage of this structure is that the operating temperature is increased, since 101 has a floating body effect even at room temperature. In principle, it can work as a memory at room temperature.
  • the source terminal is located directly or indirectly on the electrically insulating layer. In one embodiment, the drain terminal is located directly or indirectly on the electrically insulating layer. If a terminal is located indirectly on a layer, there are in particular one or more intermediate layers between the terminal and the layer. In one embodiment, the layer for collecting charge carriers is not located directly on a gate terminal.
  • the layer for collecting charge carriers and/or the substrate of the memory cell is electrically insulated from the ground.
  • the memory cell comprises an electrically insulating layer on the back side of the layer for collecting charge carriers and/or the substrate.
  • the back side is typically the side facing away from the electrically insulating layer on the surface provided for collecting charge carriers. This makes it possible to store the stored charges in the layer for collecting charge carriers or in the substrate at room temperature for a significantly longer time, for example for several days. This can be used, for example, in “neuromorphic hardware,” such as technical systems based on neural systems and/or analog memories. “Neuromorphic hardware” requires residence times of more than one hour, which is even possible at room temperature thanks to this design.
  • the device for example with a thin buried oxide layer, can also be used as an image sensor. Exposure to light creates holes and/or electrons in the substrate, which also changes the switching voltage and/or the switching current of the transistor.
  • the combination of optics and memory can further expand the applications of the device.
  • a further aspect of the invention is a light and/or image sensor, in particular with a layer for collecting charge carriers on a surface of the layer, in particular with an electrically insulating layer on the surface provided for collecting charge carriers, in particular with a lightly doped, semiconductive layer on the electrically insulating layer, in particular with a dielectric layer on the lightly doped, semiconductive layer, in particular with an electrical contact serving as a gate connection on the dielectric layer, in particular with an electrical contact serving as a source connection, in particular with an electrical contact serving as a drain connection, wherein the dielectric layer is located in particular between the source connection and the drain connection.

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Abstract

Die Erfindung betrifft Speicherzelle mit einer Schicht (101) für ein Sammeln von Ladungsträgern an einer Oberfläche der Schicht (101), mit einer elektrisch isolierenden Schicht (102) auf der für ein Sammeln von Ladungsträgern bereitgestellten Oberfläche, mit einer niedrigdotierten, halbleitenden Schicht (103) auf der elektrisch isolierenden Schicht (102), mit einer dielektrischen Schicht (106) auf der niedrigdotierten, halbleitenden Schicht (103), mit einem als Gate-Anschluss dienenden elektrischen Kontakt (107) auf der dielektrischen Schicht (106), mit einem als Source-Anschluss (105a) dienenden elektrischen Kontakt, mit einem als Drain-Anschluss (105b) dienenden elektrischen Kontakt, wobei sich die dielektrische Schicht (106) zwischen dem Source-Anschluss (105a) und dem Drain-Anschluss (105b) befindet. Die Erfindung betrifft ein Verfahren für einen Betrieb einer solchen Speicherzelle. Die Speicherzelle kann bei kryogenen Temperaturen betrieben werden und mehr als zwei verschiedenen Zustände speichern.

Description

Speicherzelle und Betrieb der Speicherzelle
Die Erfindung betrifft eine Speicherzelle und ein Verfahren für den Betrieb der Speicherzelle.
Eine herkömmliche DRAM-Zelle (Dynamic Random Access Memory) besteht aus einem Transistor und einem Kondensator (1T1C). Der Transistor kann ein Feldeffekttransistor sein. Ein Feldeffekttransistor umfasst drei Anschlüsse, die Source, Gate und Drain genannt werden. Durch Anlegen einer Spannung an den Gate- Anschluss kann ein elektrischer Strom gesteuert werden, der von dem Source- Anschluss zu dem Drain-Anschluss fließt.
Eine Information kann durch den Kondensator gespeichert werden. Um den Kondensator für ein Speichern einer Information elektrisch aufzuladen, kann eine Spannung an den Gate-Anschluss, also an das Gate, angelegt werden. Es fließt dann ein elektrischer Strom durch den Transistor und zwar von dem Source-Anschluss zu dem Drain-Anschluss. Durch einen solchen Strom wird der Kondensator aufgeladen. Der aufgeladene Zustand des Kondensators kann als Zustand „1“ angesehen werden. Der nicht aufgeladene Zustand des Kondensators kann als Zustand „0“ angesehen werden. Durch eine DRAM-Speicherzelle kann daher eine Information digital gespeichert werden.
Über den als Schalter dienenden Transistor kann der Ladungszustand des Kondensators und damit die in der DRAM-Speicherzelle gespeicherte Information auch ausgelesen werden. Der 1T1 C-DRAM hat aufgrund des großflächigen Kondensators einen Nachteil für die Integration mit hoher Dichte
Aus dem Stand der Technik sind SOI-Transistoren bekannt. Bei SOI-Transistoren wird zwischen FD-SOI-Transistoren und PD-SOI-Transistoren unterschieden. PD-SOI- Transistoren weisen eine relativ dicke SOI-Schicht auf, die wenigstens 50 nm dick sein kann. FD-SOI-Transistoren weisen eine dünne SOI-Schicht auf, die dünner als 40 nm sein kann. FD-SOI-Transistoren mit einer sehr dünnen SOI-Schicht weisen unterhalb einer elektrischen isolierenden Schicht eine sogenannte „ground plain" auf. Ein solcher Transistor kann keine Information speichern und ist daher keine Speicherzelle.
Es ist Aufgabe der Erfindung, eine Speicherzelle weiterzuentwickeln.
Die Aufgabe der Erfindung wird durch eine Speicherzelle mit den Merkmalen des ersten Anspruchs gelöst. Der nebengeordnete Anspruch betrifft ein Verfahren für den Betrieb der Speicherzelle. Die abhängigen Ansprüche betreffen vorteilhafte Ausgestaltungen.
Zur Lösung der Aufgabe dient eine Speicherzelle mit einer Schicht für ein Sammeln von Ladungsträgern an einer Oberfläche der Schicht. Die gesammelten Ladungsträger können Elektronen oder Defektelektronen sein. Defektelektronen werden auch Löcher genannt. Mit Schicht ist eine flächenhaft ausgebreitete Masse eines Stoffes gemeint, die sich über, unter oder zwischen etwas anderem befinden kann. Länge und/oder Breite der Schicht können größer als die Dicke der Schicht sein. Sammeln von Ladungsträgern wie zum Beispiel Elektronen an einer Oberfläche meint, dass durch Anlegen einer Spannung an einem dafür vorgesehenen elektrischen Anschluss der Speicherzelle Ladungsträger wie zum Beispiel Elektronen an einer Oberfläche der Schicht gesammelt werden können. Sind Ladungsträger an einer Oberfläche gesammelt worden, dann gibt es einen Oberflächenbereich der Schicht mit einer erhöhten Konzentration an Ladungsträgern also zum Beispiel mit einer erhöhten Elektronenkonzentration im Vergleich zu daran angrenzenden Bereichen. Dieser Oberflächenbereich ist dann elektrisch geladen, also im Fall von Elektronen negativ geladen. Ein daran angrenzender Oberflächenbereich kann dann umgekehrt geladen sein, so zum Beispiel durch eine erhöhte Konzentration von Defektelektronen positiv geladen sein. Das Sammeln erfolgt grundsätzlich durch Anlegen eines elektrischen Feldes an die Schicht. Die Schicht für ein Sammeln von Ladungsträgern besteht grundsätzlich aus einem Halbleiter und zwar insbesondere aus einem niedrigdotierten Halbleiter. Ein Halbleiter ist ein Festkörper mit einer elektrischen Leitfähigkeit, die zwischen der elektrischen Leitfähigkeit von elektrischen Leitern und der elektrischen Leitfähigkeit von elektrischen Isolatoren, also elektrischen Nichtleitern, liegt. Die elektrische Leitfähigkeit eines Halbleiters kann kleiner als 104 S/cm und größer als 10-8 S/cm sein. Die elektrische Leitfähigkeit eines Halbleiters nimmt mit steigender Temperatur zu.
Es kann eine elektrisch isolierende Schicht auf der für ein Sammeln von Ladungsträgern bereitgestellten Oberfläche vorhanden sein. Eine elektrisch isolierende Schicht besteht aus einem elektrisch nichtleitenden Material. Die elektrische Leitfähigkeit des elektrisch nichtleitenden Materials kann kleiner als 10-8 S/cm sein. Grundsätzlich gibt keine Zwischenschicht zwischen der elektrisch isolierenden Schicht und der Schicht für ein Sammeln von Ladungsträgern. Hafniumoxid, Zirkoniumoxid oder Aluminiumoxid können das elektrisch isolierende Material bilden. Eine niedrigdotierte, halbleitende Schicht kann auf der elektrisch isolierenden Schicht vorhanden sein. Die niedrigdotierte, halbleitende Schicht kann wie ein Kanal bei einem Transistor wirken. Die niedrigdotierte, halbleitende Schicht ist dann aus einem Halbleiter gebildet, wobei der Halbleiter dotiert ist. Für das Dotieren des Halbleiters sind Fremdatome in den Halbleiter gebracht worden. Die Menge an Fremdatomen ist im Fall einer Dotierung sehr klein im Vergleich zur Menge des Halbleiters. Der Anteil der Fremdatome in dem Halbleiter kann nach der Dotierung zwischen 0,1 und 100 ppm liegen, wobei mit ppm „parts per million“ gemeint ist. Die Fremdatome bilden Störstellen im Halbleiter und verändern die elektrische Leitfähigkeit des Halbleiters.
Eine dielektrische Schicht kann sich auf der niedrigdotierten, halbleitenden Schicht befinden. Mit „auf ist gemeint, dass es grundsätzlich keine Zwischenschicht zwischen den beiden Schichten gibt. Die dielektrische Schicht ist aus einem dielektrischen Material gebildet. Es kann sich um ein dielektrisches Material handeln, welches für ein Gate-Oxid bei einem MOSFET verwendet wird. Das dielektrische Material hat einen großen spezifischen elektrischen Widerstand und kann daher eine elektrische Ladung kaum oder nicht leiten. Die dielektrische Schicht kann beispielsweise aus AI2O3, HfC>2, ZrO2 oder SiaN4 bestehen.
Ein als Gate-Anschluss dienender elektrischer Kontakt kann sich auf der dielektrischen Schicht befinden. Die dielektrische Schicht kann sich zwischen einem Source- Anschluss und einem Drain-Anschluss der Speicherzelle befinden. Source-Anschluss und Drain-Anschluss bilden jeweils einen elektrischen Kontakt der Speicherzelle. Durch Anlegen einer Spannung an den Gate-Anschluss bzw. an das Gate kann ein Stromfluss von dem Source-Anschluss zum Drain-Anschluss geregelt werden. Ein elektrischer Kontakt besteht aus einem elektrisch leitfähigen Material. Die elektrische Leitfähigkeit eines elektrischen Kontakts kann mehr als 104 S/cm betragen. Grundsätzlich weist das elektrisch leitfähige Material eine Überlappung zwischen Valenzband und Leitungsband auf.
Eine solche Speicherzelle kann besonders klein sein. Es sind 10-nm- Technologieknoten und kleiner möglich. Es wird kein Kondensator wie bei der eingangs beschriebenen DRAM - Speicherzelle zusätzlich zu einem Transistor benötigt. Die Abstimmbarkeit der Schwellenspannung ist sehr gut, wenn Ladungsträger gesammelt sind. Diese sehr gute Abstimmbarkeit kann insbesondere dann erreicht werden, wenn die elektrisch isolierende Schicht sehr dünn ist. Es ist möglich, mit einer solchen Speicherzelle nicht nur zwei Zustände „0“ und „1“ speichern zu können, sondern auch andere Zustände. In diesem Sinn können Informationen analog gespeichert werden und nicht lediglich digital. Eine solche Speicherzelle kann bei sehr tiefen, kryogenen Temperaturen betrieben werden. Eine solche Speicherzelle kann Teil eines Quantencomputers sein, so zum Beispiel eines Quantencomputers, der bei Temperaturen nahe 0 Kelvin, also nahe beim absoluten Nullpunkt, betrieben wird. So kann die Speicherzelle bei Temperaturen von weniger als 77 Kelvin bzw. 77 K betrieben werden, so zum Beispiel bei Temperaturen von wenigen 100 mK oder bei Temperaturen von 3 K bis 8 K.
Der Source-Anschluss kann von der dielektrischen Schicht durch einen hochdotierten Halbleiter getrennt sein. Der Drain-Anschluss kann von der dielektrischen Schicht durch einen hochdotierten Halbleiter getrennt sein. Der hochdotierte Halbleiter kann eine Schicht bilden, die eine einzige Zwischenschicht zwischen dem Source-Anschluss und der dielektrischen Schicht ist bzw. eine einzige Zwischenschicht zwischen dem Drain-Anschluss und der dielektrischen Schicht. Es gibt dann also nur den hochdotierten Halbleiter zwischen dem Source-Anschluss und der dielektrischen Schicht bzw. zwischen dem Drain-Anschluss und der dielektrischen Schicht. Es kann so ein nachteilhafter Schottky-Kontakt vermieden werden, der es schwierig macht, Informationen lesen zu können. Die Speicherzelle kann aber auch einen Schottky- Kontakt mit einer sehr kleinen Schottky-Barriere aufweisen, um auf den trennenden hochdotierten Halbleiter relativ problemlos verzichten zu können.
Eine niedrigdotierte, halbleitende Schicht bzw. ein niedrigdotierter Halbleiter sind um wenigstens eine Größenordnung oder wenigstens zwei Größenordnungen geringer dotiert als eine hochdotierte, halbleitende Schicht bzw. ein hochdotierter Halbleiter.
Als Halbleiter eignen sich für die Speicherzelle vor allem Silizium oder Germanium. Besonders geeignete Halbleiter sind außerdem Halbleiterlegierungen der Gruppe IV oder der Gruppe lll-V. Beispiele für geeignete Halbleiterlegierungen sind Siliziumkarbid (SiC) oder Germanium-Zinn (GeSn).
Der Source-Anschluss und/oder der Drain-Anschluss können sich unmittelbar auf der elektrischen isolierenden Schicht befinden. Es gibt dann also keine Zwischenschicht zwischen der elektrisch isolierenden Schicht und dem Source-Anschluss und/oder dem Drain-Anschluss. Es ist aber auch möglich, dass der Source-Anschluss von der elektrisch isolierenden Schicht durch einen hochdotierten Halbleiter getrennt ist. Auch der Drain-Anschluss kann von der elektrischen isolierenden Schicht durch einen hochdotierten Halbleiter getrennt sein. Der hochdotierte Halbleiter kann eine einzige Zwischenschicht zwischen der elektrisch isolierenden Schicht und dem Source- Anschluss bzw. dem Drain-Anschluss sein.
Die dielektrische Schicht kann dünner als 50 nm oder dünner als 30 nm sein. Die dielektrische Schicht kann maximal 20 nm oder maximal 15 nm dick sein. Die dielektrische Schicht kann wenigstens 1 nm oder wenigstens 5 nm dick sein. Durch eine besonders dünne dielektrische Schicht können einige der genannten Eigenschaften der Speicherzelle weiter verbessert werden.
Die Schicht für ein Sammeln von Ladungsträgern kann das Substrat der Speicherzelle sein. Mit Substrat ist eine selbsttragende Schicht gemeint, auf die die weiteren Schichten der Speicherzelle aufgebracht worden sind. Das Substrat kann dicker als jede andere Schicht der Speicherzelle sein.
Die Schicht für ein Sammeln von Ladungsträgern aus kann aus einem niedrigdotierten Halbleiter gebildet sein.
Die elektrisch isolierende Schicht kann aus Siliziumdioxid, Sial^L, oder High-k Dielektrika wie HfC^, AI2O3, ZrO2, LU2O3, LaLuCh, GdScCh, LaScC gebildet sein.
Als niedrigdotierter Halbleiter kann niedrigdotiertes Silizium eingesetzt sein.
Gate-, Source- und/oder der Drain-Anschluss können aus Metall gebildet sein. Der Gate-, Source- und/oder der Drain-Anschluss können aus Silizid oder metallische Materialien wie Cu, Ni, Ti, AI, Pt, Cr, W, TiN gebildet sein. Der Gate-, Source- und/oder der Drain-Anschluss können aus hochdotiertem Halbleiter gebildet sein.
Eine niedrigdotierte, halbleitende Schicht kann eine Dotierung von nicht mehr als 1e17 cm 3 aufweisen. Eine hochdotierte, halbleitende Schicht kann eine Dotierung von wenigstens 1e18 cm-3 oder wenigstens 1e19 cm-3 aufweisen. Eine niedrigdotierte, halbleitende Schicht kann damit um wenigstens drei Größenordnungen niedriger dotiert sein als eine hochdotierte, halbleitende Schicht.
Die Speicherzelle kann so eingerichtet sein, dass eine Information in der Speicherzelle gespeichert werden kann und/oder eine Information aus der Speicherzelle ausgelesen werden kann, indem eine elektrische Spannung an den Drain-Anschluss angelegt wird, wobei der Betrag der elektrischen Spannung für ein Auslesen niedriger ist als der Betrag der elektrischen Spannung für ein Speichern einer Information. Mit Betrag ist der Abstand der Zahl für die in Volt angegebene Spannung auf dem Zahlenstrahl von der Null gemeint. Während des Auslesens einer Information kann eine an dem Gate- Anschluss angelegte Spannung verändert werden, so zum Beispiel linear vergrößert oder linear verkleinert werden. Es gibt also einen Grenzwert. Der Speicherzustand der Speicherzelle kann verändert werden, wenn der Betrag der angelegten Spannung oberhalb des Betrags des Grenzwertes liegt. Wird eine Spannung angelegt, die betragsmäßig unterhalb des betragsmäßigen Grenzwertes liegt, so wird der Speicherzustand der Speicherzelle nicht geändert. Eine solche Spannung kann aber für ein Auslesen des Speicherzustands und damit der gespeicherten Information genutzt werden.
Die Speicherzelle kann so eingerichtet sein, dass eine Information in der Speicherzelle gespeichert werden kann, indem eine elektrische Spannung an den Drain-Anschluss in Form von elektrischen Pulsen angelegt wird, und die gespeicherte Information von der Zahl der Pulse abhängt. Mit jedem Puls werden Ladungsträger an der Oberfläche für ein Sammeln von Ladungsträgern gesammelt. Die Zahl bzw. Menge der gesammelten Ladungsträger kann daher von der Zahl der Pulse abhängen. Die Speicherzelle kann sich also wie eine biologische Synapse verhalten. Die Speicherzelle kann daher Teil eines künstlichen neuronalen Netzes sein.
Ein Puls kann beispielsweise wenigstens 10 ns oder wenigstens 50 ns lang sein. Ein Puls kann beispielsweise wenigstens nicht länger als 100 ms oder nicht länger als 10 ms lang sein. Der zeitliche Abstand zwischen zwei Pulsen kann wenigstens 10 ns oder wenigstens 50 ns betragen. Der zeitliche Abstand zwischen zwei Pulsen kann nicht mehr als 10 s oder nicht mehr als 5 s betragen.
Die Speicherzelle kann so eingerichtet sein, dass eine Information in der Speicherzelle gespeichert werden kann, indem sowohl an den Source-Anschluss als auch an den Drain-Anschluss eine Spannung gleichzeitig angelegt wird. Dies kann in Form von ein oder mehreren Pulsen geschehen.
Die Erfindung betrifft auch ein Verfahren für einen Betrieb der Speicherzelle. Eine Information wird in der Speicherzelle gespeichert und/oder eine Information wird aus der Speicherzelle ausgelesen, indem eine elektrische Spannung an den Drain- Anschluss angelegt wird. Der Betrag der elektrischen Spannung für ein Auslesen ist niedriger als der Betrag der elektrischen Spannung für ein Speichern einer Information. Während des Auslesens einer Information wird eine an dem Gate-Anschluss angelegte Spannung verändert.
Eine Information in der Speicherzelle kann gelöscht werden, indem eine Spannung an den Drain-Anschluss angelegt wird, deren Polarität umgekehrt zur Polarität der Spannung für ein Speichern der Information ist. Die für ein Löschen erforderliche Spannung kann bei gleicher Pulslänge größer sein als die für ein Schreiben erforderliche Spannung. Bei gleicher Spannung kann die Pulslänge für ein Löschen größer sein als die Pulslänge für ein Schreiben.
Eine Information kann in der Speicherzelle gespeichert werden, indem eine elektrische Spannung in Form von mehreren elektrischen Pulsen an den Drain-Anschluss angelegt wird.
Eine in der Speicherzelle gespeicherte Information kann von der Zahl der Pulse abhängen. Eine Information kann in diesem Sinn analog gespeichert werden.
Die Speicherzelle kann bei einer kryogenen Temperatur von weniger als -200°C oder weniger als -250°C betrieben werden. Je tiefer die Temperatur ist, um so besser können durch das Speichern einer Information gesammelte Ladungsträger gehalten werden, ohne dass eine gespeicherte Information in regelmäßigen Abständen erneut gespeichert werden müsste. Es ist daher zu bevorzugen, dass die Speicherzelle bei sehr tiefen Temperaturen wie zum Beispiel nahe dem absoluten Nullpunkt betrieben wird.
Die für ein Speichern einer Information sowie für ein Auslesen einer Information an den Drain-Anschluss angelegte Spannung kann negativ sein, wenn die hochdotierte, halbleitende Schicht p-dotiert ist. Die für ein Speichern einer Information sowie für ein Auslesen einer Information an den Drain-Anschluss angelegte Spannung kann positiv sein, wenn die hochdotierte, halbleitende Schicht n-dotiert ist.
Nachfolgend wird die Erfindung anhand von Figuren näher erläutert. Die Figuren zeigen Beispiele von möglichen Ausführungsformen der Erfindung. Es zeigen:
Figur 1 : Schnitt durch eine erste Speicherzelle;
Figur 2: Strom-Spannungskurve der Speicherzelle;
Figur 3: Schreibimpuls und Leseimpuls; Figur 4: Strom-Spannungskurven der Speicherzelle aufgrund von Schreibimpulsen;
Figur 5: Schnitt durch die erste Speicherzelle nach einem Schreibimpuls;
Figur 6: Strom-Spannungskurven der Speicherzelle aufgrund von Löschimpulsen;
Figur 7: Zustände der Speicherzelle aufgrund einer Vielzahl von Schreibpulsen;
Figur 8: Schnitt durch eine zweite Speicherzelle und zugehörige Elektronenmikroskopaufnahme;
Figur 9: Schnitt durch eine dritte Speicherzelle.
Die Figur 1 zeigt einen Schnitt durch eine erste Speicherzelle. Ein Substrat 101 der Speicherzelle ist eine Schicht für ein Sammeln von Ladungsträgern an einer Oberfläche der Schicht. Auf der Oberseite der Schicht 101 ist eine elektrisch isolierende Schicht 102 aufgebracht. Die elektrisch isolierende Schicht 102 kann aus Siliziumdioxid gebildet sein. Die elektrisch isolierende Schicht 102 kann sehr dünn sein. Die Dicke der elektrisch isolierenden Schicht 102 kann weniger als 40 nm oder weniger als 20 nm betragen. Die elektrisch isolierende Schicht 102 kann durch „vergrabenes Oxid“ realisiert worden sein, auch bekannt unter der Bezeichnung „BOX“ bzw. „buried oxide“. Auf der Oberseite der elektrisch isolierenden Schicht 102 ist eine Schicht 103 aufgebracht, die aus einem niedrigdotierten Halbleiter gebildet ist. Die niedrigdotierte, halbleitende Schicht 103 kann aus einem niedrigdotierten Silizium gebildet sein. Die Dicke der niedrigdotierten, halbleitenden Schicht 103 kann kleiner als 40 nm oder kleiner als 20 nm sein. Eine besonders dünne, niedrigdotierte, halbleitende Schicht 103 ist zu bevorzugen. Außerdem ist auf der Oberseite der elektrisch isolierenden Schicht 102 angrenzend an beide Seiten der niedrigdotierten, halbleitenden Schicht 103 jeweils eine Schicht 104a bzw. 104b aufgebracht, die aus einem hochdotierten Halbleiter gebildet sind. Die niedrigdotierte, halbleitende Schicht 103 trennt die eine hochdotierte, halbleitende Schicht 104a von der anderen hochdotierten, halbleitenden Schicht 104b. Die hochdotierte, halbleitende Schicht 104a kann, wie in der Figur 1 gezeigt, vorteilhaft dünner als die niedrigdotierte, halbleitende Schicht 103 sein. Für die Dotierung kommen im Fall von Silizium die Fremdatome Bor, Indium, Aluminium oder Gallium in Betracht, wenn eine p-Dotierung erreicht werden soll. Für die Dotierung kommen im Fall von Silizium die Fremdatome Phosphor, Arsen oder Antimon in Betracht, wenn eine n-Dotierung erreicht werden soll. Dies gilt auch für den Fall, wenn Germanium anstelle von Silizium eingesetzt wird. Auf einer jeden hochdotierten, halbleitenden Schicht 104a befindet sich ein elektrischer Kontakt 105a bzw. 105b. Die beiden Kontakte können aus NiSi2 bestehen. Die eine hochdotierte, halbleitende Schicht 104a ist L-förmig so fortgesetzt, dass diese den einen elektrischen Kontakt 105a von der niedrigdotierten, halbleitenden Schicht 103 trennt. Die andere hochdotierte, halbleitende Schicht 104b ist L-förmig so fortgesetzt, dass diese den anderen elektrischen Kontakt 105b von der niedrigdotierten, halbleitenden Schicht 103 trennt. Auf der niedrigdotierten, halbleitenden Schicht 103 ist eine dielektrische Schicht 106 aufgebracht, die sich - wie gezeigt - auch auf den Enden der hochdotierten, halbleitenden Schichten 104a und 104b befinden kann. Die dielektrische Schicht kann aus HfÜ2 bestehen. Auf der dielektrischen Schicht 106 ist ein elektrischer Kontakt 107 aufgebracht. Der elektrische Kontakt 107 kann aus TiN bestehen.
Die elektrische Leitfähigkeit der hochdotierten, halbleitenden Schichten 104a und 104b ist aufgrund der höheren Dotierung größer als die elektrische Leitfähigkeit der niedrigdotierten, halbleitenden Schicht 103.
Der elektrische Kontakt 105a kann als Source-Anschluss dienen. Der elektrische Kontakt 105b kann als Drain-Anschluss dienen. Der elektrische Kontakt 107 kann als Gate-Anschluss dienen. Die dotierten Schichten können p-dotiert sein.
An eine solche Speicherzelle wurde ein Puls mit einer negativen Spannung VD von -0,3 V und einer zeitlichen Länge von 1 ms an den Drain-Anschluss 105b angelegt. An den Gate-Anschluss 107 und an den Source-Anschluss 105a wurde keine Spannung angelegt. Im Anschluss an diesen Puls wurde mit einer Verzögerung von einer Sekunde der elektrische Strom vom Source-Anschluss 105a zum Drain-Anschluss 105b in Abhängigkeit von einer an den Gate-Anschluss 107 angelegten, sich zeitlich ändernden Spannung VDR von -0,30 Volt gemessen. Es wurde außerdem eine elektrische Spannung von -0,30 V an den Drain-Anschluss 105b angelegt. An den Source-Anschluss 105a wurde keine Spannung angelegt. Dieser Versuch wurde mit einem Puls mit einer negativen Spannung VD = -1 ,75 V und einer zeitlichen Länge von 1 ms wiederholt.
Die Figur 2 zeigt die gemessenen Verläufe des Stroms vom Source-Anschluss 105a zum Drain-Anschluss 105b in Abhängigkeit von der an den Gate-Anschluss 107 angelegten, sich mit der Zeit ändernden Spannung VG. Gezeigt wird einerseits der Strom-Spannungsverlauf für den Fall, dass zuvor ein Puls VD = -0,30 V angelegt worden ist und andererseits zuvor ein Puls VD = -1 ,75 V angelegt worden ist. Es handelt sich um eine Pulsspannung.
Während der Messung wurde die am Gate-Anschluss 107 angelegte Spannung VG linear über die Zeit von -1 ,0 V bis +1 ,0 V verändert. Von einer am Gate-Anschluss 107 angelegten Spannung VG von -1 ,0 V bis zu einer am Gate-Anschluss 107 angelegten Spannung VG von ca. +0,14 V fiel der Strom lD von 10-4 A auf 10-14 A ab, und zwar gemäß dem in der Figur 2 gezeigten, anfänglich bogenförmig abfallenden Verläufen. Eine am Gate-Anschluss 107 angelegte Spannung VG von mehr als 0,14 V hat die gemessenen Ströme lD nicht mehr verändert. Das Verhalten des Transistors bzw. der von dem Source-Anschluss zum Drain-Anschluss fließende elektrische Strom hing folglich von den vorhergehenden Spannungspulsen VD = -0,3 V sowie VD = -1 ,75 V nicht ab.
Die Figur 3 verdeutlich die Anwendung eines Schreibpulses und ein anschließendes Auslesen der Speicherzelle. Es wurde ein Puls mit einer negativen Spannung VDw = - 2,0 V und einer zeitlichen Länge von 1 ms an den Drain-Anschluss 105b angelegt. An den Gate-Anschluss 107 und an den Source-Anschluss 105a wurde während des Schreibens keine Spannung angelegt. Die Höhe des Schreibpulses hat einen durch Versuche ermittelten Grenzwert V T überschritten. Der durch Versuche ermittelte Grenzwert VWT lag zwischen -1 ,75 V und -2,0 V. Im Anschluss an diesen Schreibpuls wurde mit einer Verzögerung von einer Sekunde der Verlauf des Stroms vom Source- Anschluss 105a zum Drain-Anschluss 105b in Abhängigkeit von einer an den Gate- Anschluss 107 angelegten Spannung VG gemessen. Es wurde außerdem eine Spannung VDR = -0,30 V an den Drain-Anschluss 105b angelegt. Die Spannung VDR lag also unterhalb des Grenzwertes VWT. An den Source-Anschluss 105b wurde keine Spannung angelegt. Dieser Versuch wurde mit weiteren Schreibpulsen mit anderen Spannungen wiederholt, und zwar mit VDW = -2,25 V, VDW = -2,50 V und VDw = -2,75 V. An den Source-Anschluss 105b kann aber ebenfalls eine Spannung für ein Sammeln von Ladungsträgern und für ein Speichern angelegt werden, die im genannten Beispiel ebenfalls zwischen -1 ,75 V und -2,0 V liegt.
Die Figur 4 zeigt die gemessenen Stromverläufe des Stroms vom Source-Anschluss 105a zum Drain-Anschluss 105b. Der Vergleich der gemessenen Stromverläufe mit dem in der Figur 2 bereits gezeigten Stromverlauf für den Fall VD= -0,30 V zeigt, dass das Anlegen von pulsförmigen Spannungen VDW = -2,00 V, VDW = -2,25 V, VDw = -2,50 V und VDW = -2,75 V den Stromverlauf vom Source-Anschluss 105a zum Drain- Anschluss 105b ändert. Diese Änderung wird für den Fall VDW = -2,00 V durch ein hinzugefügtes AV verdeutlicht, welches die Veränderung der Schwellenspannung zwischen dem Stromverlauf aus Figur 2 für den Fall VD = -0,30 V und dem Stromverlauf nach Anwendung von VDW = -2,00 V zeigt. Der Strom lD erreichte die Stromstärke von 10-14 A erst bei einer an den Gate-Anschluss 107 angelegten Spannung VG von ca. 0,33 V. Die Figur 4 verdeutlicht weiter, dass der Stromverlauf nach Anwendung von Schreibpulsen VDW auch von der Größe der Spannung abhängt. Je größer der Betrag der Spannung VDW war, umso größer war AV und die Spannung VG, die benötigt wurde, damit der Strom lD die Stromstärke von 10-14 A erreicht. Hieraus folgt, dass durch die Speicherzelle mehrere verschiedene Zustände gespeichert werden können. Die Speicherzelle ermöglicht in diesem Sinn eine Logik mit mehreren Zuständen und in diesem Sinn ein analoges Speichern von Informationen.
Die Figur 5 verdeutlicht den technischen Hintergrund für den Fall, dass an den Drain- Anschluss 105b ein Schreibpuls VDW angelegt wird und keine Spannung an den Source-Anschluss 105a und keine Spannung an den Gate-Anschluss 107, wenn der Betrag des Schreibpulses VDW den Betrag des Grenzwertes VWT überschreitet. Es werden durch einen solchen Schreibpuls VDW Ladungsträger erzeugt, und zwar mit der Folge, dass sich Elektronen bei der Oberseite des Substrats 101 unterhalb der niedrigdotierten, halbleitenden Schicht 103 ansammeln. Die Oberseite des Substrats 101 umfasst aus diesem Grund eine Oberfläche bzw. einen Oberflächenbereich für ein Sammeln von Ladungsträgern. Dieser Oberflächenbereich ist für ein Speichern einer Information von Bedeutung, da dieser das Verhalten des Transistors der Speicherzelle verändert.
Unterhalb des Drain-Anschlusses 105b sammeln sich außerdem Elektronenlöcher bei der Oberseite des Substrats 101 an. Es gibt daher einen zweiten Bereich einer Oberfläche, bei der sich Ladungsträger ansammeln. Dieser zweite Bereich ist für ein Speichern einer Information nicht von Bedeutung, da dieser zweite Bereich das Verhalten des Transistors nicht oder zumindest praktisch nicht beeinflusst.
Liegt die Temperatur der Speicherzelle nahe beim absoluten Nullpunkt, so wird dadurch vermieden, dass die Elektronen mit den Löchern zeitnah rekombinieren können. Die Information bleibt dann so gut wie dauerhaft gespeichert. Es ist daher von Vorteil, die Speicherzelle bei sehr tiefen Temperaturen zu betreiben. Bei sehr niedrigen Temperaturen ist das Substrat gefroren und verhält sich wie ein elektrischer Isolator oder zumindest wie ein elektrischer Widerstand. Der Bereich in der Nähe von 102 hat einen so genannten „Floating-body Effekt“. Das bedeutet, dass dieser Bereich nicht mit einer Leitung verbunden ist und daher Ladungen ansammeln kann.
Die so gespeicherte Information kann durch einen Löschpuls VDE gelöscht werden, der sich von dem Schreibpuls VDW durch die Polarität unterscheidet. Wurde ein Schreibpuls VDW = -x [V] angelegt, so kann die dadurch gespeicherte Information grundsätzlich durch einen Löschpuls VDE = (x+y) [V] wieder gelöscht werden, wobei x>0 und y > 0. Durch den Löschpuls wird eine Rekombination der zuvor gesammelten Ladungsträger bewirkt. Ein Löschen kann also erfolgen, indem zunächst der Zustand der Speicherzelle ausgelesen wird, um im Anschluss daran mit einem geeignet langen und/oder geeignet hohen Puls mit geeigneter Polarität eine Rekombination von gesammelten Ladungsträgern zu erreichen. Mit Höhe des Pulses ist die elektrische Spannung in Volt gemeint. Das Löschen wird durch die Figur 6 veranschaulicht. Ein 1 ms langer Schreibpuls mit einer Spannung VDW -2,75 V wurde an den Drain-Anschluss 105b angelegt. Die gestrichelte Linie zeigt die dadurch bewirkte Strom- Spannungskurve relativ zu der Stromspannungskurve mit VD = -0,3 V, die vor einem Schreibpuls gemessen wurde. Später wurde ein 1 ms langer Löschpuls VDE an den Drain-Anschluss 105b angelegt. Es wurden drei solcher Versuche mit drei verschieden hohen Löschpulsen durchgeführt, und zwar mit VDE = 2,0 V, VDE =2 ,2 V und VDE = 3,0 V. Die Figur 6 zeigt, dass erst mit einer Spannung VDE = 3,0 V ein vollständiges Löschen erreicht wurde.
Die Figur 7 zeigt die Auswirkung auf einen Stroms lD von dem Source-Anschluss 105a zu dem Drain-Anschluss 105b bei einer vorgegebenen Gate - Spannung VG, wenn Schreibpulse VDW = -2,5 V mit einer Länge von 100ns mit einem zeitlichen Abstand von 100 ns an den Drain-Anschluss 105b angelegt werden. Die Figur 7 zeigt den elektrischen Strom lD in Abhängigkeit von der Zahl der Pulse. Zusätzlich wird in der Figur 7 der Spannungsverlauf VD an dem Drain-Anschluss 105b über die Zeit t dargestellt. Die Temperatur der Speicherzelle betrug 5,5 K. Die Figur 7 zeigt, dass der Strom lD mit Zahl der Pulse größer wird, und zwar gemäß einem bogenförmigen Verlauf. Die Speicherzelle verhielt sich also wie eine biologische Synapse.
In der Figur 8 wird im Schnitt eine zweite Speicherzelle gezeigt. Diese unterscheidet sich von der in der Figur 1 gezeigten Speicherzelle durch das Fehlen einer Zwischenschicht zwischen der elektrisch isolierenden Schicht 102 und den elektrischen Kontakten 105a und 105b. Es wird außerdem ein Ausschnitt einer solchen real hergestellten Speicherzelle gezeigt, die mit einem Elektronenmikroskop gemachte wurde.
In der Figur 9 wird im Schnitt eine dritte Speicherzelle gezeigt, die ein SOI, auch bekannt unter der Bezeichnung „Silicon-on-lnsulator“ umfassen kann. Auf einem Substrat 101a befindet sich eine elektrisch isolierende Schicht 101b. Auf der elektrisch isolierenden Schicht 101 b befindet sich eine Schicht 101 für ein Sammeln von Ladungsträgern. Das Substrat 101a kann aus Silizium bestehen. Die elektrisch isolierende Schicht 101 b kann vergrabenes Oxid sein, also „BOX“. Die Schicht 101 für ein Sammeln von Ladungsträgern kann die oberste Silizium-Schicht des SOI - Bauteils sein. In der Figur 9 wird ein beschriebener Zustand gezeigt. In der Schicht 101 für ein Sammeln von Ladungsträgern sind also Ladungsträger gesammelt, was durch die und „+“ - Zeichen dargestellt wird. Der Vorteil dieser Struktur besteht darin, dass die Betriebstemperatur erhöht wird, da 101 auch bei Raumtemperatur einen Floating-body Effekt hat. Im Prinzip kann er bei Raumtemperatur als Speicher arbeiten.
In einer Ausführungsform befindet sich der Source-Anschluss mittelbar oder unmittelbar auf der elektrisch isolierenden Schicht. In einer Ausführungsform befindet sich der Drain-Anschluss mittelbar oder unmittelbar auf der elektrisch isolierenden Schicht. Wenn sich ein Anschluss mittelbar auf einer Schicht befindet, gibt es insbesondere eine oder mehrere Zwischenschichten zwischen dem Anschluss und der Schicht. In einer Ausführungsform befindet sich die Schicht für ein Sammeln von Ladungsträgern nicht unmittelbar auf einem Gate-Anschluss.
In einer Ausführungsform ist die Schicht für ein Sammeln von Ladungsträgern und/oder das Substrat der Speicherzelle elektrisch gegen den Boden isoliert. In einer Ausführungsform umfasst die Speicherzelle eine elektrisch isolierende Schicht auf der Rückseite der Schicht für ein Sammeln von Ladungsträgern und/oder des Substrats. Die Rückseite ist typischerweise die Seite, die der elektrisch isolierenden Schicht auf der für ein Sammeln von Ladungsträgern bereitgestellten Oberfläche abgewandt ist. Dies ermöglicht es, die gespeicherten Ladungen bei Raumtemperatur für eine deutlich längere Zeit, beispielsweise einige Tage lang, in der Schicht für ein Sammeln von Ladungsträgern bzw. im Substrat zu speichern. Dies ist beispielsweise nutzbar bei „Neuromorphic Hardware“, etwa auf neuralen Systemen und/oder analogen Speichern basierenden technischen Systemen. „Neuromorphe Hardware“ benötigt Verweildauern von mehr als einer Stunde, was durch diese Ausgestaltung sogar bei Raumtemperatur möglich ist. Die Vorrichtung, beispielsweise mit dünner vergrabener Oxidschicht, kann ferner als Bildsensor verwendet werden. Durch die Belichtung mit Licht werden Löcher und/oder Elektronen im Substrat erzeugt, wodurch sich auch die Schaltspannung und/oder der Schaltstrom des Transistors ändert. Die Kombination von Optik und Speicher kann die Anwendungen der Vorrichtung ferner erweitern.
Ein weiterer Aspekt der Erfindung ist ein Licht- und/oder Bildsensor, insbesondere mit einer Schicht für ein Sammeln von Ladungsträgern an einer Oberfläche der Schicht, insbesondere mit einer elektrisch isolierenden Schicht auf der für ein Sammeln von Ladungsträgern bereitgestellten Oberfläche, insbesondere mit einer niedrigdotierten, halbleitenden Schicht auf der elektrisch isolierenden Schicht, insbesondere mit einer dielektrischen Schicht auf der niedrigdotierten, halbleitenden Schicht, insbesondere mit einem als Gate-Anschluss dienenden elektrischen Kontakt auf der dielektrischen Schicht, insbesondere mit einem als Source-Anschluss dienenden elektrischen Kontakt, insbesondere mit einem als Drain-Anschluss dienenden elektrischen Kontakt, wobei sich die dielektrische Schicht insbesondere zwischen dem Source-Anschluss und dem Drain-Anschluss befindet. Alle Merkmale, Vorteil und Ausgestaltungen der oben genannten Speicherzelle gelten auch für den Bildsensor und umgekehrt.

Claims

Ansprüche
1. Speicherzelle mit einer Schicht (101) für ein Sammeln von Ladungsträgern an einer Oberfläche der Schicht (101), mit einer elektrisch isolierenden Schicht (102) auf der für ein Sammeln von Ladungsträgern bereitgestellten Oberfläche, mit einer niedrigdotierten, halbleitenden Schicht (103) auf der elektrisch isolierenden Schicht (102), mit einer dielektrischen Schicht (106) auf der niedrigdotierten, halbleitenden Schicht (103), mit einem als Gate-Anschluss dienenden elektrischen Kontakt (107) auf der dielektrischen Schicht (106), mit einem als Source-Anschluss (105a) dienenden elektrischen Kontakt, mit einem als Drain-Anschluss (105b) dienenden elektrischen Kontakt, wobei sich die dielektrische Schicht (106) zwischen dem Source-Anschluss (105a) und dem Drain-Anschluss (105b) befindet.
2. Speicherzelle nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der Source-Anschluss (105a) von der dielektrischen Schicht (106) durch einen hochdotierten Halbleiter (104a) getrennt ist und/oder der Drain-Anschluss (105b) von der dielektrischen Schicht (106) durch einen hochdotierten Halbleiter (104b) getrennt ist.
3. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Source-Anschluss (105a) von der elektrischen isolierenden Schicht (102) durch einen hochdotierten Halbleiter (104a) getrennt ist und/oder der Drain-Anschluss (105b) von der elektrischen isolierenden Schicht (102) durch einen hochdotierten Halbleiter (104b) getrennt ist.
4. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die dielektrische Schicht (106) maximal 20 nm oder maximal 15 nm dick oder maximal 10 nm ist.
5. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schicht (101) für ein Sammeln von Ladungsträgern das Substrat der Speicherzelle ist.
6. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schicht (101) für ein Sammeln von Ladungsträgern aus einem niedrigdotierten Halbleiter gebildet ist und/oder dass die elektrisch isolierende Schicht aus Siliziumdioxid, Siliziumnitrid, Hafniumoxid, Zirkoniumoxid oder Aluminiumoxid gebildet ist und/oder dass als niedrigdotierter Halbleiter niedrigdotiertes Silizium eingesetzt ist und/oder dass der Gate-, Source- und/oder Drain-Anschluss (105b) aus Silizid oder AI, Cu, Cr, W, TiN gebildet sind.
7. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzelle so eingerichtet ist, dass eine Information in der Speicherzelle gespeichert werden kann und/oder eine Information aus der Speicherzelle ausgelesen werden kann, indem eine elektrische Spannung an den Drain-Anschluss (105b) angelegt wird, wobei der Betrag der elektrischen Spannung für ein Auslesen niedriger ist als der Betrag der elektrischen Spannung für ein Speichern einer Information.
8. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine niedrigdotierte, halbleitende Schicht eine Dotierung von maximal 1e17 cm-3 aufweist, und/oder dass eine hochdotierte, halbleitende Schicht eine Dotierung von wenigstens 1e18 cm-3 aufweist.
9. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzelle so eingerichtet ist, dass eine Information in der Speicherzelle gespeichert werden kann, indem eine elektrische Spannung an den Drain-Anschluss (105b) in Form von elektrischen Pulsen angelegt wird, und die gespeicherte Information von der Zahl der Pulse abhängt.
10. Verfahren für einen Betrieb einer Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Information in der Speicherzelle gespeichert wird und/oder eine Information aus der Speicherzelle ausgelesen wird, indem eine elektrische Spannung an den Drain- Anschluss (105b) angelegt wird, wobei der Betrag der elektrischen Spannung für ein Auslesen niedriger ist als der Betrag der elektrischen Spannung für ein Speichern einer Information.
11. Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass eine Information in der Speicherzelle gelöscht wird, indem eine Spannung an den Drain-Anschluss (105b) angelegt wird, deren Polarität umgekehrt zur Polarität der Spannung für ein Speichern einer Information ist.
12. Verfahren nach einem der beiden vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Information in der Speicherzelle gespeichert wird, indem eine elektrische Spannung in Form von mehreren elektrischen Pulsen an den Drain-Anschluss (105b) angelegt wird.
13. Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass eine in der Speicherzelle gespeicherte Information von der Zahl der Pulse abhängt.
14. Verfahren nach einem der vorhergehenden Verfahrensansprüche, dadurch gekennzeichnet, dass die Speicherzelle bei einer Temperatur von weniger als 200 K oder weniger als 10 K betrieben wird.
15. Verfahren nach einem der vorhergehenden Verfahrensansprüche, dadurch gekennzeichnet, dass die für ein Speichern einer Information sowie für ein Auslesen einer Information an den Drain-Anschluss (105b) angelegte Spannung negativ ist, wenn die hochdotierte, halbleitende Schicht (104) und (101) p-dotiert ist sowie dass die für ein Speichern einer Information sowie für ein Auslesen einer Information an den Drain-Anschluss (105b) angelegte Spannung positiv ist, wenn die hochdotierte, halbleitende Schicht (104) und (101) n-dotiert ist.
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