EP3981076A1 - Analog-digital-wandler - Google Patents

Analog-digital-wandler

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EP3981076A1
EP3981076A1 EP20714188.8A EP20714188A EP3981076A1 EP 3981076 A1 EP3981076 A1 EP 3981076A1 EP 20714188 A EP20714188 A EP 20714188A EP 3981076 A1 EP3981076 A1 EP 3981076A1
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EP
European Patent Office
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signal
vref
reference signal
correction
adc
Prior art date
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Pending
Application number
EP20714188.8A
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English (en)
French (fr)
Inventor
Oliver Bachmann
Klaus Hofmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Technische Universitaet Darmstadt
Original Assignee
Technische Universitaet Darmstadt
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Filing date
Publication date
Application filed by Technische Universitaet Darmstadt filed Critical Technische Universitaet Darmstadt
Publication of EP3981076A1 publication Critical patent/EP3981076A1/de
Pending legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0697—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy in time, e.g. using additional comparison cycles
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    • H03M1/1019—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error by storing a corrected or correction value in a digital look-up table
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    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
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    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/48—Servo-type converters

Definitions

  • the present invention relates to an analog-to-digital converter (ADC), a method for converting analog signals into digital data and, in particular, to a modified ADC.
  • ADC analog-to-digital converter
  • Analog-to-digital converters translate analog electrical signals into digital information and thus represent a central functionality for every type of modern signal processing.
  • an almost exclusively digital implementation is desirable that has the disadvantages of Avoid oversampling converters (e.g. sigma-delta converters) with their very high clock rates in relation to the signal bandwidth and high latency.
  • Avoid oversampling converters e.g. sigma-delta converters
  • Existing robust converter topologies e.g. tracking ADCs
  • with their relatively large analog component in terms of transistor sizes are on the one hand increasingly unsuitable for implementation in modern CMOS processes and on the other hand only have moderate sampling rates and low resolutions.
  • Fig. Li shows a conventional tracking ADC for converting an analog input signal Vin into a digital output signal.
  • the ADC comprises: a digital-to-analog converter (DAC) 510 for generating a reference signal Vref, which changes in steps with a clock t 2 + t 3 , and a comparator 520 for comparing the analog input signal Vin with the reference signal Vref.
  • the comparator 520 generates a two-stage output signal depending on whether the difference between the input signals is positive or negative.
  • the ADC also includes a counter 530 (up / down counter) which counts up or down as long as the two-stage output signal of the comparator 520 remains in one of the two stages (HIGH / LOW level). The result is provided as a digital output signal.
  • the up counting / down counting thus results in tracking of the analog input signal Vin.
  • the conventional ADC shown has, for example, higher conversion rates than a digital step ADC (Digital Stairstep ADC) and a SAR ADC (Successive Approximation Register ADC), since the reference signal Vref provided by the DAC 510 does not have to be reset .
  • the DAC 510 is controlled by the up / down counter 530.
  • the counter 530 is operated continuously by means of a clock signal CLK.
  • the value of the counter 530 is increased until the reference signal Vref of the DAC 510 exceeds the analog input signal Vin and the output signal of the comparator 520 indicates a logical “high” level. This signal switches the counting direction of the counter 530 and reduces the counter value in the following clock cycle until the reference signal Vref generated by the DAC 510 falls below the input signal Vin.
  • the tracking ADC generates a digital output value for each clock signal, the maximum clock frequency being limited by the switching time of the counter 530 t 2 , the conversion time of the DAC 510 t 3 and the settling time of the comparator 520 xc MP or i.
  • the present invention relates to an analog-to-digital converter (ADC) for converting an analog input signal into a digital output signal.
  • ADC comprises: a device for generating a reference signal which changes stepwise with a clock, a comparator which is designed to compare the analog input signal with the reference signal and to provide a two-stage output signal with a delay clock, and a counter, which is designed to count up or down as long as the two-stage output signal remains in one of the two stages.
  • the ADC also comprises a correction unit, which is designed to determine correction values in order to effect at least one of the following: (i) a
  • the correction unit further comprises an output correction unit, which is designed to correct the digital output signal based on the correction values.
  • the correction unit includes a correction register unit for determining the offset.
  • the counter optionally includes an offset input that receives the determined offset from the correction register unit so that an output signal change from the comparator can be achieved with fewer counting steps of the counter and / or a sampling rate can be synchronized to a minimal delay time of the comparator.
  • the correction unit is designed to determine the correction values with the aid of a predetermined pilot signal during a calibration, the pilot signal in particular representing a constant analog input signal and the correction values being determined in such a way that the reference signal is symmetrical about the constant analog input signal.
  • the reference signal can be formed in a triangular or sawtooth shape (stepped) symmetrically around the input signal.
  • the correction unit is designed to provide an enable signal after completion of the calibration in order to enable the comparator to be enabled for comparing the analog input signal with the reference signal.
  • the device for generating the reference signal includes a digital-to-analog converter (DAC) which is designed to generate the reference signal based on output count values of the counter in such a way that it increases or decreases in steps according to the output count values.
  • DAC digital-to-analog converter
  • the device for generating the reference signal is optionally designed to change a reference value for the bit with the least significant value. This makes it possible to advantageously adapt the step height of the reference signal.
  • This method or at least parts thereof can also be implemented or stored in the form of instructions in software or on a computer program product, with stored instructions being able to carry out the steps according to the method when the method is running on a processor.
  • the present invention therefore also relates to computer program products with software code (software instructions) stored thereon which is designed to carry out one of the methods described above when the software code is executed by a processing unit.
  • the processing unit can be any form of computer or control unit that has a corresponding microprocessor that can execute software code.
  • Embodiments solve at least part of the above-mentioned problem by comparing two analog signals and using the advantages of digital circuit technology (very fast switching times, possibility of implementing complex algorithms; digital assistance / calibration) in order to convert the remaining analog circuit block (DAC - Comparator combination) to be able to use optimally under all production and environmental conditions as well as under universal use of technology.
  • exemplary embodiments for the (tracking) ADCs are the possible rapid tracking of analog input signal changes, since increasing the counter by one LSB (counting step) is no longer absolutely necessary (as with other tracking algorithms) and takes place at a significantly higher clock frequency can. In addition, the conversion rate increases effectively (after digital post-processing of the counter value).
  • embodiments can now also be used economically for implementation in the most modern technologies (due to the small silicon chip area and moderate requirements for analog and digital tests).
  • Fig. L shows an analog-to-digital converter (ADC) according to an embodiment of the present invention.
  • FIG. 2 illustrates a possible signal behavior over time of the comparator oversampling with and without jump generation, which is used according to exemplary embodiments.
  • Fig. 3 shows an example of an operating sequence in the form of a sequence diagram of the AD C with digital correction unit.
  • Fig. 4 shows a comparison of the conversion scheme of a conventional one
  • FIG. 6 shows a comparison of the conversion scheme of an ADC according to an exemplary embodiment at 1 LSB and at 0.5 LSB.
  • FIG. 7 shows a comparison of the statistical information density and a comparison of the signal noise / distortion ratio of an ADC according to one embodiment with a conventional ADC.
  • Fig. 8 shows a further comparison for the signal noise / distortion
  • Fig. 10 shows a flowchart for a method for converting an analog input signal into a digital output signal in accordance with further exemplary embodiments.
  • Fig. 11 shows a conventional tracking ADC
  • ADC analog-to-digital converter
  • the ADC comprises a generating device lio for an (analog) reference signal Vref, which changes stepwise with a clock (t 2 + t 3 ).
  • the ADC further comprises a comparator 120, which is designed to compare the analog input signal Vin with the reference signal Vref with a delay clock t 2 + t 3 and to provide a two-stage output signal 125.
  • the output signal includes, for example, two level values which indicate whether, for example, a voltage value of the reference signal Vref is greater or less than a voltage value of the analog input signal Vin.
  • the ADC comprises a counter 130 which is designed to count up or down as long as the two-stage output signal 125 remains in one of the two stages (the level value does not change).
  • the ADC comprises a correction unit 140 which is designed to provide correction values in order, for example, to generate an offset in the generated reference signal Vref.
  • the offset can be used, for example, to synchronize a sampling rate to a minimum delay time of the comparator 120 can be achieved.
  • the offset can cause a shift in the reference signal Vref, so that a symmetrical arrangement for a constant pilot signal is possible.
  • exemplary embodiments include a correction unit 140 and a counting unit 130 which is expanded with a load or offset input 132 and which in turn is clocked with a clock signal CLK.
  • the load input 132 is used to initiate jumps that are triggered by the correction unit 140.
  • the generating device 110 can again comprise a DAC (digital-to-analog converter), as is used in the conventional ADC.
  • the correction unit 140 comprises, for example, a correction register unit 141 and an output correction unit 142.
  • the correction values e.g. by the correction register unit 141, determined and provided, whereby analog and digital reference levels (e.g. DC values; DC voltage / DC current values) can be used for the calibration.
  • analog and digital reference levels e.g. DC values; DC voltage / DC current values
  • the correction values should be used in order to carry out a continuous correction of the recorded count values with the aid of the output correction unit 142.
  • the modified tracking ADC according to the exemplary embodiments from FIG. 1 comprises the comparator 120 and the DAC 110 as analog core components.
  • the classic up / down counter 530 (see FIG. 11) is - as mentioned - through a load input 132 (“Load ”) Expanded.
  • the correction register unit 141 determines the correction values and provides the jump size for the reference signal Vref of the DAC 110. With the aid of the correction values, the output correction unit corrects the binary output signal of the counter 130 with regard to the level and the timing.
  • FIG. 2 illustrates exemplary embodiments for a temporal signal behavior of a comparator oversampling without jump generation (above) and with jump generation 210 (below).
  • the oscillation of the reference signal Vref around the analog input signal Vin and the comparator output signal 125 (CMP_out) with a duration x can be seen.
  • the time period X can be significantly shortened.
  • the physical properties of the comparator limit possible reference signals.
  • Embodiments use these limiting properties of the comparator 120 by using a reference signal Vref whose update rate is significantly higher than the update rate of the comparator 120, so that oversampling takes place.
  • the comparator 120 always provides an output signal (e.g. a level change) when the reference Vref moves within the delay time X of the comparator 120. A multiple of the update rate is required.
  • the information density can also be increased by reducing the LSB of the generated reference signal Vref. This increases the resolution (compared to that of the conventional tracking ADC). This allows the step height to be changed, so that this also enables a greater increase in the analog input signal Vin.
  • Embodiments also overcome the disadvantage of conventional tracking ADCs, known as bit bobble, which results in an unstable, constantly varying digital output (the output signal jumps back and forth every time). With a higher number of reference steps within the sampling interval i of the ADC, it is possible to eliminate this bit bobble. This can also be done with the help of calibration, i.e. can be achieved by comparing the output signal from with the pilot signal and subsequent correction. Embodiments eliminate this bit bobble so that output values can be obtained for both the rising and the falling reference edge.
  • the update rate of the comparator 120 can also be fully utilized in embodiments. Rising and falling signals can be sampled at twice the sampling rate.
  • the resolution of a comparator 120 depends on its overdrive voltage with respect to various reference levels and determines its accuracy. In order to counteract this problem, techniques are required which make it possible to compensate for a lack of accuracy in the analog range through digital operations. For this purpose, embodiments use the oversampling. If, in addition to the oversampling described, the resolution of the reference signal Vref is increased, the reference system is also changed within the sampling interval of the ADC (see FIG. 5 below). Since the comparator Tor 120 always supplies an output signal when its specific amplification intervals with regard to its update rate are reached, the simple increase leads to higher count values, but ultimately these would be a multiple of the actual resolution. The analog input signal Vin is often located between the amplification intervals of the comparator 120, for which purpose a high resolution must be generated. This can be achieved using a corresponding algorithm.
  • the calibration is described in more detail below.
  • digital calibration should be used.
  • the accuracy of the analog components is important for high resolution. As already described, these components represent a limitation of the maximum possible resolution. This limitation can be attributed to a large number of influenceable and also non-influenceable factors. These influencing factors act in turn on the relationship between the analog input signal Vin and the reference signal Vref. An exact signal acquisition is therefore not always possible.
  • the system is calibrated according to execution examples with the help of influencing factors found.
  • the influencing factors must first be extracted and digitized. Since any influencing factors change the system, the relationship between fixed reference signals Vref and an analog input voltage Vin also changes, which can lead to a time shift of the comparator output signal 125. In order to determine to what extent the shift of the comparator signal 125 takes place, measurements are therefore made in advance
  • This approach offers the advantage, among other things, that not only parameters that are caused by the resolution of the comparator 120 are compensated, but also parameters that influence the environment or the use of the ADC. These are e.g. Parameters such as temperature, power supply or reference frequency. In general, process parameters are thus also compensated according to exemplary embodiments.
  • Embodiments therefore implement a methodology which makes it possible to identify the deviations related to the influencing factors that can be caused by the analog components of the ADC (e.g. by the comparator 120 and the DAC 110). If this is viewed as a system to be calibrated, the resulting inaccuracies must be characterized.
  • the reference signal Vref should advantageously be symmetrical about the analog signal to be digitized
  • a first calibration step thus comprises detecting the asymmetry of the comparator 120 and correcting it digitally.
  • the shift in the comparator signal 125 is initially unknown.
  • a first measurement is therefore made on a (known) pilot signal in order to obtain a digital output value. That would be the relation to the increasing reference signal Vref.
  • This value is in turn compared with the known digital output (which is also known for the pilot signal) and the difference becomes calculated.
  • the shift of the comparator signal 125 based on the falling reference signal Vref, generated by the DAC 110 is carried out in the same way.
  • exemplary embodiments keep the pilot signal constant until the measurement is completed. When the measurement is finished, the difference parameters for both signals are kept (saved) in registers and offer the possibility of continuously correcting the digital output signal.
  • FIG. 3 shows an example of an operating sequence in the form of a sequence diagram of the proposed ADC with digital correction unit 140.
  • the correction values are set in advance, as described measured.
  • the ADC begins to digitize the analog input signal Vin in "tracking mode" and adjusts the output using the correction values determined.
  • an enable signal is provided which has the task of switching the analog input signal Vin actually to be converted to the comparator 120. After a reset, there is a restart and thus a new measurement for compensation. After the calibration, the analog-digital conversion can take place.
  • FIG. 4 shows a comparison of the conversion scheme of a conventional ADC (above) with the conversion scheme of the modified tracking ADC according to exemplary embodiments (below).
  • the input voltage Vin to be converted, the comparator cycle time TCMP, and the voltage reference value Vref of the least significant bit (VLSB) are unchanged in both cases.
  • the ratio of the reference value formation between the classic and the modified approach is 1/5, since Vref runs up / down 5 times within the comparator throughput time TCMP (see FIG. 4 below), while it does in the conventional converter (see FIG. 4 above ) only changes once. Therefore, comparison values are available five times more often for exemplary embodiments.
  • VLSB voltage reference value
  • the abovementioned jump method eg increasing the frequency of the input signal
  • the numbers below the representations for Vref, Vin, CMP_out each indicate how many steps (counting steps) a given maximum / minimum (max value / min value) is above the initial value (here has the value “o”).
  • the value "Max + Min” is the sum of both values and "Mean” is the average, which thus represents the result of the digital sampling. Embodiments far a significantly better result.
  • FIG. 5 shows a comparison of the conversion scheme of the conventional tracking ADC at 1 LSB (top) and at 0.5 LSB (bottom).
  • the input voltage to be converted (Vin), the comparator processing time TCMP and the voltage reference value of the least significant bit (VLSB) are unchanged in both cases. Both results are inadequate, as the slowly increasing input signal is not detected at all for the case of 1 LSB (above) and only at the very end for 0.5 LSB (below) (see mean value).
  • FIG. 6 shows the results of the conversion scheme according to exemplary embodiments, the ADC again using 1 LSB (top) and 0.5 LSB (bottom).
  • the input voltage to be converted (Vin), the comparator transit time (TCMP) and the voltage reference value of the least significant bit (VLSB) are unchanged in both cases (i.e. the same in Fig. 5 and Fig. 6).
  • the reference value formation within a comparator interval TCMP is twice as high in exemplary embodiments. If the LSB is also halved, this leads to a higher variance in the output values, as these are related to one another. For example, the mean value changes significantly earlier in exemplary embodiments than for the conventional ADC in FIG. 5.
  • exemplary embodiments also allow the information density and the spectrum of a conventional tracking ADC to be increased.
  • FIG. 7 shows a comparison of the statistical information density at the top and a comparison of the signal to noise and distortion ratio (SINAD) between a conventional tracking ADC (see graph 550) and an ADC according to the exemplary embodiment at the bottom len (see graph 150).
  • the analysis was carried out in the frequency range of 10 KHz up to 50 KHz for a period of 200 ps.
  • the effective voltage (overdrive voltage; voltage above the transistor threshold value) of the comparator 120 proportionally determines the relative transit time.
  • the information density is defined by the number of different binary values within the time range of 200 ps for the specified frequencies.
  • the comparison of the two spectra between conventional tracking ADC and the ADC according to the exemplary embodiments shows that the modified oversampling has periodic outliers within its spectrum (distortions). On average, it is in a slightly better range than the classic approach. However, a filter enables the periodic components to be Press, whereby the signal-to-noise ratio can be significantly improved.
  • FIG. 9 shows a comparison of the binary representation between the conventional tracking ADC (see step-shaped line above) and the ADC according to exemplary embodiments (continuous center curve that appears below).
  • the analysis of the analog input frequency was again carried out with a sine of 10 KHz for a period of 200 ps.
  • the effective voltage (e.g. 0.03225 V) of the comparator proportionally determines the relative processing time.
  • Fig. 10 shows a flow diagram for a method for converting an analog input signal into a digital output signal according to further exemplary embodiments.
  • the procedure includes:
  • all functions described above can be implemented as further, optional method steps.
  • the method or parts thereof can be implemented by or in a computer by appropriately installed software. Therefore, the method can be implemented by instructions which are stored on a storage medium and are able to carry out steps (part or all) of the method when it is running on a processor.
  • the instructions typically comprise one or more instructions, which can be stored in different ways on different media in or peripheral to a processor, which, when read and executed by the control unit, cause the control unit to perform functions, functionalities and operations which are necessary to carry out a method according to the present invention.

Landscapes

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Abstract

Ein Analog-Digital-Wandler (ADC) zum Wandeln eines analogen Eingangssignals (Vin) in ein digitales Ausgangssignal umfasst: eine Einrichtung (110) zum Erzeugen eines Referenzsignals (Vref), welches sich mit einem Takt (τ3) stufenweise ändert; einen Komparator (120), der ausgebildet ist, um das analoge Eingangssignal (Vin) mit dem Referenzsignal (Vref) zu vergleichen und um ein zweistufiges Ausgangsignal (125) mit einem Verzögerungstakt (τ1) bereitzustellen; einen Zähler (130), der ausgebildet ist, um solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals (125) in einer der beiden Stufe verbleibt; und eine Korrektureinheit (140), die ausgebildet ist, um Korrekturwerte zu bestimmen, um zumindest eines aus dem Folgenden zu bewirken: (i) einen Versatz (210) in dem erzeugten Referenzsignal (Vref); (ii) eine Änderung einer Asymmetrie des Referenzsignal (Vref); (iii) eine Korrektur des digitalen Ausgangssignals.

Description

ANALOG-DIGITAL-WANDLER
Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Wandler (ADC), ein Verfahren zum Wandeln von analogen Signalen in digitalen Daten und ins besondere auf einen modifizierten ADC.
HINTERGRUND
Analog-Digital-Wandler übersetzen analoge elektrische Signale in digitale In formationen und stellen so eine zentrale Funktionalität für jede Art von moder- ner Signalverarbeitung dar. Für viele A/D-Wandler- Anwendungen ist eine fast ausschließlich digitale Implementierung wünschenswert, die die Nachteile von Oversampling-Wandlern (z.B. Sigma-Delta-Wandlern) mit ihren sehr hohen Taktraten in Bezug auf die Signalbandbreite sowie hohe Latenz vermeiden. Exis tierende robuste Wandlertopologien (z.B. Tracking-ADCs) sind mit ihrem relativ großen Analoganteil bezüglich Transistorgrößen zum einen für die Implementie rung in modernen CMOS-Prozessen zunehmend ungeeignet und weisen zum anderen nur moderate Abtastraten und geringe Auflösungen auf.
Fig. li zeigt einen konventionellen Tracking-ADC zum Wandeln eines analogen Eingangssignals Vin in ein digitales Ausgangssignal. Der ADC umfasst: einen Digital-Analog-Wandler (DAC) 510 zum Erzeugen eines Referenzsignals Vref, welches sich mit einem Takt t2+t3 stufenweise ändert und einen Komparator 520 zum Vergleichen des analogen Eingangssignals Vin mit dem Referenzsignal Vref. Der Komparator 520 erzeugt ein zweistufiges Ausgangsignals in Abhängig keit davon, ob die Differenz der Eingangssignale positiv oder negativ ist. Außer- dem umfasst der ADC einen Zähler 530 (Up/Down-Zähler), der solange auf wärts oder abwärts zählt, wie das zweistufige Ausgangssignals des Komparators 520 in einer der beiden Stufen (HIGH/LOW-Pegel) bleibt. Das Resultat wird als digitales Ausgangssignal bereitgestellt. Durch das Aufwärtszäh- len/Abwärtszählen kommt es somit zu einer Nachverfolgung (engl tracking) des analogen Eingangssignals Vin.
Der gezeigte konventionelle ADC weist beispielsweise höhere Wandlungsraten auf als ein digitaler Stufen-ADC (Digital-Stairstep-ADC) und ein SAR-ADC (Suc- cessive Approximation Register-ADC), da das durch den DAC 510 bereitgestellte Referenzsignal Vref nicht zurückgesetzt werden muss. Zur Grundfunktion wird der DAC 510 durch den Up/Down-Zähler 530 angesteuert. Der Zähler 530 wird dabei kontinuierlich mittels eines Taktsignals CLK betrieben. Der Wert des Zäh lers 530 wird erhöht bis das Referenzsignal Vref des DACs 510 das analoge Ein gangssignal Vin überschreitet und das Ausgangssignal des Komparators 520 einen logischen„High“-Pegel anzeigt. Dieses Signal schaltet die Zählrichtung des Zählers 530 um und verringert in dem folgenden Taktzyklus den Zählerwert bis das erzeugte Referenzsignal Vref des DACs 510 das Eingangssignal Vin unter schreitet.
Der Tracking-ADC generiert bei jedem Taktsignal einen digitalen Ausgangswert, wobei die maximale Taktfrequenz durch die Schaltzeit des Zählers 530 t2, die Wandlungszeit des DACs 510 t3 sowie die Einschwingzeit des Komparators 520 xcMP oder i limitiert wird.
Diese konventionellen Tracking-ADCs sind nachteilig, da das Bit mit geringstem Stellenwert (LSB; engl. Least Significant Bit) sowie die Taktfrequenz des Zählers 530 die maximale Anstiegszeit sowie das Oszillieren des LSBs (Bit-Bobble) be grenzen. Die Auflösung des Tracking-ADCs wird daher praktisch durch die Ei genschaften des Komparators 520, insbesondere dessen Offsetspannung sowie der Linearität über dem Eingangsspannungsbereich, limitiert.
Daher besteht ein Bedarf nach Wandlern, die leistungsfähiger (bezüglich Abtast- rate, Auflösung und Leistungsverbrauch) als SAR- und herkömmliche Tracking- ADCs sind und gleichzeitig bekannte Nachteile von Sigma-Delta-ADCs vermei den. Außerdem sind digitale Implementierungen für deren Umsetzung mit mo dernen, kurzkanaligen (CMOS) Technologien wünschenswert. KURZBESCHREIBUNG DER ERFINDUNG
Zumindest ein Teil der obengenannten Probleme wird durch einen ADC nach Anspruch l und ein Verfahren nach Anspruch 8 gelöst. Die abhängigen Ansprü che beziehen sich auf vorteilhafte Weiterbildungen der Gegenstände der unab- hängigen Ansprüche.
Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Wandler (ADC) zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal. Der ADC umfasst: eine Einrichtung zum Erzeugen eines Referenzsignals, wel ches sich mit einem Takt stufenweise ändert, einen Komparator, der ausgebildet ist, um das analoge Eingangssignal mit dem Referenzsignal zu vergleichen und um ein zweistufiges Ausgangsignal mit einem Verzögerungstakt bereitzustellen, und einen Zähler, der ausgebildet ist, solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals in einer der beiden Stufe verbleibt. Der ADC umfasst außerdem eine Korrektureinheit, die ausgebildet ist, um Korrekturwerte zu bestimmen, um zumindest eines aus dem Folgenden zu bewirken: (i) einen
Versatz in dem erzeugten Referenzsignal; (ii) eine Änderung einer Asymmetrie des Referenzsignal; (iii) eine Korrektur des digitalen Ausgangssignals.
Es versteht sich, dass der Wert des Versatzes oder Korrektur beliebig sein kann und auch Nullversatz umfassen kann. Optional umfasst die Korrektureinheit weiter eine Ausgabe-Korrektureinheit, die ausgebildet ist, um das digitale Ausgangssignal basierend auf den Korrek turwerten zu korrigieren.
Optional umfasst die Korrektureinheit eine Korrekturregistereinheit zur Ermitt lung des Versatzes. Der Zähler umfasst optional einen Versatzeingang, der den ermittelten Versatz von der Korrekturregistereinheit erhält, sodass ein Aus gangssignalwechsel des Komparators mit weniger Zählschritten des Zählers erreichbar ist und/oder eine Synchronisation einer Abtastrate auf eine minimale Verzögerungszeit des Komparators möglich wird. Optional ist die Korrektureinheit ausgebildet, um die Korrekturwerte mithilfe eines vorbestimmten Pilotsignals während einer Kalibrierung zu bestimmen, wobei das Pilotsignal insbesondere ein konstantes analoges Eingangssignal dar stellt und die Korrekturwerte derart bestimmt werden, dass das Referenzsignal symmetrisch um das konstante analoge Eingangssignal ausgebildet ist. Bei spielsweise kann das Referenzsignal dreiecksförmig oder sägezahnförmig (stu fenförmig) symmetrisch um das Eingangssignal gebildet werden. Es versteht sich jedoch, dass die Erfindung auf die Form nicht eingeschränkt werde soll und ein Sägezahn nur eine von vielen Möglichkeiten ist. Zum Bespiel wird bei einem Sprung=i das Signal zu einem Dreieck. Bei einem Sprung=max (bester Fall) wird das Signal zu einem Rechteck. Alles dazwischen ist denkbar.
Optional ist die Korrektureinheit ausgebildet, um nach einem Abschluss der Kalibrierung ein Freigabesignal bereitzustellen, um ein Freischalten des Kompa rators zum Vergleichen des analogen Eingangssignals mit dem Referenzsignal zu erlauben.
Optional umfasst die Einrichtung zum Erzeugen des Referenzsignals einen Digi tal-Analog-Wandler (DAC), der ausgebildet ist, um basierend auf Ausgangszähl werte des Zählers das Referenzsignal derart zu erzeugen, dass es sich entspre chend der Ausgangszählwerte stufenweise erhöht oder verringert. Optional ist die Einrichtung zum Erzeugen des Referenzsignals ausgebildet, um einen Referenzwert für das Bit mit geringstem Stellenwert zu ändern. Damit wird es möglich, die Stufenhöhe des Referenzsignals vorteilhaft anzupassen.
Weitere Ausführungsbeispiele beziehen sich auf ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal. Das Verfahren umfasst:
- Erzeugen eines Referenzsignals, welches sich mit einem Takt stufenweise ändert;
- Vergleichen des analogen Eingangssignal mit dem Referenzsignal und Be reitstellen eines zweistufiges Ausgangsignal mit einem Verzögerungstakt;
- Durchführen eines Zählschrittes, der solange aufwärts oder abwärts ver- läuft, wie das zweistufige Ausgangssignal in einer der beiden Stufe ver bleibt; und
- Bestimmen von Korrekturwerten, um zumindest eines aus dem Folgen den zu bewirken:
- einen Versatz in dem erzeugten Referenzsignal;
- eine Änderung einer Asymmetrie des Referenzsignal;
- eine Korrektur des digitalen Ausgangssignals.
Dieses Verfahren oder zumindest Teile davon kann/können ebenfalls in Form von Anweisungen in Software oder auf einem Computerprogrammprodukt im- plementiert oder gespeichert sein, wobei gespeicherte Anweisungen in der Lage sind, die Schritte nach dem Verfahren auszuführen, wenn das Verfahren auf einem Prozessor läuft. Daher bezieht sich die vorliegende Erfindung ebenfalls auf Computerprogrammprodukte mit darauf gespeichertem Software-Code (Softwareanweisungen), der ausgebildet ist, um eines der zuvor beschriebenen Verfahren auszuführen, wenn der Software-Code durch eine Verarbeitungsein heit ausgeführt wird. Die Verarbeitungseinheit kann jede Form von Computer oder Steuereinheit sein, die einen entsprechenden Mikroprozessor aufweist, der einen Software-Code ausführen kann.
Ausführungsbeispiele lösen zumindest einen Teil der eingangs erwähnten Prob- lerne durch einen Vergleich von zwei analogen Signalen und Nutzung der Vortei le der digitaler Schaltungstechnik (sehr schnelle Schaltzeiten, Möglichkeit der Implementierung komplexer Algorithmen; Digitale Assistenz/Kalibrierung), um den verbleibenden analogen Schaltungsblock (DAC— Komparator- Kombination) unter allen Fertigungs- und Umweltbedingungen sowie unter universellem Technologieeinsatz optimal einsetzen zu können.
Vorteile von Ausführungsbeispielen für den (Tracking-) ADCs sind die mögliche schnelle Verfolgung von analogen Eingangssignaländerungen, da die Erhöhung des Zählers um jeweils ein LSB (Zählschritt) nicht mehr zwingend notwendig ist (wie bei anderen Trackingalgorithmen) und mit einer deutlich höheren Taktfre quenz erfolgen kann. Außerdem erhöht sich effektiv die Wandlungsrate (nach der digitalen Nachbearbeitung des Zählerwerts). Durch Beibehaltung des für etablierte Tracking-ADCs geringen Anteils an analogen Schaltungsblöcken sind Ausführungsbeispiele nun auch für Implementierung in modernsten Technolo gien ökonomisch sinnvoll einsetzbar (durch geringe Silizium-Chipfläche und moderate Anforderungen an analogen und digitalen Test).
KURZBESCHREIBUNG DER FIGUREN
Die Ausführungsbeispiele der vorliegenden Erfindung werden besser verstanden anhand der folgenden detaillierten Beschreibung und den beiliegenden Zeich nungen der unterschiedlichen Ausführungsbeispiele, die jedoch nicht so ver- standen werden sollten, dass sie die Offenbarung auf die spezifischen Ausfüh rungsformen einschränken, sondern lediglich der Erklärung und dem Verständ nis dienen.
Fig. l zeigt einen Analog-Digital-Wandler (ADC) gemäß einem Ausführungs beispiel der vorliegenden Erfindung.
Fig. 2 veranschaulicht ein mögliches zeitliches Signalverhalten der Kompara- tor-Überabtastung ohne und mit Sprunggenerierung, die gemäß Ausfüh rungsbeispielen zum Einsatz kommt.
Fig. 3 zeigt beispielhaft einen Betriebsablauf in Form eines Ablauf diagramm des AD Cs mit digitaler Korrektureinheit.
Fig. 4 zeigt einen Vergleich des Wandlungsschema eines konventionellen
ADCs mit dem Wandlungsschema des modifizierten Tracking ADCs ge mäß Ausführungsbeispielen.
Fig. 5 zeigt einen Vergleich des Wandlungsschemas des konventionellen Tra cking-ADCs bei l LSB und bei 0.5 LSB.
Fig. 6 zeigt einen Vergleich des Wandlungsschemas eines ADCs gemäß eines Ausführungsbeispiels bei 1 LSB und bei 0.5 LSB.
Fig. 7 zeigt einen Vergleich der statistischen Informationsdichte und einen Vergleich des Signalrausch/-verzerrungs-Verhältnisses eines ADC ge- mäß eines Ausführungsbeispiels mit einem konventionellen ADC.
Fig. 8 zeigt einen weiteren Vergleich für das Signalrausch/ -Verzerrungs-
Verhältnis eines ADCs gemäß eines Ausführungsbeispiels mit einem konventionellen ADC.
Fig. 9 zeigt einen Vergleich der binären Darstellung zwischen dem konventio nellen Tracking-ADC und dem ADC gemäß Ausführungsbeispielen.
Fig. 10 zeigt ein Flussdiagramm für ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal gemäß weiterer Ausfüh rungsbeispiele.
Fig. 11 zeigt einen konventionellen Tracking-ADC
DETAILLIERTE BESCHREIBUNG
Fig. l zeigt einen Analog-Digital-Wandler (ADC) gemäß einem Ausführungsbei- spiel der vorliegenden Erfindung, der ausgebildet ist, um ein analoges Eingangs- signal Vin in ein digitales Ausgangssignal zu wandeln. Der ADC umfasst eine Erzeugungseinrichtung lio für ein (analoges) Referenzsignal Vref, das sich mit einem Takt (t2+t3) stufenweise ändert. Der ADC umfasst weiter einen Kompara tor 120, der ausgebildet ist, um das analoge Eingangssignal Vin mit dem Refe renzsignal Vref mit einem Verzögerungstakt t2+t3 zu vergleichen und um ein zweistufiges Ausgangsignal 125 bereitzustellen. Das Ausgangssignal umfasst z.B. zwei Pegelwerte, die anzeigen, ob z.B. ein Spannungswert des Referenzsignals Vref größer oder kleiner ist als ein Spannungswert des analogen Eingangssignals Vin. Außerdem umfasst der ADC einen Zähler 130, der ausgebildet ist, um so lange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals 125 in einer der beiden Stufen bleibt (der Pegel wert sich nicht ändert). Schließlich umfasst der ADC eine Korrektureinheit 140, die ausgebildet ist, um Korrektur werte bereitzustellen, um z.B. einen Versatz in dem erzeugten Referenzsignal Vref zu erzeugen. Mithilfe des Versatzes kann beispielsweise eine Synchronisati on einer Abtastrate auf eine minimale Verzögerungszeit des Komparators 120 erreicht werden. Außerdem kann der Versatz eine Verschiebung der Referenz signals Vref bewirken, sodass eine symmetrische Anordnung für ein konstantes Pilotsignal möglich wird.
Im Vergleich zu dem konventionellen ADC aus der Fig. n umfassen Ausfüh- rungsbeispiele eine Korrektureinheit 140 und eine mit einem Lade- oder Ver satz-Eingang 132 erweiterte Zähleinheit 130, die wiederum mit einem Taktsignal CLK getaktet wird. Der Lade-Eingang 132 dient zum Veranlassen von Sprüngen, die durch die Korrektureinheit 140 ausgelöst werden. Die Erzeugungseinrich tung 110 kann wieder einen DAC (Digital-Analog-Wandler) umfassen, wie er in dem konventionellen ADC genutzt wird.
Weitere Ausführungsbeispiele basieren auf einer Kalibrierung, für die die Kor rektureinheit 140 beispielsweise ein Korrekturregistereinheit 141 und eine Aus gabekorrektureinheit 142 umfasst. Als Folge der Kalibrierung werden die Kor rekturwerte, z.B. durch die Korrekturregistereinheit 141, ermittelt und bereitge- stellt, wobei für die Kalibrierung analoge und digitale Referenzniveaus (z.B. DC- Werte; Gl ei chspannungs-/Gl eichstromwerte) genutzt werden können.
Mit den Korrekturwerte soll Folgendes erreicht werden. Zum einen die Korrek turwerte, um einen Sprung in dem Zähler 130 zu erzeugen und dadurch die Schaltzeiten zu verkürzen. Zum anderen sollen die Korrekturwerte verwendet werden, um mit Hilfe der Ausgabe-Korrektureinheit 142 eine kontinuierliche Korrektur der erfassten Zählwerte durchzuführen.
Der modifizierte Tracking-ADCs gemäß Ausführungsbeispielen aus der Fig.i umfasst als analoge Kernkomponenten den Komparator 120 und den DAC 110. Der klassische Up/Down-Zähler 530 (siehe Fig. 11) wird - wie gesagt - durch einen Ladeeingang 132 („Load“) erweitert. Die Korrekturregistereinheit 141 be stimmt die Korrekturwerte und stellt die Sprunggröße für das Referenzsignal Vref des DACs 110 bereit. Die Ausgabekorrektureinheit korrigiert mit Hilfe der Korrekturwerte das binäre Ausgangssignal des Zählers 130 bezüglich des Ni veaus und der Zeitplanung (timing). Fig. 2 veranschaulicht Ausführungsbeispiele für ein zeitliches Signalverhalten einer Komparator-Überabtastung ohne Sprunggenerierung (oben) und mit Sprunggenerierung 210 (unten).
Zu erkennen ist das Oszillieren des Referenzsignals Vref um das analoge Ein- gangssignal Vin und das Komparatorausgangssignal 125 (CMP_out) mit einer Zeitdauer x . Mithilfe des Sprunges 210 des Referenzsignals Vref lässt sich die Zeitdauer X deutlich verkürzen. Das bedeutet gleichzeitig, dass deutlich höhere Frequenzen des Eingangssignals Vin abgetastet werden können (da Vref schnel ler ansteig en/fallen kann). Im konventionellen Tracking-ADCs begrenzen die physikalischen Eigenschaften des Komparators (Auflösung und Verzögerungszeit) mögliche Referenzsignale. Ausführungsbeispiele nutzen diese Begrenzungseigenschaften des Komparators 120, indem ein Referenzsignal Vref verwendet wird, dessen Update-Rate deut lich über der Update-Rate des Komparators 120 liegt, sodass eine Überabtastung erfolgt. Der Komparator 120 stellt immer dann ein Ausgangssignal bereit (z.B. eine Pegeländerung), wenn sich die Referenz Vref innerhalb der Verzögerungs zeit X des Komparators 120 bewegt. Es wird somit ein Vielfaches der Update- Rate benötigt.
Dieses Verhalten führt dazu, dass der Komparator 120 immer eine Abtastrate generiert, die sich auf das doppelte der minimal mögliche Verzögerungszeit des Komparators 120 bezieht (siehe Fig. 2). Wobei die doppelte Verzögerungszeit dadurch zustande kommt, dass bei Überschreiten des analogen Eingangssignals Vin nach Umschalten dieselbe Zeit verstreichen muss, die das Referenzsignal Vref zur Überschreitung benötigt hat. Um die Abtastrate auf die minimale Ver- zögerungszeit des Komparators 120 zu synchronisieren, hat sich herausgestellt, dass mittels eines bekannten Versatzes ein Sprung 210 generiert werden kann, der genau diesem Überschreiten entspricht. Dieser Sprung/Versatz 210 gibt an, wie sehr das Minimum des Referenzsignals Vref von Vin aufweicht und kann durch ein vorbestimmtes Pilotsignal bestimmt werden und liefert einen Korrek- turwert.
Die Informationsdichte kann außerdem durch eine Verringerung des LSBs des generierten Referenzsignals Vref erhöht werden. Dadurch wird die Auflösung (verglichen mit dem des konventionellen Tracking- AD Cs) erhöht. Hierdurch kann die Stufenhöhe geändert werden, sodass dies ebenfalls eine größere Stei gung des analogen Eingangssignals Vin ermöglicht.
Ausführungsbeispiele überwinden außerdem den Nachteil von konventionellen Tracking-ADCs, der als Bit-Bobble bekannt ist und einen instabilen, ständig variierenden digitalen Ausgang zur Folge hat (das Ausgangssignal springt jedes Mal hin und her). Durch eine höhere Anzahl der Referenzschritte innerhalb des Abtast-Intervalls i des ADCs ist es möglich, dieses Bit-Bobble zu eliminieren. Auch dies kann mit Hilfe der Kalibrierung, d.h. durch Vergleichen des Aus gangssignals mit dem Pilotsignal und anschließender Korrektur erreicht werden. Ausführungsbeispiele eliminieren dieses Bit-Bobble, sodass Ausgangswerte so- wohl für die steigenden als auch für die fallende Referenzflanke gewonnen wer den können.
Verglichen mit dem konventionellen Tracking-ADCs kann bei Ausführungsbei spielen außerdem die Update-Rate des Komparators 120 vollständig ausgenutzt werden. Steigende und fallende Signale können mit doppelter Abtastrate abge- tastet werden.
Ein weiterer Vorteil betrifft - wie gesagt - die Vergrößerung der erreichbaren Auflösung. Die Auflösung eines Komparators 120 hängt von dessen Overdrive Spannung bezüglich verschiedener Referenzlevel ab und bestimmt dessen Ge nauigkeit. Um dieser Problematik entgegenzuwirken, werden Techniken benö- tigt, die es ermöglichen, fehlende Genauigkeit im Analogbereich durch digitale Operationen zu kompensieren. Hierzu nutzen Ausführungsbeispiele die Überab tastung. Wenn zusätzlich zur beschriebenen Überabtastung die Auflösung des Referenzsignals Vref erhöht wird, wird ebenfalls das Bezugssystem innerhalb des Abtast-Intervalls des ADCs geändert (siehe unten Fig. 5). Da der Kompara- tor 120 immer dann ein Ausgangssignal liefert, wenn seine spezifischen Verstär kungsintervalle bezüglich seiner Update-Rate erreicht sind, führt die einfache Erhöhung zwar zu höheren Zählwerten, aber letztendlich wären diese ein Vielfa ches der eigentlichen Auflösung. Das analoge Eingangssignal Vin befindet sich aber häufig zwischen den Verstärkungsintervallen des Komparators 120, wozu eine hohe Auflösung zu generieren ist. Dies kann durch eine entsprechende Al- gorithmik erreicht werden.
Ist beispielsweise der vorangegangene Wert bestimmt und korrigiert, ist es nun möglich, diesen als Offset 210 in den Zähler 130 zu initialisieren. Das erneute Zählintervall findet nach der Korrektur mit einem deutlich ähnlicheren Wert bezüglich des analogen Eingangssignals Vin statt. Das Erreichen des nächsten Komparatorintervalls erfordert somit weniger Zählschritte. Dies ist immer in Bezug zum analogen Eingangssignal Vin zu verstehen. Letztendlich kann durch diese Algorithmik die absolute Auflösung des Komparators 120 zwar nicht er- höht werden, aber die relative Auflösung in Bezug auf vorangegangene Werte digital erhöht werden.
Im Folgenden soll die Kalibrierung genauer beschrieben werden.
Gemäß Ausführungsbeispiele soll insbesondere eine digitale Kalibrierung ge nutzt werden. Für eine hohe Auflösung ist die Genauigkeit der analogen Kom- ponenten (DAC 110 und Komparator 120) wichtig. Wie bereits beschrieben, stellen diese Komponenten eine Limitierung der maximal möglichen Auflösung dar. Dabei kann diese Limitierung auf eine Vielzahl beeinflussbarer und auch unbeeinflussbarer Faktoren zurückgeführt werden. Diese Einflussfaktoren wir ken wiederum auf das Verhältnis zwischen analogem Eingangssignal Vin und Referenzsignal Vref. Eine genaue Signalerfassung ist somit nicht immer möglich.
Um dieser Problematik entgegenzuwirken wird das System gemäß Ausführungs beispielen mit Hilfe gefundener Einflussfaktoren kalibriert. Dazu gilt es die Ein flussfaktoren zunächst zu extrahieren und zu digitalisieren. Da jegliche Einflussfaktoren das System verändern, ändert sich auch der Bezug zwischen festen Referenzsignalen Vref und einer analogen Eingangsspannung Vin, was zu einer zeitlichen Verschiebung des Komparatorausgangssignals 125 führen kann. Um zu bestimmen in welchem Ausmaß die Verschiebung des Komparatorsignals 125 stattfindet, werden daher Messungen im Vorfeld im
Rahmen einer Kalibrierung genutzt. Diese Herangehensweise bietet unter ande rem den Vorteil, dass nicht nur Parameter kompensiert werden, die durch die Auflösung des Komparators 120 hervorgerufen werden, sondern auch Parame ter, die die Umgebung bzw. den Einsatz des ADCs beeinflussen. Dies sind z.B. Parameter wie die Temperatur, Spannungsversorgung oder Referenzfrequenz. Im Allgemeinen werden gemäß Ausführungsbeispielen somit auch Prozesspa rameter kompensiert.
Ausführungsbeispiele implementieren daher eine Methodik, die es ermöglicht, die auf die Einflussfaktoren bezogenen Abweichungen zu identifizieren, die durch die analogen Komponenten des ADCs (z.B. durch den Komparator 120 und den DAC 110) hervorgerufen werden können. Betrachtet man diese als zu kalibrierendes System, sind die entstehenden Ungenauigkeiten zu charakterisie ren.
Die Selbstkalibrierung kann wie folgt erfolgen. Vorteilhafterweise soll in dem System das Referenzsignals Vref symmetrisch um die zu digitalisierende analoge
Eingangsspannung Vin oszillieren (siehe Fig. 2). Basierend auf den Komparator- Ungenauigkeiten bezüglich steigender und fallender Taktflanke ist dieses häufig (oder nur bei sehr genauen Komparatoren) nicht der Fall.
Somit umfasst ein erster Kalibrierungsschritt die Asymmetrie des Komparators 120 zu erfassen und digital zu korrigieren. Nach dem Einschalten des ADCs ist die Verschiebung des Komparatorsignals 125 vorerst unbekannt. Daher wird eine erste Messung an einem (bekannten) Pilotsignal vorgenommen, um einen digitalen Ausgangswert zu erhalten. Das wäre der Bezug zum ansteigenden Refe renzsignal Vref. Dieser Wert wird wiederum mit dem bekannten digitalen Aus- gang verglichen (der für das Pilotsignal auch bekannt ist) und die Differenz wird berechnet. Die Verschiebung des Komparatorsignals 125 bezogen auf das abfal lende Referenzsignal Vref, generiert durch den DAC 110, wird auf gleiche Weise vollzogen. Ausführungsbeispiele halten hierzu das Pilotsignal solange konstant, bis die Messung abgeschlossen ist. Ist die Messung beendet, werden die Diffe- renzparamter für beide Signale in Registern gehalten (gespeichert) und bieten die Möglichkeit das digitale Ausgangssignal kontinuierlich zu korrigieren.
Die Differenz dieser beiden Zählwerte (vom Heraufzählen und Herunterzählen) gibt somit die Asymmetrie an und ermöglicht, die kontinuierliche Korrektur einer der beiden Werte. Da ein bekanntes DC-Referenzsignal (konstantes Pilot- signal) mit dem generierten Referenzsignal Vref verglichen wird, ist es mit dieser Methodik ebenfalls möglich, die Korrektur entstehender Versätze (Offsets) vor zunehmen.
Des Weiteren kann es vorteilhaft sein, eine Versatzkalibrierung für weitere Komparator- Referenzlevel (z.B. durch anderen Pilotsignale mit einem anderen konstanten Spannungsniveaus) vorzunehmen. Diese Offsetbestimmung würde auf demselben Weg stattfinden. Das Ausgangssignal 125 wird damit kontinuier lich mittels der Korrekturwerte angepasst.
Fig. 3 zeigt hiefür beispielhaft einen Betriebsablauf in Form eines Ablaufdia gramm des vorgeschlagenen ADCs mit digitaler Korrektureinheit 140. Mittels der analogen und der bzgl. der Auflösung (vielfache LSB) korrespondie renden digitalen DC-Referenz werden im Vorfeld, wie beschrieben, die Korrek turwerte gemessen. Nach der abgeschlossenen Messung beginnt der ADC im „Tracking Modus“ das analoge Eingangssignal Vin zu digitalisieren und passt den Ausgang mit Hilfe der ermittelten Korrekturwerte an. Nach dem Abschluss der Messung wird ein Freigabesignal bereitgestellt, welches die Aufgabe hat, das eigentlich zu wandelnde analoge Eingangssignal Vin auf den Komparator 120 zu schalten. Nach einem Zurücksetzen (Reset) erfolgt ein Neustart und somit ebenfalls eine neue Messung zur Kompensation. Nach der Kalibrierung kann die Analog-Digital-Wandlung erfolgen.
Fig. 4 zeigt einen Vergleich des Wandlungsschemas eines konventionellen ADCs (oben) mit dem Wandlungsschema des modifizierten Tracking ADCs gemäß Ausführungsbeispielen (unten). Die zu wandelnde Eingangsspannung Vin, die Komparatordurchlaufzeit TCMP und der Spannungs-Referenzwert Vref des Bits mit geringstem Stellenwert (VLSB) sind in beiden Fällen unverändert. Das Verhältnis der Referenzwertbildung zwischen klassischem und modifiziertem Ansatz beträgt 1/5, da Vref sich inner halb der Komparatordurchlaufzeit TCMP 5-mal nach oben/unten läuft (siehe Fig. 4 unten), während es bei dem konventionellen Wandler (siehe Fig. 4 oben) sich nur einmal ändert. Daher stehen für Ausführungsbeispiele 5-mal häufiger Ver gleichswerte zur Verfügung. Dies erlaubt im gleichen Zeitintervall eine deutlich höhere Anzahl an Vergleichswerten und führt somit zu einer deutlich höheren Informationsdichte bei Ausführungsbeispielen der vorliegenden Erfindung. Es versteht sich, dass die 5-fache Verbesserung hier nur beispielhaft gewählt wurde. Gemäß weitere Ausführungsbeispiele kann diese Zahl größer oder kleiner als 5 sein.
Hierbei ist wichtig, dass der nachfolgend gewandelte Wert relativ zum vorherge henden Wert ist. Das Erhöhen des Spannungs-Referenzwerts (VLSB) im kon- ventionellen Ansatz würde hier zwar für eine häufigere Vergleichs wertbildung sorgen, allerdings mit geringer Varianz. Um die Varianz und somit die Wahr scheinlichkeit unterschiedlicher Werte weiter zu erhöhen, wird in Ausführungs beispielen außerdem das erwähnte Sprung-Verfahren (z.B. Erhöhung der Fre quenz des Eingangssignals) genutzt. Die Zahlen unterhalb der Darstellungen für Vref, Vin, CMP_out geben jeweils an, wie viele Stufen (Zählschritte) ein gegebenes Maximum/Minimum (Max- Wert/Min-Wert) oberhalb des Ausgangswertes (hat hier den Wert„o“) liegt. Der Wert„Max+Min“ ist die Summe beider Werte und„Mean“ der Durchschnitt, der somit das Resultat der digitalen Abtastung darstellt. Ausführungsbeispiele lie- fern somit ein deutlich besseres Resultat.
Fig. 5 zeigt einen Vergleich des Wandlungsschemas des konventionellen Tra- cking-ADCs bei l LSB (oben) und bei 0.5 LSB (unten). Die zu wandelnde Ein gangsspannung (Vin), die Komparatordurchlaufzeit TCMP und der Spannungs- Referenzwert des Bits geringster Signifikanz (VLSB) sind in beiden Fällen un verändert. Beide Resultate sind unzureichend, da das langsam anwachsende Eingangssignal für den Fall von 1 LSB (oben) überhaupt nicht detektiert wird und für 0.5 LSB (unten) erst ganz am Ende (siehe Mean-Wert).
Fig. 6 zeigt im Vergleich dazu die Resultate des Wandlungsschemas gemäß Ausführungsbeispielen, wobei der ADC wiederum 1 LSB (oben) und 0.5 LSB (unten) nutzt. Die zu wandelnde Eingangsspannung (Vin), die Komparator durchlaufzeit (TCMP) und der Spannungs-Referenzwert des Bits mit geringstem Stellenwert (VLSB) sind in beiden Fällen unverändert (d.h. in Fig. 5 und Fig. 6 gleich). Verglichen mit dem konventionellen Ansatz aus der Fig. 5 ist die Referenzwert bildung innerhalb eines Komparatorintervalls TCMP bei Ausführungsbeispielen doppelt so hoch. Bei zusätzlicher Halbierung des LSBs führt dies zu einer höhe ren Varianz der Ausgangswerte, da diese in Relation zueinander stehen. So än dert sich zum Beispiel der Mean-Wert deutlich früher bei Ausführungsbeispielen als für die konventionellen ADC der Fig. 5.
Wie im Folgenden dargestellt wird, erlauben Ausführungsbeispiele außerdem die Informationsdichte und das Spektrum eines konventionellen Tracking-ADC zu vergrößern.
So zeigt die Fig. 7 oben einen Vergleich der statistischen Informationsdichte und unten einen Vergleich des Signalrausch/ -Verzerrungs-Verhältnisses (engl signal to Noise and Distortion Ratio; SINAD) zwischen einem konventionellen Tracking-ADC (siehe Graphen 550) und einem ADC gemäß Ausführungsbeispie len (siehe Graphen 150). Die Analyse erfolgte im Frequenzbereich von 10 KHz bis 50 KHz für einen Zeitraum von 200 ps. Die effektive Spannung (overdrive voltage; Spannung oberhalb des Transistorschwellenwertes) des Komparators 120 bestimmt anteilig die relative Durchlaufzeit.
Die Informationsdichte ist definiert durch die Anzahl von unterschiedlichen binären Werten innerhalb des Zeitbereichs von 200 ps für die angegebenen Frequenzen. Der konventionelle Tracking-ADC hat beispielsweise eine Auflö sung von N=6 Bit und eine Vergleichswertgenerationsrate gleich der Durchlauf zeit TCMP des Komparators von fs=ioMHz. Im Vergleich hierzu hat der Tracking- ADC gemäß Ausführungsbeispielen eine Auflösung von N=9 Bit und beispiels- weise eine 10-mal höhere Vergleichswertgenerationsrate verglichen mit dem konventionellen Tracking-ADC von fs=ioo MHZ.
Auch die Messungen (siehe Fig. 7 unten) hinsichtlich des Signalrausch/ - Verzerrungs-Verhältnisses (SINAD) zeigen eine deutliche Verbesserung von Ausführungsbeispielen im Vergleich zu konventionellen ADCs. Fig. 8 zeigt einen weiteren Vergleich für das Signalrausch/ -Verzerrungs-
Verhältnis des konventionellen Tracking-ADCs (oben) für eine analoge Ein gangsfrequenz von fm = 10 kHz und eines ADCs gemäß Ausführungsbeispielen (unten). Der konventionelle Tracking-ADC hat wiederum eine Auflösung von N=6 Bit und eine Vergleichswertgenerationsrate gleich der Durchlaufzeit TCMP des Komparators 520 von fs=ioMHz (siehe oben).
Der ADC gemäß Ausführungsbeispielen (siehe Fig. 8 unten) hat wiederum eine Auflösung von N=9 Bit und eine 10-mal höhere Vergleichswertgenerationsrate, verglichen mit dem konventionellen Tracking-ADC von fs=ioo MHZ.
Der Vergleich der beiden Spektren zwischen konventionellen Tracking-ADC und dem ADC gemäß Ausführungsbeispielen zeigt, dass die modifizierte Überabtas tung periodische Ausreißer innerhalb seines Spektrums aufweist (Verzerrungen; Distortions). Im Mittel liegt er in einem etwas besseren Spektrum wie der klas sische Ansatz. Allerdings ermöglicht ein Filter die periodischen Anteile zu unter- drücken, wobei der Signal-zu- Rausch- Abstand deutlich verbessert werden kann.
Fig. 9 zeigt einen Vergleich der binären Darstellung zwischen dem konventio nellen Tracking-ADC (siehe stufenförmige Linie oben) und dem ADC gemäß Ausführungsbeispielen (kontinuierliche erscheinende Mittenkurve unten). Die Analyse der analogen Eingangsfrequenz erfolgte wiederum mit einem Sinus von io KHz für einen Zeitraum von 200 ps. Der konventionellen Tracking-ADC hat eine Auflösung von N=6 Bit und eine Vergleichswertgenerationsrate gleich der Durchlaufzeit des Komparators von fs = 10 MHz. Der ADC gemäß Ausführungs beispielen hat eine Auflösung von N=9 Bit und eine 10-mal höhere Vergleichs- wertgenerationsrate verglichen mit dem konventionellen Tracking-ADC von fs = 100 MHZ. Die effektive Spannung (z.B. 0,03225 V) des Komparators bestimmt anteilig die relative Durchlaufzeit.
Auch hier zeigen sich die Vorteile des ADC gemäß Ausführungsbeispielen im Vergleich zu konventionellen ADCs. Die Nachverfolgung des Signals hat sich deutlich verbessert.
Fig. 10 zeigt ein Flussdiagramm für ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal gemäß weiterer Ausführungsbei spiele. Das Verfahren umfasst:
- Erzeugen S110 eines Referenzsignals, welches sich mit einem Takt stu fenweise ändert;
- Vergleichen S120 des analogen Eingangssignal mit dem Referenzsignal und Bereitstellen eines zweistufiges Ausgangsignal mit einem Verzöge rungstakt;
- Durchführen S130 eines Zählschrittes, der solange aufwärts oder abwärts verläuft, wie das zweistufige Ausgangssignal in einer der beiden Stufe ver bleibt; und
- Bestimmen S140 Korrekturwerten, um zumindest eines aus dem Folgen den zu bewirken:
- einen Versatz in dem erzeugten Referenzsignal;
- eine Änderung einer Asymmetrie des Referenzsignal; eine Korrektur des digitalen Ausgangssignals.
Gemäß weiterer Ausführungsbeispiele können alle zuvor beschriebenen Funkti onen als weitere, optionale Verfahrensschritte umgesetzt sein. Ebenso kann das Verfahren oder Teile davon durch oder in einem Computer durch entsprechend installierte Software umgesetzt sein. Daher kann das Verfahren durch Anwei sungen umgesetzt sein, die auf einem Speichermedium gespeichert sind und in der Lage sind, Schritte (ein Teil oder alle) des Verfahrens auszuführen, wenn es auf einem Prozessor läuft. Die Anweisungen umfassen typischerweise eine oder mehrere Anweisungen, die auf unterschiedliche Art auf unterschiedlichen Medi- en in oder peripher zu einem Prozessor gespeichert sein können, die, wenn sie gelesen und durch die Steuereinheit ausgeführt werden, die Steuereinheit dazu veranlassen, Funktionen, Funktionalitäten und Operationen auszuführen, die zum Ausführen eines Verfahrens gemäß der vorliegenden Erfindung notwendig sind. Die Vorteile von Ausführungsbeispielen werden durch auf das modifizierte
Wandlungs verfahren basierend auf eine digitale Unterstützung unter Nutzung von Informationen erreicht, die aus dem Bezug zwischen analogem Eingangs signal Vin und digital generiertem Referenzsignal Vref entsteht. Außerdem kön nen Fehler effizient kompensiert werden. Da das generierte Referenzsignal Vref den Bezug zu dem zu wandelnden Analogsignal Vin und somit die mögliche
Dichte an Informationen darstellt, bedeutet eine Anpassung der Genauigkeit der Referenz eine höhere Informationsdichte und somit eine exaktere Wandlung (siehe z.B. Fig. 9). Die Möglichkeiten der Verbesserung des Referenzsignals Vref beziehen sich dabei auf die physikalischen Eigenschaften der Auflösung und der Update-Rate.
Die in der Beschreibung, den Ansprüchen und den Figuren offenbarten Merk male der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein. BEZUGSZEICHENLISTE
HO, 510 Einrichtung zum Erzeugen eines Referenzsignals (z.B. DAC) 120,520 Komparator
125 Ausgabe des Komparators
130,530 Zähler
132 Lasteingang (für einen Versatz)
140 Korrektureinheit
141 Korrekturregistereinheit
142 Ausgabe-Korrektureinrichtung
210 Sprung im Referenzsignal
Vin (analoges) Eingangssignal
Vref Referenzsignal
i , xcMP Komparatordurchlaufzeit oder Verzögerungszeit
t2 Taktdauer vom Zähler
t3 Taktdauer vom DAC

Claims

ANSPRÜCHE l. Analog-Digital-Wandler (ADC) zum Wandeln eines analogen Eingangs signals (Vin) in ein digitales Ausgangssignal, der ADC umfasst: eine Einrichtung (110) zum Erzeugen eines Referenzsignals (Vref), wel- ches sich mit einem Takt (t2+t3) stufenweise ändert; einen Komparator (120), der ausgebildet ist, um das analoge Eingangs signal (Vin) mit dem Referenzsignal (Vref) zu vergleichen und um ein zweistufiges Ausgangsignal (125) mit einem Verzögerungstakt (x ) bereit zustellen; einen Zähler (130), der ausgebildet ist, um solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals (125) in einer der beiden Stufe verbleibt; und eine Korrektureinheit (140), die ausgebildet ist, um Korrekturwerte zu be stimmen, um zumindest eines aus dem Folgenden zu bewirken: - einen Versatz (210) in dem erzeugten Referenzsignal (Vref);
- eine Änderung einer Asymmetrie des Referenzsignal (Vref);
- eine Korrektur des digitalen Ausgangssignals.
2. ADC nach Anspruch 1, wobei die Korrektureinheit (140) weiter eine Aus gabe-Korrektureinheit (142) umfasst, die ausgebildet ist, um das digitale Ausgangssignal basierend auf den Korrekturwerten zu korrigieren.
3. ADC nach Anspruch 1 oder Anspruch 2, wobei die Korrektureinheit (140) eine Korrekturregistereinheit (141) zur Ermittlung des Versatzes (210) umfasst und der Zähler (130) einen Versatzeingang (132) umfasst, wobei der Versatzeingang (132) den ermittelten Versatz (210) von der Korrek- turregistereinheit (141) empfängt, sodass ein Ausgangssignalwechsel des
Komparators (140) mit weniger Zählschritten des Zählers (130) erreich bar ist und/oder eine Synchronisation einer Abtastrate auf eine minimale Verzögerungszeit des Komparators (120) möglich ist.
4. ADC nach einem der vorhergehenden Ansprüche, wobei die Korrektur einheit (140) ausgebildet ist, um die Korrekturwerte mithilfe eines vorbe stimmten Pilotsignals während einer Kalibrierung zu bestimmen, wobei das Pilotsignal insbesondere ein konstantes analoges Eingangssignal dar stellt und die Korrekturwerte derart bestimmt werden, dass das Referenz signal (Vref) symmetrisch um das konstante analoge Eingangssignal aus gebildet ist.
5. ADC nach Anspruch 5, wobei die Korrektureinheit (140) ausgebildet ist, um nach einem Abschluss der Kalibrierung ein Freigabesignal bereitzu stellen, um ein Freischalten des Komparators (120) zum Vergleichen des analogen Eingangssignals (Vin) mit dem Referenzsignal (Vref) zu erlau ben.
6. ADC nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (110) zum Erzeugen des Referenzsignals (Vref) einen Digital-Analog- Wandler (DAC) umfasst, der ausgebildet ist, um basierend auf Ausgangs zählwerte des Zählers (130) das Referenzsignal (Vref) derart zu erzeugen, dass es sich entsprechend der Ausgangszählwerte stufenweise erhöht oder verringert.
7. ADC nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (110) zum Erzeugen des Referenzsignals (Vref) ausgebildet ist, um einen Referenzwert (V_LSB) für das Bit mit geringstem Stellenwert (LSB) zu ändern.
8. Verfahren zum Wandeln eines analogen Eingangssignals (Vin) in ein digi tales Ausgangssignal, das Verfahren umfasst:
Erzeugen (S110) eines Referenzsignals (Vref), welches sich mit einem Takt (t2+t3) stufenweise ändert;
Vergleichen (S120) des analogen Eingangssignal (Vin) mit dem Referenz- signal (Vref) und Bereitstellen eines zweistufiges Ausgangsignal (125) mit einem Verzögerungstakt (x );
Durchführen eines Zählschrittes (S130), der solange aufwärts oder ab wärts verläuft, wie das zweistufige Ausgangssignal (125) in einer der bei- den Stufe verbleibt; und
Bestimmen (S140) Korrekturwerten, um zumindest eines aus dem Fol genden zu bewirken:
- einen Versatz (210) in dem erzeugten Referenzsignal (Vref);
- eine Änderung einer Asymmetrie des Referenzsignal (Vref);
- eine Korrektur des digitalen Ausgangssignals.
9. Computerprogrammprodukt mit darauf gespeicherter Software, die aus gebildet ist, um das Verfahren nach Anspruch 8 auszuführen, wenn die Software auf einer Datenverarbeitungseinheit ausgeführt wird.
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