DE102019115612A1

DE102019115612A1 - Analog-Digital-Wandler

Info

Publication number: DE102019115612A1
Application number: DE102019115612.2A
Authority: DE
Inventors: Oliver Bachmann; Klaus Hofmann
Original assignee: Technische Universitaet Darmstadt
Current assignee: Technische Universitaet Darmstadt
Priority date: 2019-06-07
Filing date: 2019-06-07
Publication date: 2020-12-10
Also published as: WO2020244824A1; EP3981076A1

Abstract

Ein Analog-Digital-Wandler (ADC) zum Wandeln eines analogen Eingangssignals (Vin) in ein digitales Ausgangssignal umfasst: eine Einrichtung (110) zum Erzeugen eines Referenzsignals (Vref), welches sich mit einem Takt (τ3) stufenweise ändert; einen Komparator (120), der ausgebildet ist, um das analoge Eingangssignal (Vin) mit dem Referenzsignal (Vref) zu vergleichen und um ein zweistufiges Ausgangsignal (125) mit einem Verzögerungstakt (τ1) bereitzustellen; einen Zähler (130), der ausgebildet ist, um solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals (125) in einer der beiden Stufe verbleibt; und eine Korrektureinheit (140), die ausgebildet ist, um Korrekturwerte zu bestimmen, um zumindest eines aus dem Folgenden zu bewirken: (i) einen Versatz (210) in dem erzeugten Referenzsignal (Vref); (ii)eine Änderung einer Asymmetrie des Referenzsignal (Vref); (iii) eine Korrektur des digitalen Ausgangssignals.

Description

Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Wandler (ADC), ein Verfahren zum Wandeln von analogen Signalen in digitalen Daten und insbesondere auf einen modifizierten ADC.
HINTERGRUND
Analog-Digital-Wandler übersetzen analoge elektrische Signale in digitale Informationen und stellen so eine zentrale Funktionalität für jede Art von moderner Signalverarbeitung dar. Für viele A/D-Wandler-Anwendungen ist eine fast ausschließlich digitale Implementierung wünschenswert, die die Nachteile von Oversampling-Wandlern (z.B. Sigma-Delta-Wandlern) mit ihren sehr hohen Taktraten in Bezug auf die Signalbandbreite sowie hohe Latenz vermeiden. Existierende robuste Wandlertopologien (z.B. Tracking-ADCs) sind mit ihrem relativ großen Analoganteil bezüglich Transistorgrößen zum einen für die Implementierung in modernen CMOS-Prozessen zunehmend ungeeignet und weisen zum anderen nur moderate Abtastraten und geringe Auflösungen auf.
11 zeigt einen konventionellen Tracking-ADC zum Wandeln eines analogen Eingangssignals Vin in ein digitales Ausgangssignal. Der ADC umfasst: einen Digital-Analog-Wandler (DAC) 510 zum Erzeugen eines Referenzsignals Vref, welches sich mit einem Takt τ₂+τ₃ stufenweise ändert und einen Komparator 520 zum Vergleichen des analogen Eingangssignals Vin mit dem Referenzsignal Vref. Der Komparator 520 erzeugt ein zweistufiges Ausgangsignals in Abhängigkeit davon, ob die Differenz der Eingangssignale positiv oder negativ ist. Außerdem umfasst der ADC einen Zähler 530 (Up/Down-Zähler), der solange aufwärts oder abwärts zählt, wie das zweistufige Ausgangssignals des Komparators 520 in einer der beiden Stufen (HIGH/LOW-Pegel) bleibt. Das Resultat wird als digitales Ausgangssignal bereitgestellt. Durch das Aufwärtszählen/Abwärtszählen kommt es somit zu einer Nachverfolgung (engl. tracking) des analogen Eingangssignals Vin.
Der gezeigte konventionelle ADC weist beispielsweise höhere Wandlungsraten auf als ein digitaler Stufen-ADC (Digital-Stairstep-ADC) und ein SAR-ADC (Successive Approximation Register-ADC), da das durch den DAC 510 bereitgestellte Referenzsignal Vref nicht zurückgesetzt werden muss. Zur Grundfunktion wird der DAC 510 durch den Up/Down-Zähler 530 angesteuert. Der Zähler 530 wird dabei kontinuierlich mittels eines Taktsignals CLK betrieben. Der Wert des Zählers 530 wird erhöht bis das Referenzsignal Vref des DACs 510 das analoge Eingangssignal Vin überschreitet und das Ausgangssignal des Komparators 520 einen logischen „High“-Pegel anzeigt. Dieses Signal schaltet die Zählrichtung des Zählers 530 um und verringert in dem folgenden Taktzyklus den Zählerwert bis das erzeugte Referenzsignal Vref des DACs 510 das Eingangssignal Vin unterschreitet.
Der Tracking-ADC generiert bei jedem Taktsignal einen digitalen Ausgangswert, wobei die maximale Taktfrequenz durch die Schaltzeit des Zählers 530 τ₂ , die Wandlungszeit des DACs 510 τ₃ sowie die Einschwingzeit des Komparators 520 τ_CMP oder τ₁ limitiert wird.
Diese konventionellen Tracking-ADCs sind nachteilig, da das Bit mit geringstem Stellenwert (LSB; engl. Least Significant Bit) sowie die Taktfrequenz des Zählers 530 die maximale Anstiegszeit sowie das Oszillieren des LSBs (Bit-Bobble) begrenzen. Die Auflösung des Tracking-ADCs wird daher praktisch durch die Eigenschaften des Komparators 520, insbesondere dessen Offsetspannung sowie der Linearität über dem Eingangsspannungsbereich, limitiert.
Daher besteht ein Bedarf nach Wandlern, die leistungsfähiger (bezüglich Abtastrate, Auflösung und Leistungsverbrauch) als SAR- und herkömmliche Tracking-ADCs sind und gleichzeitig bekannte Nachteile von Sigma-Delta-ADCs vermeiden. Außerdem sind digitale Implementierungen für deren Umsetzung mit modernen, kurzkanaligen (CMOS) Technologien wünschenswert.
KURZBESCHREIBUNG DER ERFINDUNG
Zumindest ein Teil der obengenannten Probleme wird durch einen ADC nach Anspruch 1 und ein Verfahren nach Anspruch 8 gelöst. Die abhängigen Ansprüche beziehen sich auf vorteilhafte Weiterbildungen der Gegenstände der unabhängigen Ansprüche.
Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Wandler (ADC) zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal. Der ADC umfasst: eine Einrichtung zum Erzeugen eines Referenzsignals, welches sich mit einem Takt stufenweise ändert, einen Komparator, der ausgebildet ist, um das analoge Eingangssignal mit dem Referenzsignal zu vergleichen und um ein zweistufiges Ausgangsignal mit einem Verzögerungstakt bereitzustellen, und einen Zähler, der ausgebildet ist, solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals in einer der beiden Stufe verbleibt. Der ADC umfasst außerdem eine Korrektureinheit, die ausgebildet ist, um Korrekturwerte zu bestimmen, um zumindest eines aus dem Folgenden zu bewirken: (i) einen Versatz in dem erzeugten Referenzsignal; (ii) eine Änderung einer Asymmetrie des Referenzsignal; (iii) eine Korrektur des digitalen Ausgangssignals.
Es versteht sich, dass der Wert des Versatzes oder Korrektur beliebig sein kann und auch Nullversatz umfassen kann.
Optional umfasst die Korrektureinheit weiter eine Ausgabe-Korrektureinheit, die ausgebildet ist, um das digitale Ausgangssignal basierend auf den Korrekturwerten zu korrigieren.
Optional umfasst die Korrektureinheit eine Korrekturregistereinheit zur Ermittlung des Versatzes. Der Zähler umfasst optional einen Versatzeingang, der den ermittelten Versatz von der Korrekturregistereinheit erhält, sodass ein Ausgangssignalwechsel des Komparators mit weniger Zählschritten des Zählers erreichbar ist und/oder eine Synchronisation einer Abtastrate auf eine minimale Verzögerungszeit des Komparators möglich wird.
Optional ist die Korrektureinheit ausgebildet, um die Korrekturwerte mithilfe eines vorbestimmten Pilotsignals während einer Kalibrierung zu bestimmen, wobei das Pilotsignal insbesondere ein konstantes analoges Eingangssignal darstellt und die Korrekturwerte derart bestimmt werden, dass das Referenzsignal symmetrisch um das konstante analoge Eingangssignal ausgebildet ist. Beispielsweise kann das Referenzsignal dreiecksförmig oder sägezahnförmig (stufenförmig) symmetrisch um das Eingangssignal gebildet werden. Es versteht sich jedoch, dass die Erfindung auf die Form nicht eingeschränkt werde soll und ein Sägezahn nur eine von vielen Möglichkeiten ist. Zum Bespiel wird bei einem Sprung=1 das Signal zu einem Dreieck. Bei einem Sprung=max (bester Fall) wird das Signal zu einem Rechteck. Alles dazwischen ist denkbar.
Optional ist die Korrektureinheit ausgebildet, um nach einem Abschluss der Kalibrierung ein Freigabesignal bereitzustellen, um ein Freischalten des Komparators zum Vergleichen des analogen Eingangssignals mit dem Referenzsignal zu erlauben.
Optional umfasst die Einrichtung zum Erzeugen des Referenzsignals einen Digital-Analog-Wandler (DAC), der ausgebildet ist, um basierend auf Ausgangszählwerte des Zählers das Referenzsignal derart zu erzeugen, dass es sich entsprechend der Ausgangszählwerte stufenweise erhöht oder verringert.
Optional ist die Einrichtung zum Erzeugen des Referenzsignals ausgebildet, um einen Referenzwert für das Bit mit geringstem Stellenwert zu ändern. Damit wird es möglich, die Stufenhöhe des Referenzsignals vorteilhaft anzupassen.
Weitere Ausführungsbeispiele beziehen sich auf ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal. Das Verfahren umfasst:

- Erzeugen eines Referenzsignals, welches sich mit einem Takt stufenweise ändert;
- Vergleichen des analogen Eingangssignal mit dem Referenzsignal und Bereitstellen eines zweistufiges Ausgangsignal mit einem Verzögerungstakt;
- Durchführen eines Zählschrittes, der solange aufwärts oder abwärts verläuft, wie das zweistufige Ausgangssignal in einer der beiden Stufe verbleibt; und
- Bestimmen von Korrekturwerten, um zumindest eines aus dem Folgenden zu bewirken:
- - einen Versatz in dem erzeugten Referenzsignal;
- - eine Änderung einer Asymmetrie des Referenzsignal;
- - eine Korrektur des digitalen Ausgangssignals.

Dieses Verfahren oder zumindest Teile davon kann/können ebenfalls in Form von Anweisungen in Software oder auf einem Computerprogrammprodukt implementiert oder gespeichert sein, wobei gespeicherte Anweisungen in der Lage sind, die Schritte nach dem Verfahren auszuführen, wenn das Verfahren auf einem Prozessor läuft. Daher bezieht sich die vorliegende Erfindung ebenfalls auf Computerprogrammprodukte mit darauf gespeichertem Software-Code (Softwareanweisungen), der ausgebildet ist, um eines der zuvor beschriebenen Verfahren auszuführen, wenn der Software-Code durch eine Verarbeitungseinheit ausgeführt wird. Die Verarbeitungseinheit kann jede Form von Computer oder Steuereinheit sein, die einen entsprechenden Mikroprozessor aufweist, der einen Software-Code ausführen kann.
Ausführungsbeispiele lösen zumindest einen Teil der eingangs erwähnten Probleme durch einen Vergleich von zwei analogen Signalen und Nutzung der Vorteile der digitaler Schaltungstechnik (sehr schnelle Schaltzeiten, Möglichkeit der Implementierung komplexer Algorithmen; Digitale Assistenz/Kalibrierung), um den verbleibenden analogen Schaltungsblock (DAC-Komparator-Kombination) unter allen Fertigungs- und Umweltbedingungen sowie unter universellem Technologieeinsatz optimal einsetzen zu können.
Vorteile von Ausführungsbeispielen für den (Tracking-) ADCs sind die mögliche schnelle Verfolgung von analogen Eingangssignaländerungen, da die Erhöhung des Zählers um jeweils ein LSB (Zählschritt) nicht mehr zwingend notwendig ist (wie bei anderen Trackingalgorithmen) und mit einer deutlich höheren Taktfrequenz erfolgen kann. Außerdem erhöht sich effektiv die Wandlungsrate (nach der digitalen Nachbearbeitung des Zählerwerts). Durch Beibehaltung des für etablierte Tracking-ADCs geringen Anteils an analogen Schaltungsblöcken sind Ausführungsbeispiele nun auch für Implementierung in modernsten Technologien ökonomisch sinnvoll einsetzbar (durch geringe Silizium-Chipfläche und moderate Anforderungen an analogen und digitalen Test).
Figurenliste
Die Ausführungsbeispiele der vorliegenden Erfindung werden besser verstanden anhand der folgenden detaillierten Beschreibung und den beiliegenden Zeichnungen der unterschiedlichen Ausführungsbeispiele, die jedoch nicht so verstanden werden sollten, dass sie die Offenbarung auf die spezifischen Ausführungsformen einschränken, sondern lediglich der Erklärung und dem Verständnis dienen.

1 zeigt einen Analog-Digital-Wandler (ADC) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
2 veranschaulicht ein mögliches zeitliches Signalverhalten der Komparator-Überabtastung ohne und mit Sprunggenerierung, die gemäß Ausführungsbeispielen zum Einsatz kommt.
3 zeigt beispielhaft einen Betriebsablauf in Form eines Ablaufdiagramm des ADCs mit digitaler Korrektureinheit.
4 zeigt einen Vergleich des Wandlungsschema eines konventionellen ADCs mit dem Wandlungsschema des modifizierten Tracking ADCs gemäß Ausführungsbeispielen.
5 zeigt einen Vergleich des Wandlungsschemas des konventionellen Tracking-ADCs bei 1 LSB und bei 0.5 LSB.
6 zeigt einen Vergleich des Wandlungsschemas eines ADCs gemäß eines Ausführungsbeispiels bei 1 LSB und bei 0.5 LSB.
7 zeigt einen Vergleich der statistischen Informationsdichte und einen Vergleich des Signalrausch/-verzerrungs-Verhältnisses eines ADC gemäß eines Ausführungsbeispiels mit einem konventionellen ADC.
8 zeigt einen weiteren Vergleich für das Signalrausch/-verzerrungs-Verhältnis eines ADCs gemäß eines Ausführungsbeispiels mit einem konventionellen ADC.
9 zeigt einen Vergleich der binären Darstellung zwischen dem konventionellen Tracking-ADC und dem ADC gemäß Ausführungsbeispielen.
10 zeigt ein Flussdiagramm für ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal gemäß weiterer Ausführungsbeispiele.
11 zeigt einen konventionellen Tracking-ADC

DETAILLIERTE BESCHREIBUNG
1 zeigt einen Analog-Digital-Wandler (ADC) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, der ausgebildet ist, um ein analoges Eingangssignal Vin in ein digitales Ausgangssignal zu wandeln. Der ADC umfasst eine Erzeugungseinrichtung 110 für ein (analoges) Referenzsignal Vref, das sich mit einem Takt (τ₂+τ₃) stufenweise ändert. Der ADC umfasst weiter einen Komparator 120, der ausgebildet ist, um das analoge Eingangssignal Vin mit dem Referenzsignal Vref mit einem Verzögerungstakt τ₂+τ₃ zu vergleichen und um ein zweistufiges Ausgangsignal 125 bereitzustellen. Das Ausgangssignal umfasst z.B. zwei Pegelwerte, die anzeigen, ob z.B. ein Spannungswert des Referenzsignals Vref größer oder kleiner ist als ein Spannungswert des analogen Eingangssignals Vin. Außerdem umfasst der ADC einen Zähler 130, der ausgebildet ist, um solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals 125 in einer der beiden Stufen bleibt (der Pegelwert sich nicht ändert). Schließlich umfasst der ADC eine Korrektureinheit 140, die ausgebildet ist, um Korrekturwerte bereitzustellen, um z.B. einen Versatz in dem erzeugten Referenzsignal Vref zu erzeugen. Mithilfe des Versatzes kann beispielsweise eine Synchronisation einer Abtastrate auf eine minimale Verzögerungszeit des Komparators 120 erreicht werden. Außerdem kann der Versatz eine Verschiebung der Referenzsignals Vref bewirken, sodass eine symmetrische Anordnung für ein konstantes Pilotsignal möglich wird.
Im Vergleich zu dem konventionellen ADC aus der 11 umfassen Ausführungsbeispiele eine Korrektureinheit 140 und eine mit einem Lade- oder Versatz-Eingang 132 erweiterte Zähleinheit 130, die wiederum mit einem Taktsignal CLK getaktet wird. Der Lade-Eingang 132 dient zum Veranlassen von Sprüngen, die durch die Korrektureinheit 140 ausgelöst werden. Die Erzeugungseinrichtung 110 kann wieder einen DAC (Digital-Analog-Wandler) umfassen, wie er in dem konventionellen ADC genutzt wird.
Weitere Ausführungsbeispiele basieren auf einer Kalibrierung, für die die Korrektureinheit 140 beispielsweise ein Korrekturregistereinheit 141 und eine Ausgabekorrektureinheit 142 umfasst. Als Folge der Kalibrierung werden die Korrekturwerte, z.B. durch die Korrekturregistereinheit 141, ermittelt und bereitgestellt, wobei für die Kalibrierung analoge und digitale Referenzniveaus (z.B. DC-Werte; Gleichspannungs-/Gleichstromwerte) genutzt werden können.
Mit den Korrekturwerte soll Folgendes erreicht werden. Zum einen die Korrekturwerte, um einen Sprung in dem Zähler 130 zu erzeugen und dadurch die Schaltzeiten zu verkürzen. Zum anderen sollen die Korrekturwerte verwendet werden, um mit Hilfe der Ausgabe-Korrektureinheit 142 eine kontinuierliche Korrektur der erfassten Zählwerte durchzuführen.
Der modifizierte Tracking-ADCs gemäß Ausführungsbeispielen aus der 1 umfasst als analoge Kernkomponenten den Komparator 120 und den DAC 110. Der klassische Up/Down-Zähler 530 (siehe 11) wird - wie gesagt - durch einen Ladeeingang 132 („Load“) erweitert. Die Korrekturregistereinheit 141 bestimmt die Korrekturwerte und stellt die Sprunggröße für das Referenzsignal Vref des DACs 110 bereit. Die Ausgabekorrektureinheit korrigiert mit Hilfe der Korrekturwerte das binäre Ausgangssignal des Zählers 130 bezüglich des Niveaus und der Zeitplanung (timing).
2 veranschaulicht Ausführungsbeispiele für ein zeitliches Signalverhalten einer Komparator-Überabtastung ohne Sprunggenerierung (oben) und mit Sprunggenerierung 210 (unten).
Zu erkennen ist das Oszillieren des Referenzsignals Vref um das analoge Eingangssignal Vin und das Komparatorausgangssignal 125 (CMP_out) mit einer Zeitdauer τ₁ . Mithilfe des Sprunges 210 des Referenzsignals Vref lässt sich die Zeitdauer τ₁ deutlich verkürzen. Das bedeutet gleichzeitig, dass deutlich höhere Frequenzen des Eingangssignals Vin abgetastet werden können (da Vref schneller ansteigen/fallen kann).
Im konventionellen Tracking-ADCs begrenzen die physikalischen Eigenschaften des Komparators (Auflösung und Verzögerungszeit) mögliche Referenzsignale. Ausführungsbeispiele nutzen diese Begrenzungseigenschaften des Komparators 120, indem ein Referenzsignal Vref verwendet wird, dessen Update-Rate deutlich über der Update-Rate des Komparators 120 liegt, sodass eine Überabtastung erfolgt. Der Komparator 120 stellt immer dann ein Ausgangssignal bereit (z.B. eine Pegeländerung), wenn sich die Referenz Vref innerhalb der Verzögerungszeit τ₁ des Komparators 120 bewegt. Es wird somit ein Vielfaches der Update-Rate benötigt.
Dieses Verhalten führt dazu, dass der Komparator 120 immer eine Abtastrate generiert, die sich auf das doppelte der minimal mögliche Verzögerungszeit des Komparators 120 bezieht (siehe 2). Wobei die doppelte Verzögerungszeit dadurch zustande kommt, dass bei Überschreiten des analogen Eingangssignals Vin nach Umschalten dieselbe Zeit verstreichen muss, die das Referenzsignal Vref zur Überschreitung benötigt hat. Um die Abtastrate auf die minimale Verzögerungszeit des Komparators 120 zu synchronisieren, hat sich herausgestellt, dass mittels eines bekannten Versatzes ein Sprung 210 generiert werden kann, der genau diesem Überschreiten entspricht. Dieser Sprung/Versatz 210 gibt an, wie sehr das Minimum des Referenzsignals Vref von Vin aufweicht und kann durch ein vorbestimmtes Pilotsignal bestimmt werden und liefert einen Korrekturwert.
Die Informationsdichte kann außerdem durch eine Verringerung des LSBs des generierten Referenzsignals Vref erhöht werden. Dadurch wird die Auflösung (verglichen mit dem des konventionellen Tracking-ADCs) erhöht. Hierdurch kann die Stufenhöhe geändert werden, sodass dies ebenfalls eine größere Steigung des analogen Eingangssignals Vin ermöglicht.
Ausführungsbeispiele überwinden außerdem den Nachteil von konventionellen Tracking-ADCs, der als Bit-Bobble bekannt ist und einen instabilen, ständig variierenden digitalen Ausgang zur Folge hat (das Ausgangssignal springt jedes Mal hin und her). Durch eine höhere Anzahl der Referenzschritte innerhalb des Abtast-Intervalls τ₁ des ADCs ist es möglich, dieses Bit-Bobble zu eliminieren. Auch dies kann mit Hilfe der Kalibrierung, d.h. durch Vergleichen des Ausgangssignals mit dem Pilotsignal und anschließender Korrektur erreicht werden. Ausführungsbeispiele eliminieren dieses Bit-Bobble, sodass Ausgangswerte sowohl für die steigenden als auch für die fallende Referenzflanke gewonnen werden können.
Verglichen mit dem konventionellen Tracking-ADCs kann bei Ausführungsbeispielen außerdem die Update-Rate des Komparators 120 vollständig ausgenutzt werden. Steigende und fallende Signale können mit doppelter Abtastrate abgetastet werden.
Ein weiterer Vorteil betrifft - wie gesagt - die Vergrößerung der erreichbaren Auflösung. Die Auflösung eines Komparators 120 hängt von dessen Overdrive Spannung bezüglich verschiedener Referenzlevel ab und bestimmt dessen Genauigkeit. Um dieser Problematik entgegenzuwirken, werden Techniken benötigt, die es ermöglichen, fehlende Genauigkeit im Analogbereich durch digitale Operationen zu kompensieren. Hierzu nutzen Ausführungsbeispiele die Überabtastung. Wenn zusätzlich zur beschriebenen Überabtastung die Auflösung des Referenzsignals Vref erhöht wird, wird ebenfalls das Bezugssystem innerhalb des Abtast-Intervalls des ADCs geändert (siehe unten 5). Da der Komparator 120 immer dann ein Ausgangssignal liefert, wenn seine spezifischen Verstärkungsintervalle bezüglich seiner Update-Rate erreicht sind, führt die einfache Erhöhung zwar zu höheren Zählwerten, aber letztendlich wären diese ein Vielfaches der eigentlichen Auflösung. Das analoge Eingangssignal Vin befindet sich aber häufig zwischen den Verstärkungsintervallen des Komparators 120, wozu eine hohe Auflösung zu generieren ist. Dies kann durch eine entsprechende Algorithmik erreicht werden.
Ist beispielsweise der vorangegangene Wert bestimmt und korrigiert, ist es nun möglich, diesen als Offset 210 in den Zähler 130 zu initialisieren. Das erneute Zählintervall findet nach der Korrektur mit einem deutlich ähnlicheren Wert bezüglich des analogen Eingangssignals Vin statt. Das Erreichen des nächsten Komparatorintervalls erfordert somit weniger Zählschritte. Dies ist immer in Bezug zum analogen Eingangssignal Vin zu verstehen. Letztendlich kann durch diese Algorithmik die absolute Auflösung des Komparators 120 zwar nicht erhöht werden, aber die relative Auflösung in Bezug auf vorangegangene Werte digital erhöht werden.
Im Folgenden soll die Kalibrierung genauer beschrieben werden.
Gemäß Ausführungsbeispiele soll insbesondere eine digitale Kalibrierung genutzt werden. Für eine hohe Auflösung ist die Genauigkeit der analogen Komponenten (DAC 110 und Komparator 120) wichtig. Wie bereits beschrieben, stellen diese Komponenten eine Limitierung der maximal möglichen Auflösung dar. Dabei kann diese Limitierung auf eine Vielzahl beeinflussbarer und auch unbeeinflussbarer Faktoren zurückgeführt werden. Diese Einflussfaktoren wirken wiederum auf das Verhältnis zwischen analogem Eingangssignal Vin und Referenzsignal Vref. Eine genaue Signalerfassung ist somit nicht immer möglich.
Um dieser Problematik entgegenzuwirken wird das System gemäß Ausführungsbeispielen mit Hilfe gefundener Einflussfaktoren kalibriert. Dazu gilt es die Einflussfaktoren zunächst zu extrahieren und zu digitalisieren.
Da jegliche Einflussfaktoren das System verändern, ändert sich auch der Bezug zwischen festen Referenzsignalen Vref und einer analogen Eingangsspannung Vin, was zu einer zeitlichen Verschiebung des Komparatorausgangssignals 125 führen kann. Um zu bestimmen in welchem Ausmaß die Verschiebung des Komparatorsignals 125 stattfindet, werden daher Messungen im Vorfeld im Rahmen einer Kalibrierung genutzt. Diese Herangehensweise bietet unter anderem den Vorteil, dass nicht nur Parameter kompensiert werden, die durch die Auflösung des Komparators 120 hervorgerufen werden, sondern auch Parameter, die die Umgebung bzw. den Einsatz des ADCs beeinflussen. Dies sind z.B. Parameter wie die Temperatur, Spannungsversorgung oder Referenzfrequenz. Im Allgemeinen werden gemäß Ausführungsbeispielen somit auch Prozessparameter kompensiert.
Ausführungsbeispiele implementieren daher eine Methodik, die es ermöglicht, die auf die Einflussfaktoren bezogenen Abweichungen zu identifizieren, die durch die analogen Komponenten des ADCs (z.B. durch den Komparator 120 und den DAC 110) hervorgerufen werden können. Betrachtet man diese als zu kalibrierendes System, sind die entstehenden Ungenauigkeiten zu charakterisieren.
Die Selbstkalibrierung kann wie folgt erfolgen. Vorteilhafterweise soll in dem System das Referenzsignals Vref symmetrisch um die zu digitalisierende analoge Eingangsspannung Vin oszillieren (siehe 2). Basierend auf den Komparator-Ungenauigkeiten bezüglich steigender und fallender Taktflanke ist dieses häufig (oder nur bei sehr genauen Komparatoren) nicht der Fall.
Somit umfasst ein erster Kalibrierungsschritt die Asymmetrie des Komparators 120 zu erfassen und digital zu korrigieren. Nach dem Einschalten des ADCs ist die Verschiebung des Komparatorsignals 125 vorerst unbekannt. Daher wird eine erste Messung an einem (bekannten) Pilotsignal vorgenommen, um einen digitalen Ausgangswert zu erhalten. Das wäre der Bezug zum ansteigenden Referenzsignal Vref. Dieser Wert wird wiederum mit dem bekannten digitalen Ausgang verglichen (der für das Pilotsignal auch bekannt ist) und die Differenz wird berechnet. Die Verschiebung des Komparatorsignals 125 bezogen auf das abfallende Referenzsignal Vref, generiert durch den DAC 110, wird auf gleiche Weise vollzogen. Ausführungsbeispiele halten hierzu das Pilotsignal solange konstant, bis die Messung abgeschlossen ist. Ist die Messung beendet, werden die Differenzparamter für beide Signale in Registern gehalten (gespeichert) und bieten die Möglichkeit das digitale Ausgangssignal kontinuierlich zu korrigieren.
Die Differenz dieser beiden Zählwerte (vom Heraufzählen und Herunterzählen) gibt somit die Asymmetrie an und ermöglicht, die kontinuierliche Korrektur einer der beiden Werte. Da ein bekanntes DC-Referenzsignal (konstantes Pilotsignal) mit dem generierten Referenzsignal Vref verglichen wird, ist es mit dieser Methodik ebenfalls möglich, die Korrektur entstehender Versätze (Offsets) vorzunehmen.
Des Weiteren kann es vorteilhaft sein, eine Versatzkalibrierung für weitere Komparator-Referenzlevel (z.B. durch anderen Pilotsignale mit einem anderen konstanten Spannungsniveaus) vorzunehmen. Diese Offsetbestimmung würde auf demselben Weg stattfinden. Das Ausgangssignal 125 wird damit kontinuierlich mittels der Korrekturwerte angepasst.
3 zeigt hiefür beispielhaft einen Betriebsablauf in Form eines Ablaufdiagramm des vorgeschlagenen ADCs mit digitaler Korrektureinheit 140.
Mittels der analogen und der bzgl. der Auflösung (vielfache LSB) korrespondierenden digitalen DC-Referenz werden im Vorfeld, wie beschrieben, die Korrekturwerte gemessen. Nach der abgeschlossenen Messung beginnt der ADC im „Tracking Modus“ das analoge Eingangssignal Vin zu digitalisieren und passt den Ausgang mit Hilfe der ermittelten Korrekturwerte an.
Nach dem Abschluss der Messung wird ein Freigabesignal bereitgestellt, welches die Aufgabe hat, das eigentlich zu wandelnde analoge Eingangssignal Vin auf den Komparator 120 zu schalten. Nach einem Zurücksetzen (Reset) erfolgt ein Neustart und somit ebenfalls eine neue Messung zur Kompensation.
Nach der Kalibrierung kann die Analog-Digital-Wandlung erfolgen.
4 zeigt einen Vergleich des Wandlungsschemas eines konventionellen ADCs (oben) mit dem Wandlungsschema des modifizierten Tracking ADCs gemäß Ausführungsbeispielen (unten).
Die zu wandelnde Eingangsspannung Vin, die Komparatordurchlaufzeit τ_CMP und der Spannungs-Referenzwert Vref des Bits mit geringstem Stellenwert (VLSB) sind in beiden Fällen unverändert. Das Verhältnis der Referenzwertbildung zwischen klassischem und modifiziertem Ansatz beträgt 1/5, da Vref sich innerhalb der Komparatordurchlaufzeit τ_CMP 5-mal nach oben/unten läuft (siehe 4 unten), während es bei dem konventionellen Wandler (siehe 4 oben) sich nur einmal ändert. Daher stehen für Ausführungsbeispiele 5-mal häufiger Vergleichswerte zur Verfügung. Dies erlaubt im gleichen Zeitintervall eine deutlich höhere Anzahl an Vergleichswerten und führt somit zu einer deutlich höheren Informationsdichte bei Ausführungsbeispielen der vorliegenden Erfindung. Es versteht sich, dass die 5-fache Verbesserung hier nur beispielhaft gewählt wurde. Gemäß weitere Ausführungsbeispiele kann diese Zahl größer oder kleiner als 5 sein.
Hierbei ist wichtig, dass der nachfolgend gewandelte Wert relativ zum vorhergehenden Wert ist. Das Erhöhen des Spannungs-Referenzwerts (VLSB) im konventionellen Ansatz würde hier zwar für eine häufigere Vergleichswertbildung sorgen, allerdings mit geringer Varianz. Um die Varianz und somit die Wahrscheinlichkeit unterschiedlicher Werte weiter zu erhöhen, wird in Ausführungsbeispielen außerdem das erwähnte Sprung-Verfahren (z.B. Erhöhung der Frequenz des Eingangssignals) genutzt.
Die Zahlen unterhalb der Darstellungen für Vref, Vin, CMP_out geben jeweils an, wie viele Stufen (Zählschritte) ein gegebenes Maximum/Minimum (Max-Wert/Min-Wert) oberhalb des Ausgangswertes (hat hier den Wert „o“) liegt. Der Wert „Max+Min“ ist die Summe beider Werte und „Mean“ der Durchschnitt, der somit das Resultat der digitalen Abtastung darstellt. Ausführungsbeispiele liefern somit ein deutlich besseres Resultat.
5 zeigt einen Vergleich des Wandlungsschemas des konventionellen Tracking-ADCs bei 1 LSB (oben) und bei 0.5 LSB (unten). Die zu wandelnde Eingangsspannung (Vin), die Komparatordurchlaufzeit τ_CMP und der Spannungs-Referenzwert des Bits geringster Signifikanz (VLSB) sind in beiden Fällen unverändert. Beide Resultate sind unzureichend, da das langsam anwachsende Eingangssignal für den Fall von 1 LSB (oben) überhaupt nicht detektiert wird und für 0.5 LSB (unten) erst ganz am Ende (siehe Mean-Wert).
6 zeigt im Vergleich dazu die Resultate des Wandlungsschemas gemäß Ausführungsbeispielen, wobei der ADC wiederum 1 LSB (oben) und 0.5 LSB (unten) nutzt. Die zu wandelnde Eingangsspannung (Vin), die Komparatordurchlaufzeit (τ_CMP ) und der Spannungs-Referenzwert des Bits mit geringstem Stellenwert (VLSB) sind in beiden Fällen unverändert (d.h. in 5 und 6 gleich).
Verglichen mit dem konventionellen Ansatz aus der 5 ist die Referenzwertbildung innerhalb eines Komparatorintervalls τ_CMP bei Ausführungsbeispielen doppelt so hoch. Bei zusätzlicher Halbierung des LSBs führt dies zu einer höheren Varianz der Ausgangswerte, da diese in Relation zueinander stehen. So ändert sich zum Beispiel der Mean-Wert deutlich früher bei Ausführungsbeispielen als für die konventionellen ADC der 5.
Wie im Folgenden dargestellt wird, erlauben Ausführungsbeispiele außerdem die Informationsdichte und das Spektrum eines konventionellen Tracking-ADC zu vergrößern.
So zeigt die 7 oben einen Vergleich der statistischen Informationsdichte und unten einen Vergleich des Signalrausch/-verzerrungs-Verhältnisses (engl. signal to Noise and Distortion Ratio; SINAD) zwischen einem konventionellen Tracking-ADC (siehe Graphen 550) und einem ADC gemäß Ausführungsbeispielen (siehe Graphen 150). Die Analyse erfolgte im Frequenzbereich von 10 KHz bis 50 KHz für einen Zeitraum von 200 µs. Die effektive Spannung (overdrive voltage; Spannung oberhalb des Transistorschwellenwertes) des Komparators 120 bestimmt anteilig die relative Durchlaufzeit.
Die Informationsdichte ist definiert durch die Anzahl von unterschiedlichen binären Werten innerhalb des Zeitbereichs von 200 µs für die angegebenen Frequenzen. Der konventionelle Tracking-ADC hat beispielsweise eine Auflösung von N=6 Bit und eine Vergleichswertgenerationsrate gleich der Durchlaufzeit τ_CMP des Komparators von fs=10MHz. Im Vergleich hierzu hat der Tracking-ADC gemäß Ausführungsbeispielen eine Auflösung von N=9 Bit und beispielsweise eine 10-mal höhere Vergleichswertgenerationsrate verglichen mit dem konventionellen Tracking-ADC von fs=100 MHZ.
Auch die Messungen (siehe 7 unten) hinsichtlich des Signalrausch/- verzerrungs-Verhältnisses (SINAD) zeigen eine deutliche Verbesserung von Ausführungsbeispielen im Vergleich zu konventionellen ADCs.
8 zeigt einen weiteren Vergleich für das Signalrausch/-verzerrungs-Verhältnis des konventionellen Tracking-ADCs (oben) für eine analoge Eingangsfrequenz von fin = 10 kHz und eines ADCs gemäß Ausführungsbeispielen (unten). Der konventionelle Tracking-ADC hat wiederum eine Auflösung von N=6 Bit und eine Vergleichswertgenerationsrate gleich der Durchlaufzeit τ_CMP des Komparators 520 von fs=10MHz (siehe oben).
Der ADC gemäß Ausführungsbeispielen (siehe 8 unten) hat wiederum eine Auflösung von N=9 Bit und eine 10-mal höhere Vergleichswertgenerationsrate, verglichen mit dem konventionellen Tracking-ADC von fs=100 MHZ.
Der Vergleich der beiden Spektren zwischen konventionellen Tracking-ADC und dem ADC gemäß Ausführungsbeispielen zeigt, dass die modifizierte Überabtastung periodische Ausreißer innerhalb seines Spektrums aufweist (Verzerrungen; Distortions). Im Mittel liegt er in einem etwas besseren Spektrum wie der klassische Ansatz. Allerdings ermöglicht ein Filter die periodischen Anteile zu unterdrücken, wobei der Signal-zu-Rausch-Abstand deutlich verbessert werden kann.
9 zeigt einen Vergleich der binären Darstellung zwischen dem konventionellen Tracking-ADC (siehe stufenförmige Linie oben) und dem ADC gemäß Ausführungsbeispielen (kontinuierliche erscheinende Mittenkurve unten). Die Analyse der analogen Eingangsfrequenz erfolgte wiederum mit einem Sinus von 10 KHz für einen Zeitraum von 200 µs. Der konventionellen Tracking-ADC hat eine Auflösung von N=6 Bit und eine Vergleichswertgenerationsrate gleich der Durchlaufzeit des Komparators von fs = 10 MHz. Der ADC gemäß Ausführungsbeispielen hat eine Auflösung von N=9 Bit und eine 10-mal höhere Vergleichswertgenerationsrate verglichen mit dem konventionellen Tracking-ADC von fs = 100 MHZ. Die effektive Spannung (z.B. 0,03225 V) des Komparators bestimmt anteilig die relative Durchlaufzeit.
Auch hier zeigen sich die Vorteile des ADC gemäß Ausführungsbeispielen im Vergleich zu konventionellen ADCs. Die Nachverfolgung des Signals hat sich deutlich verbessert.
10 zeigt ein Flussdiagramm für ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal gemäß weiterer Ausführungsbeispiele. Das Verfahren umfasst:

- Erzeugen S110 eines Referenzsignals, welches sich mit einem Takt stufenweise ändert;
- Vergleichen S120 des analogen Eingangssignal mit dem Referenzsignal und Bereitstellen eines zweistufiges Ausgangsignal mit einem Verzögerungstakt;
- Durchführen S130 eines Zählschrittes, der solange aufwärts oder abwärts verläuft, wie das zweistufige Ausgangssignal in einer der beiden Stufe verbleibt; und
- Bestimmen S140 Korrekturwerten, um zumindest eines aus dem Folgenden zu bewirken:
- - einen Versatz in dem erzeugten Referenzsignal;
- - eine Änderung einer Asymmetrie des Referenzsignal;
- - eine Korrektur des digitalen Ausgangssignals.

Gemäß weiterer Ausführungsbeispiele können alle zuvor beschriebenen Funktionen als weitere, optionale Verfahrensschritte umgesetzt sein. Ebenso kann das Verfahren oder Teile davon durch oder in einem Computer durch entsprechend installierte Software umgesetzt sein. Daher kann das Verfahren durch Anweisungen umgesetzt sein, die auf einem Speichermedium gespeichert sind und in der Lage sind, Schritte (ein Teil oder alle) des Verfahrens auszuführen, wenn es auf einem Prozessor läuft. Die Anweisungen umfassen typischerweise eine oder mehrere Anweisungen, die auf unterschiedliche Art auf unterschiedlichen Medien in oder peripher zu einem Prozessor gespeichert sein können, die, wenn sie gelesen und durch die Steuereinheit ausgeführt werden, die Steuereinheit dazu veranlassen, Funktionen, Funktionalitäten und Operationen auszuführen, die zum Ausführen eines Verfahrens gemäß der vorliegenden Erfindung notwendig sind.
Die Vorteile von Ausführungsbeispielen werden durch auf das modifizierte Wandlungsverfahren basierend auf eine digitale Unterstützung unter Nutzung von Informationen erreicht, die aus dem Bezug zwischen analogem Eingangssignal Vin und digital generiertem Referenzsignal Vref entsteht. Außerdem können Fehler effizient kompensiert werden. Da das generierte Referenzsignal Vref den Bezug zu dem zu wandelnden Analogsignal Vin und somit die mögliche Dichte an Informationen darstellt, bedeutet eine Anpassung der Genauigkeit der Referenz eine höhere Informationsdichte und somit eine exaktere Wandlung (siehe z.B. 9). Die Möglichkeiten der Verbesserung des Referenzsignals Vref beziehen sich dabei auf die physikalischen Eigenschaften der Auflösung und der Update-Rate.
Die in der Beschreibung, den Ansprüchen und den Figuren offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.
Bezugszeichenliste

110, 510: Einrichtung zum Erzeugen eines Referenzsignals (z.B. DAC)
120, 520: Komparator
125: Ausgabe des Komparators
130, 530: Zähler
132: Lasteingang (für einen Versatz)
140: Korrektureinheit
141: Korrekturregistereinheit
142: Ausgabe-Korrektureinrichtung
210: Sprung im Referenzsignal
Vin: (analoges) Eingangssignal
Vref: Referenzsignal
τ₁, τ_CMP: Komparatordurchlaufzeit oder Verzögerungszeit
τ₂: Taktdauer vom Zähler
τ₃: Taktdauer vom DAC

Claims

Analog-Digital-Wandler (ADC) zum Wandeln eines analogen Eingangssignals (Vin) in ein digitales Ausgangssignal, der ADC umfasst: eine Einrichtung (110) zum Erzeugen eines Referenzsignals (Vref), welches sich mit einem Takt (τ₂+τ₃) stufenweise ändert; einen Komparator (120), der ausgebildet ist, um das analoge Eingangssignal (Vin) mit dem Referenzsignal (Vref) zu vergleichen und um ein zweistufiges Ausgangsignal (125) mit einem Verzögerungstakt (τ₁) bereitzustellen; einen Zähler (130), der ausgebildet ist, um solange aufwärts oder abwärts zu zählen, wie das zweistufige Ausgangssignals (125) in einer der beiden Stufe verbleibt; und eine Korrektureinheit (140), die ausgebildet ist, um Korrekturwerte zu bestimmen, um zumindest eines aus dem Folgenden zu bewirken: - einen Versatz (210) in dem erzeugten Referenzsignal (Vref); - eine Änderung einer Asymmetrie des Referenzsignal (Vref); - eine Korrektur des digitalen Ausgangssignals.
ADC nach Anspruch 1, wobei die Korrektureinheit (140) weiter eine Ausgabe-Korrektureinheit (142) umfasst, die ausgebildet ist, um das digitale Ausgangssignal basierend auf den Korrekturwerten zu korrigieren.
ADC nach Anspruch 1 oder Anspruch 2, wobei die Korrektureinheit (140) eine Korrekturregistereinheit (141) zur Ermittlung des Versatzes (210) umfasst und der Zähler (130) einen Versatzeingang (132) umfasst, wobei der Versatzeingang (132) den ermittelten Versatz (210) von der Korrekturregistereinheit (141) empfängt, sodass ein Ausgangssignalwechsel des Komparators (140) mit weniger Zählschritten des Zählers (130) erreichbar ist und/oder eine Synchronisation einer Abtastrate auf eine minimale Verzögerungszeit des Komparators (120) möglich ist.
ADC nach einem der vorhergehenden Ansprüche, wobei die Korrektureinheit (140) ausgebildet ist, um die Korrekturwerte mithilfe eines vorbestimmten Pilotsignals während einer Kalibrierung zu bestimmen, wobei das Pilotsignal insbesondere ein konstantes analoges Eingangssignal darstellt und die Korrekturwerte derart bestimmt werden, dass das Referenzsignal (Vref) symmetrisch um das konstante analoge Eingangssignal ausgebildet ist.
ADC nach Anspruch 5, wobei die Korrektureinheit (140) ausgebildet ist, um nach einem Abschluss der Kalibrierung ein Freigabesignal bereitzustellen, um ein Freischalten des Komparators (120) zum Vergleichen des analogen Eingangssignals (Vin) mit dem Referenzsignal (Vref) zu erlauben.
ADC nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (110) zum Erzeugen des Referenzsignals (Vref) einen Digital-Analog-Wandler (DAC) umfasst, der ausgebildet ist, um basierend auf Ausgangszählwerte des Zählers (130) das Referenzsignal (Vref) derart zu erzeugen, dass es sich entsprechend der Ausgangszählwerte stufenweise erhöht oder verringert.
ADC nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (110) zum Erzeugen des Referenzsignals (Vref) ausgebildet ist, um einen Referenzwert (V _LSB) für das Bit mit geringstem Stellenwert (LSB) zu ändern.
Verfahren zum Wandeln eines analogen Eingangssignals (Vin) in ein digitales Ausgangssignal, das Verfahren umfasst: Erzeugen (S110) eines Referenzsignals (Vref), welches sich mit einem Takt (τ₂+τ₃) stufenweise ändert; Vergleichen (S120) des analogen Eingangssignal (Vin) mit dem Referenzsignal (Vref) und Bereitstellen eines zweistufiges Ausgangsignal (125) mit einem Verzögerungstakt (τ₁); Durchführen eines Zählschrittes (S130), der solange aufwärts oder abwärts verläuft, wie das zweistufige Ausgangssignal (125) in einer der beiden Stufe verbleibt; und Bestimmen (S140) Korrekturwerten, um zumindest eines aus dem Folgenden zu bewirken: - einen Versatz (210) in dem erzeugten Referenzsignal (Vref); - eine Änderung einer Asymmetrie des Referenzsignal (Vref); - eine Korrektur des digitalen Ausgangssignals.
Computerprogrammprodukt mit darauf gespeicherter Software, die ausgebildet ist, um das Verfahren nach Anspruch 8 auszuführen, wenn die Software auf einer Datenverarbeitungseinheit ausgeführt wird.